KR20170142608A

KR20170142608A - 반도체 소자 테스트 장치

Info

Publication number: KR20170142608A
Application number: KR1020160076370A
Authority: KR
Inventors: 박규철
Original assignee: 세메스 주식회사
Priority date: 2016-06-20
Filing date: 2016-06-20
Publication date: 2017-12-28

Abstract

반도체 소자의 전기적 특성을 검사하기 위한 테스트 장치가 개시된다. 반도체 소자 테스트 장치는 인서트, 테스트 소켓, 및 소켓 가이드를 구비할 수 있다. 인서트는 반도체 소자를 수납하며, 제1 가이드 홀이 형성된다. 테스트 소켓은 인서트에 수납된 반도체 소자에 접속되며, 제2 가이드 홀이 형성된다. 소켓 가이드는 인서트와 마주하게 배치되어 제1 면이 인서트에 결합되고, 제1 면과 대향하는 제2 면에 테스트 소켓이 결합된다. 또한, 소켓 가이드는 인서트와의 결합위치를 가이드하기 위해 제1 면에 구비되어 제1 가이드 홀에 삽입되는 제1 가이드 핀, 및 테스트 소켓의 위치를 가이드하기 위해 제2 면에 구비되어 제2 가이드 홀에 삽입되는 제2 가이드 핀을 구비한다. 여기서, 제1 가이드 핀의 중심축과 제2 가이드 핀의 중심축은 서로 동일선 상에 위치한다. 이와 같이, 반도체 소자 테스트 장치는 제1 가이드 핀과 제2 가이드 핀이 동일 지점에 위치하므로, 소켓 가이드와 인서트의 조립과 소켓 가이드와 테스트 소켓의 조립으로 인한 누적 공차를 감소시킬 수 있다.

Description

반도체 소자 테스트 장치{Apparatus for testing semiconductor devices}

본 발명의 실시예들은 반도체 소자를 검사하기 위한 반도체 소자 테스트 장치에 관한 것이다. 보다 상세하게는, 반도체 소자들에 검사 신호들을 제공하여 반도체 소자들에 대한 전기적인 특성을 검사하는 반도체 소자 테스트 장치에 관한 것이다.

일반적으로 반도체 소자들은 일련의 제조 공정들을 반복적으로 수행함으로써 반도체 기판으로서 사용되는 실리콘 웨이퍼 상에 형성될 수 있으며, 이렇게 형성된 반도체 소자들은 다이싱 공정과 본딩 공정 및 패키징 공정을 통하여 완제품으로 제조될 수 있다.

이러한 반도체 소자들은 전기적 특성 검사를 통하여 양품 또는 불량품으로 판정될 수 있다. 전기적 특성 검사에는 반도체 소자들을 이송하기 위한 복수의 이송 모듈들과, 반도체 소자들을 검사하기 위한 테스트 모듈, 및 반도체 소자들과 테스트 모듈을 서로 연결하기 위한 인터페이스 모듈을 포함하는 반도체 소자 테스트 장치가 사용될 수 있다.

인터페이스 모듈은 테스트 모듈과 상기 반도체 소자들이 수납된 인서트 사이에 배치되는 인터페이스 보드와 인터페이스 보드 상에 탑재되는 소켓 가이드들을 포함할 수 있다.

또한, 반도체 소자 테스트 장치는 반도체 소자들의 솔더볼들의 위치를 가이드하기 위한 서포트 필름, 및 반도체 소자들과 테스트 소켓들을 서로 접속시키기 위한 매치 플레이트를 구비할 수 있다.

서포트 필름은 인서트와 소켓 가이드 사이에 배치되어 반도체 소자를 지지하며, 솔더볼들이 삽입되는 가이드홀들을 구비할 수 있다.

매치 플레이트는 반도체 소자들을 테스트 소켓들 측으로 가압하여 반도체 소자들의 솔더볼들과 테스트 소켓들의 콘택 단자들을 접속시키는 복수의 푸셔들을 구비할 수 있다.

반도체 소자들에 대한 테스트 공정은 고온 공정과 저온 공정으로 구분될 수 있으며, 일 예로서, 상기 고온 공정은 약 85℃ 내지 130℃ 정도의 검사 온도에서 수행되고, 상기 저온 공정은 약 - 55℃ 내지 - 5℃ 정도의 검사 온도에서 수행될 수 있다. 상기와 같은 고온 공정과 저온 공정을 위해 매치 플레이트에는 푸셔들을 통해 반도체 소자들의 온도를 조절하기 위한 열전 소자들이 장착될 수 있다.

소켓 가이드에는 반도체 소자들과의 접속을 위한 테스트 소켓들이 장착되며, 인터페이스 보드의 하면에는 반도체 소자들의 검사를 위한 전원 공급 소자들 및 신호 변환을 위한 저항, 콘덴서, 증폭기 등과 같은 수동 소자들이 장착될 수 있다.

한편, 인서트와 테스트 소켓의 정렬은 소켓 가이드와 인서트 간의 정렬과 소켓 가이드와 테스트 소켓 간의 정렬에 의해 이루어질 수 있다. 여기서, 소켓 가이드와 인서트 간의 정렬은 소켓 가이드에 구비된 제1 가이드 핀과 제1 가이드 핀을 삽입하기 위해 인서트에 형성된 제1 가이드 홀에 의해 이루어지며, 소켓 가이드와 테스트 소켓 간의 정렬은 소켓 가이드에 구비된 제2 가이드 핀과 제2 가이드 핀을 삽입하기 위해 테스트 소켓에 형성된 제2 가이드 홀에 의해 이루어질 수 있다.

그러나 인서트와 소켓 가이드를 정렬하기 위한 제1 가이드 핀과 소켓 가이드와 테스트 소켓을 정렬하기 위한 제2 가이드 핀의 위치가 서로 다르기 때문에, 소켓 가이드와 인서트의 조립에서 발생되는 조립 공차와 소켓 가이드와 테스트 소켓의 조립에서 발생되는 조립 공차로 인한 누적 공차가 발생한다. 이러한 누적 공차는 인서트와 소켓 테스트 간의 정렬 오류를 발생시키며, 이로 인해 반도체 소자와 소켓 테스트 간의 정렬 오류가 발생한다.

특히, 솔더볼들의 피치가 약 0.3㎜ 이하의 파인 피치(fine pitch)를 갖는 반도체 소자들이 출시되면서 솔더볼들과 테스트 소켓의 콘택 단자들 간의 정렬 또한 정밀 조절이 요구되고 있다. 이에 따라, 상기한 누적 공차가 미세 피치의 솔더볼들과 콘택 단자들 간의 정렬에 미치는 영향이 커지고 있어 문제가 되고 있다.

대한민국 공개특허공보 제10-2013-0050592호 (2013.05.16)

본 발명의 실시예들은 누적 공차를 줄여 반도체 소자와 테스트 소켓의 정렬 정확도를 향상시킬 수 있는 반도체 소자 테스트 장치를 제공하는 데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 소자 테스트 장치는, 반도체 소자를 수납하며 제1 가이드 홀이 형성된 인서트, 상기 인서트에 수납된 상기 반도체 소자에 접속되며 제2 가이드 홀이 형성된 테스트 소켓, 및 상기 인서트와 마주하게 배치되어 제1 면이 상기 인서트에 결합되고 상기 제1 면과 대향하는 제2 면에 상기 테스트 소켓이 결합되며 상기 인서트와의 결합위치를 가이드하기 위해 상기 제1 면에 구비되어 상기 제1 가이드 홀에 삽입되는 제1 가이드 핀과 상기 테스트 소켓의 위치를 가이드하기 위해 상기 제2 면에 구비되어 상기 제2 가이드 홀에 삽입되는 제2 가이드 핀을 구비하는 소켓 가이드를 포함할 수 있다. 여기서, 상기 제1 가이드 핀의 중심축과 상기 제2 가이드 핀의 중심축은 서로 동일선 상에 위치할 수 있다.

본 발명의 실시예들에 따르면, 상기 제2 가이드 핀은 상기 제2 면에서 상기 제1 가이드 핀과 대응하는 부분에 위치할 수 있다.

본 발명의 실시예들에 따르면, 상기 제1 가이드 핀과 상기 제2 가이드 핀은 원기둥 형상으로 이루어질 수 있으며, 상기 제1 가이드 핀과 상기 제2 가이드 핀은 서로 동일한 지름을 가질 수 있다.

본 발명의 실시예들에 따르면, 상기 제1 가이드 핀과 상기 제2 가이드 핀은 서로 대응하여 복수로 구비되며, 복수의 제1 가이드 핀과 복수의 제2 가이드 핀 중에서 서로 대응하는 제1 가이드 핀과 제2 가이드 핀은 중심축이 서로 동일선 상에 위치할 수 있다.

상술한 바와 같은 본 발명의 실시예들에 따르면, 반도체 소자들의 전기적인 특성 검사를 위한 테스트 장치는, 소켓 가이드와 인서트를 정렬하기 위한 제1 가이드 핀 그리고 소켓 가이드와 테스트 소켓을 정렬하기 위한 제2 가이드 핀의 중심축들이 서로 동일선 상에 위치한다. 이에 따라, 반도체 소자 테스트 장치는 소켓 가이드와 인서트의 조립과 소켓 가이드와 테스트 소켓의 조립으로 인한 누적 공차를 감소시킬 수 있다. 그 결과, 반도체 소자 테스트 장치는 반도체 소자와 테스트 소켓 간의 정렬 정확도를 향상시킬 수 있고, 솔더볼들의 피치가 약 0.3mm 이하의 파인 피치(fine pitch)를 갖는 반도체 소자와 테스트 소켓을 정확하게 정렬할 수 있으며, 검사 신뢰도를 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 소자 테스트 장치를 설명하기 위한 개략적인 분해도이다.
도 2는 도 1에 도시된 소켓 가이드의 제1 및 제2 가이드 핀들을 설명하기 위한 개략적인 단면도이다.

이하, 본 발명의 실시예들은 첨부 도면들을 참조하여 상세하게 설명된다. 그러나, 본 발명은 하기에서 설명되는 실시예들에 한정된 바와 같이 구성되어야만 하는 것은 아니며 이와 다른 여러 가지 형태로 구체화될 수 있을 것이다. 하기의 실시예들은 본 발명이 온전히 완성될 수 있도록 하기 위하여 제공된다기보다는 본 발명의 기술 분야에서 숙련된 당업자들에게 본 발명의 범위를 충분히 전달하기 위하여 제공된다.

본 발명의 실시예들에서 하나의 요소가 다른 하나의 요소 상에 배치되는 또는 연결되는 것으로 설명되는 경우 상기 요소는 상기 다른 하나의 요소 상에 직접 배치되거나 연결될 수도 있으며, 다른 요소들이 이들 사이에 개재될 수도 있다. 이와 다르게, 하나의 요소가 다른 하나의 요소 상에 직접 배치되거나 연결되는 것으로 설명되는 경우 그들 사이에는 또 다른 요소가 있을 수 없다. 다양한 요소들, 조성들, 영역들, 층들 및/또는 부분들과 같은 다양한 항목들을 설명하기 위하여 제1, 제2, 제3 등의 용어들이 사용될 수 있으나, 상기 항목들은 이들 용어들에 의하여 한정되지는 않을 것이다.

본 발명의 실시예들에서 사용된 전문 용어는 단지 특정 실시예들을 설명하기 위한 목적으로 사용되는 것이며, 본 발명을 한정하기 위한 것은 아니다. 또한, 달리 한정되지 않는 이상, 기술 및 과학 용어들을 포함하는 모든 용어들은 본 발명의 기술 분야에서 통상적인 지식을 갖는 당업자에게 이해될 수 있는 동일한 의미를 갖는다. 통상적인 사전들에서 한정되는 것들과 같은 상기 용어들은 관련 기술과 본 발명의 설명의 문맥에서 그들의 의미와 일치하는 의미를 갖는 것으로 해석될 것이며, 명확히 한정되지 않는 한 이상적으로 또는 과도하게 외형적인 직감으로 해석되지는 않을 것이다.

본 발명의 실시예들은 본 발명의 이상적인 실시예들의 개략적인 도해들을 참조하여 설명된다. 이에 따라, 상기 도해들의 형상들로부터의 변화들, 예를 들면, 제조 방법들 및/또는 허용 오차들의 변화는 충분히 예상될 수 있는 것들이다. 따라서, 본 발명의 실시예들은 도해로서 설명된 영역들의 특정 형상들에 한정된 바대로 설명되어지는 것은 아니라 형상들에서의 편차를 포함하는 것이며, 도면들에 설명된 요소들은 전적으로 개략적인 것이며 이들의 형상은 요소들의 정확한 형상을 설명하기 위한 것이 아니며 또한 본 발명의 범위를 한정하고자 하는 것도 아니다.

도 1은 본 발명의 일 실시예에 따른 반도체 소자 테스트 장치를 설명하기 위한 개략적인 분해도이고 도 2는 도 1에 도시된 소켓 가이드의 제1 및 제2 가이드 핀들을 설명하기 위한 개략적인 단면도이다.

도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자 테스트 장치(100)는 반도체 소자들(10)의 전기적인 특성을 검사하기 위해 사용될 수 있다. 예를 들면, 상기 반도체 소자 테스트 장치(100)는 반도체 소자(10)에 전기적인 검사 신호를 제공하고 상기 검사 신호에 대응하여 상기 반도체 소자(10)로부터 출력된 신호를 분석함으로써 상기 반도체 소자(10)의 전기적인 성능을 검사한다.

구체적으로, 상기 반도체 소자 테스트 장치(100)는 상기 반도체 소자(10)가 수용되는 인서트(110), 상기 인서트(110)의 아래에 배치되는 소켓 가이드(120), 상기 인서트(12)에 수납된 반도체 소자(10)와 전기적으로 연결되는 테스트 소켓(130), 및 상기 반도체 소자(10)를 상기 테스트 소켓(130) 측으로 가압하는 매치 플레이트(140)를 포함할 수 있다.

도면에는 도시하지 않았으나, 상기 반도체 소자 테스트 장치(100)는 복수의 인서트(110)가 설치된 테스트 트레이(미도시)와 반도체 소자들에 대한 전기적 특성 검사를 수행하기 위한 공간을 제공하는 테스트 챔버(미도시)를 포함할 수 있다. 또한, 상기 반도체 소자 테스트 장치(100)는 반도체 소자들을 커스터머 트레이(미도시)로부터 상기 테스트 트레이로 이송하고 상기 반도체 소자들이 수납된 상기 테스트 트레이를 상기 테스트 챔버 내부로 이송하는 복수의 이송 모듈(미도시)을 포함할 수 있다. 상기 이송 모듈들은 상기 테스트 챔버에서 검사 공정이 완료된 후 상기 테스트 트레이를 상기 테스트 챔버로부터 반출하며, 상기 테스트 트레이에 수납된 반도체 소자들을 빈 커스터머 트레이로 이송한다. 또한, 상기 반도체 소자 테스트 장치(100)는 상기 반도체 소자(10)의 온도를 미리 조절하기 위한 예열 챔버(미도시)와 상기 반도체 소자(10)의 온도를 상온으로 회복시키기 위한 제열 챔버(미도시)를 포함할 수 있다.

상기 인서트(110)는 상기 테스트 트레이에 복수로 설치될 수 있으며, 각각의 인서트(110)에는 상기 커스터머 트레이로부터 이송된 상기 반도체 소자(10)가 수납될 수 있다.

도면에는 상세히 도시하지 않았으나, 상기 인서트(110)는 상기 반도체 소자(10)가 수납되는 포켓(미도시)을 구비하며, 상기 포켓을 형성하는 바닥면에는 상기 반도체 소자(10)와 상기 테스트 소켓(130)이 접속되도록 개구부가 형성된다. 또한, 상기 인서트(110)의 포켓 안에는 상기 반도체 소자(10)를 고정시키기 위한 래치(미도시)가 구비될 수 있다. 상기 래치는 상기 반도체 소자(10) 상면의 가장자리 부분을 가압하여 상기 반도체 소자(10)의 위치를 고정시킨다.

상기 인서트(110)의 개구부의 하측에는 상기 반도체 소자(10)를 지지하기 위한 서포트 필름(150)이 구비될 수 있다. 도면에는 상세히 도시하지 않았으나, 상기 서포트 필름(150)에는 상기 반도체 소자들(10)의 외부 접속 단자들인 복수의 솔더볼(미도시)이 하측 방향으로 돌출되도록 끼워져 상기 반도체 소자들(10)의 위치를 안내하기 위한 복수의 가이드홀(미도시)이 구비될 수 있다.

한편, 상기 인서트(110)의 아래에는 상기 소켓 가이드(120)가 배치될 수 있으며, 상기 소켓 가이드(120)는 상기 인서트(110)의 하면에 결합될 수 있다. 도 2에 도시된 바와 같이, 상기 인서트(110)의 하면에는 상기 소켓 가이드(120)와 결합하기 위한 제1 가이드 홀(112)이 형성될 수 있으며, 상기 소켓 가이드(120)는 상기 제1 가이드 홀(112)에 삽입되는 제1 가이드 핀(122)을 구비할 수 있다. 상기 제1 가이드 핀(122)은 상기 인서트(110)에 결합되는 상기 소켓 가이드(120)의 제1 면(121A)에 구비되고, 상기 인서트(110)에 대한 상기 소켓 가이드(120)의 위치를 가이드 한다.

상기 소켓 가이드(120)에는 상기 테스트 소켓(130)이 탑재될 수 있다. 상기 테스트 소켓(130)은 상기 제1 면(121A)과 대향하는 상기 소켓 가이드(120)의 제2 면(121B)에 배치되어 상기 제2 면(121B)에 결합된다. 도면에는 상세하게 도시하지 않았으나, 상기 테스트 소켓(130)은 상기 반도체 소자(10)와 전기적으로 연결되기 위한 복수의 콘택 단자를 구비하며, 상기 소켓 가이드(120)는 상기 콘택 단자들을 노출시키기 위한 개구부를 갖는다. 상기 콘택 단자들은 상기 소켓 가이드(120)의 개구부를 통해 상기 반도체 소자(10)의 복수의 숄더 볼에 접속될 수 있다.

또한, 도면에는 도시하지 않았으나, 상기 소켓 가이드(120)의 하측에는 상기 검사 신호를 제공하고 상기 검사 신호에 대응하여 상기 반도체 소자(10)로부터 출력된 출력 신호에 기초하여 상기 반도체 소자(10)의 전기적인 성능을 검사하는 테스트 모듈이 구비될 수 있다.

도 2에 도시된 바와 같이, 상기 소켓 가이드(120)는 상기 제2 면(121B)에 제2 가이드 핀(124)을 구비하며, 상기 테스트 소켓(130)은 상기 제2 가이드 핀(124)에 대응하여 제2 가이드 홀(132)을 구비할 수 있다. 상기 제2 가이드 핀(124)은 상기 제2 가이드 홀(132)에 삽입되며, 상기 테스트 소켓(130)의 위치를 가이드 한다.

특히, 상기 제1 가이드 핀(122)의 중심축(CA1)과 상기 제2 가이드 핀(124)의 중심축(CA2)은 서로 동일선 상에 위치하며, 상기 제2 가이드 핀(124)은 상기 소켓 가이드(120)의 제2 면(121B)에서 상기 제1 가이드 핀(122)과 대응하는 부분에 위치할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 및 제2 가이드 핀들(122, 124)은 원기둥 형상을 가질 수 있으며, 서로 동일한 지름을 가질 수 있다.

또한, 상기 제1 가이드 핀(122)과 상기 제2 가이드 핀(124)은 복수로 구비될 수 있으며, 복수의 제1 가이드 핀(122)과 복수의 제2 가이드 핀(124)은 서로 대응하여 위치할 수 있다. 여기서, 서로 대응하는 제1 가이드 핀(122)과 제2 가이드 핀(124)은 중심축(CA1, CA2)이 서로 동일선 상에 위치한다.

이와 같이, 상기 반도체 소자 테스트 장치(100)는 상기 소켓 가이드(120)와 상기 인서트(110)를 정렬하기 위한 상기 제1 가이드 핀(122)과 상기 소켓 가이드(120)와 상기 테스트 소켓(130)을 정렬하기 위한 상기 제2 가이드 핀(124)의 중심축들(CA1, CA2)이 서로 동일선 상에 위치하므로, 상기 소켓 가이드(120)와 상기 인서트(110)의 조립과 상기 소켓 가이드(120)와 상기 테스트 소켓(130)의 조립 과정에 발생하는 누적 공차를 감소시킬 수 있다.

즉, 상기 인서트(110)와 상기 테스트 소켓(130)의 정렬은 상기 소켓 가이드(120)와 상기 인서트(110) 간의 정렬과 상기 소켓 가이드(120)와 상기 테스트 소켓(130) 간의 정렬을 통해 이루어질 수 있다. 상기 테스트 소켓(130)과 상기 반도체 소자(10) 간의 정렬은 상기 인서트(110)와 상기 테스트 소켓(130) 간의 정렬을 통해 이루어지기 때문에, 상기 인서트(110)와 상기 테스트 소켓(130) 간의 정렬이 정확하게 이루어져야 한다.

여기서, 상기 소켓 가이드(120)와 상기 인서트(110) 간의 정렬은 상기 소켓 가이드(120)의 상기 제1 가이드 핀(122)과 상기 인서트(110)의 상기 제1 가이드 홀(112)에 의해 이루어지며, 상기 소켓 가이드(120)와 상기 테스트 소켓(130) 간의 정렬은 상기 소켓 가이드(120)의 상기 제2 가이드 핀(124)과 상기 테스트 소켓(130)의 상기 제2 가이드 홀(132)에 의해 이루어진다. 상기 제1 가이드 핀(122)과 상기 제2 가이드 핀(124)은 상기 소켓 가이드(120)의 동일한 지점에서 서로 다른 방향으로 돌출되기 때문에, 상기 제1 가이드 핀(122)과 상기 제2 가이드 핀(124)의 위치 차이로 인해 발생하는 공차를 방지할 수 있다. 이에 따라, 상기 반도체 소자 테스트 장치(100)는 상기 반도체 소자(10)와 상기 테스트 소켓(130) 간의 정렬 정확도를 향상시킬 수 있으므로, 파인 피치의 반도체 소자와 테스트 소켓 간의 정렬 오류를 감소시킬 수 있고, 검사 신뢰도를 향상시킬 수 있다.

한편, 상기 인서트(110)의 상측에는 상기 매치 플레이트(140)가 구비될 수 있다. 도 1에 도시된 바와 같이, 상기 매치 플레이트(140)는 상기 인서트(110) 및 상기 소켓 가이드(120)와 결합하기 위한 복수의 결합 돌기(142)를 구비할 수 있다. 상기 인서트(110)는 상기 결합 돌기들(142)에 대응하여 복수의 제1 결합홀(114)을 가지며, 상기 소켓 가이드(120)는 상기 결합 돌기들(142)에 대응하여 복수의 제2 결합홀(126)을 가질 수 있다. 조립 시, 상기 매치 플레이트(140)의 결합 돌기들(142)은 상기 인서트(110)의 제1 결합홀들(114)을 관통하여 상기 소켓 가이드(120)의 제2 결합홀들(126)에 삽입되며, 그 결과, 상기 매치 플레이트(140)가 상기 인서트(110) 그리고 상기 소켓 가이드(120)와 결합된다.

상기 매치 플레이트(140)는 상기 테스트 소켓(130)과 상기 반도체 소자(10)가 서로 접하도록 상기 반도체 소자(10)를 가압하는 푸셔(144)를 구비할 수 있다. 상기 푸셔(144)는 상기 인서트(110)의 포켓 안에 수납된 상기 반도체 소자(10)를 상기 테스트 소켓(130) 측으로 가압하여 상기 반도체 소자(10)의 솔더볼들과 상기 테스트 소켓(130)의 콘택 단자들이 서로 접속되게 한다.

도 1에 도시된 바에 의하면, 상기 인서트(110)와 상기 매치 플레이트(140)가 수평 방향으로 배치되나, 상기 인서트(110)와 상기 매치 플레이트(140)의 배치 방향은 다양하게 변경 가능하다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

10 : 반도체 소자 12 : 솔더볼
14 : 얼라인 돌기 100 : 반도체 소자 테스트 장치
110 : 인서트 112 : 제1 가이드 홀
114 : 제1 결합홀 120 : 소켓 가이드
122 : 제1 가이드 핀 124 : 소켓 결합핀
126 : 제2 결합홀 130 : 테스트 소켓
132 : 제2 가이드 홀 140 : 매치 플레이트
142 : 결합 돌기 144 : 푸셔
150 : 서포트 필름

Claims

반도체 소자를 수납하며, 제1 가이드 홀이 형성된 인서트;
상기 인서트에 수납된 상기 반도체 소자에 접속되며, 제2 가이드 홀이 형성된 테스트 소켓; 및
상기 인서트와 마주하게 배치되어 제1 면이 상기 인서트에 결합되고, 상기 제1 면과 대향하는 제2 면에 상기 테스트 소켓이 결합되며, 상기 인서트와의 결합위치를 가이드하기 위해 상기 제1 면에 구비되어 상기 제1 가이드 홀에 삽입되는 제1 가이드 핀과 상기 테스트 소켓의 위치를 가이드하기 위해 상기 제2 면에 구비되어 상기 제2 가이드 홀에 삽입되는 제2 가이드 핀을 구비하는 소켓 가이드를 포함하고,
상기 제1 가이드 핀의 중심축과 상기 제2 가이드 핀의 중심축은 서로 동일선 상에 위치하는 것을 특징으로 하는 반도체 소자 테스트 장치.
제1항에 있어서,
상기 제2 가이드 핀은 상기 제2 면에서 상기 제1 가이드 핀과 대응하는 부분에 위치하는 것을 특징으로 하는 반도체 소자 테스트 장치.
제2항에 있어서,
상기 제1 가이드 핀과 상기 제2 가이드 핀은 원기둥 형상을 가지며,
상기 제1 가이드 핀과 상기 제2 가이드 핀은 서로 동일한 지름을 갖는 것을 특징으로 하는 반도체 소자 테스트 장치.
제1항에 있어서,
상기 제1 가이드 핀과 상기 제2 가이드 핀은 서로 대응하여 복수로 구비되며,
복수의 제1 가이드 핀과 복수의 제2 가이드 핀 중에서 서로 대응하는 제1 가이드 핀과 제2 가이드 핀은 중심축이 서로 동일선 상에 위치하는 것을 특징으로 하는 반도체 소자 테스트 장치.