KR102649846B1 - 멀티 칩 패키지 내 칩 간 인터커넥션 결함 검사 장치 및 방법 - Google Patents

멀티 칩 패키지 내 칩 간 인터커넥션 결함 검사 장치 및 방법 Download PDF

Info

Publication number
KR102649846B1
KR102649846B1 KR1020230133419A KR20230133419A KR102649846B1 KR 102649846 B1 KR102649846 B1 KR 102649846B1 KR 1020230133419 A KR1020230133419 A KR 1020230133419A KR 20230133419 A KR20230133419 A KR 20230133419A KR 102649846 B1 KR102649846 B1 KR 102649846B1
Authority
KR
South Korea
Prior art keywords
output
test mode
module
data
automatic test
Prior art date
Application number
KR1020230133419A
Other languages
English (en)
Inventor
이정환
Original Assignee
위더맥스(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 위더맥스(주) filed Critical 위더맥스(주)
Priority to KR1020230133419A priority Critical patent/KR102649846B1/ko
Application granted granted Critical
Publication of KR102649846B1 publication Critical patent/KR102649846B1/ko

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318371—Methodologies therefor, e.g. algorithms, procedures
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2896—Testing of IC packages; Test features related to IC packages
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31713—Input or output interfaces for test, e.g. test pins, buffers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
    • G01R31/66—Testing of connections, e.g. of plugs or non-disconnectable joints

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

멀티 칩 패키지 내 칩 간 인터커넥션 결함 검사 장치 및 방법이 개시된다. 멀티 칩 패키지 내 칩 A와 칩 B 간 인터커넥션 결함을 검사하기 위한 수동 테스트 데이터 A를 입력받아 시프트하여 출력하는 시프트 레지스터; 칩 A의 동작 데이터 A와 시프트 레지스터에서 시프트되어 출력되는 수동 테스트 데이터 A를 입력받고, 수동 테스트 모드 신호에 의해 수동 테스트 모드가 설정되면 입력받은 수동 테스트 데이터 A를 출력하고 수동 테스트 모드가 설정되지 않으면 동작 데이터 A를 출력하는 제1 테스트 모드 설정 모듈; 제1 테스트 모드 설정 모듈에서 출력되는 동작 데이터 A 또는 수동 테스트 데이터 A를 칩 B로 선택적으로 출력하는 출력 인터페이스 모듈; 칩 B로부터 시프트되어 출력되는 동작 데이터 B 또는 수동 테스트 데이터 B를 입력받아 출력하는 입력 인터페이스 모듈; 입력 인터페이스 모듈에서 입력받는 동작 데이터 B 또는 수동 테스트 데이터 B를 입력받고, 수동 테스트 모드 신호에 의해 수동 테스트 모드가 설정되면 입력받은 수동 테스트 데이터 B를 출력하고 수동 테스트 모드가 설정되지 않으면 동작 데이터 B를 출력하는 제2 테스트 모드 설정 모듈; 제2 테스트 모드 설정 모듈에서 출력되는 수동 테스트 데이터 B를 이용하여 낸드 트리 구조에 의해 낸드 트리 출력 신호를 출력하는 낸드 트리 모듈을 구성한다.

Description

멀티 칩 패키지 내 칩 간 인터커넥션 결함 검사 장치 및 방법{APPARATUS AND METHOD OF CHECKING INTERCONNECTION DEFECT BETWEEN CHIPS WITHIN A MULTI-CHIP PACKAGE}
본 발명은 칩(chip) 간 인터커넥션 결함 검사 장치 및 방법에 관한 것으로서, 좀 더 구체적으로는 멀티 칩 패키지(multi-chip package) 내 칩 간 인터커넥션 결함 검사 장치 및 방법에 관한 것이다.
최근에는 하나의 멀티 칩 패키지 내에 여러 칩들을 구비하는 형태로 칩 패키징이 되는 경우가 많다.
멀티 칩 패키지 내에 구비되는 칩들 간에 칩들 상호 간에 직접 구비되는 인터커넥션(interconnection) 연결선을 통해 칩 간 통신이 이루어진다.
도 1 은 멀티 칩 내 패키지 내 칩 간 인터커넥션 구조를 나타내는 측단면도이다.
도 1을 보면, 칩 간 인터커넥션 연결선(1)은 칩 A와 칩 B 간에 파란색으로 표시되어 있다. 인터커넥션 연결선(10)은 PCB 내에 구비되고 외부로 노출되지 않기 때문에 테스터 장비에 의해 오류나 결함을 감지하기가 쉽지 않다.
기존에는 바운더리 스캔(boundary scan) 방식에 의해 인터커넥션 체크를 하기도 하였으나, 바운더르 스캔에 연결되지 않는 인터커넥션의 오류를 감지할 수 없는 문제점이 있으며, 해당 로직이 매우 복잡하다는 단점이 있다.
등록특허공보 10-0954081 등록특허공보 10-0299501
본 발명의 목적은 멀티 칩 패키지 내 칩 간 인터커넥션 결함 검사 장치을 제공하는 데 있다.
본 발명의 다른 목적은 멀티 칩 패키지 내 칩 간 인터커넥션 결함 검사 방법을 제공하는 데 있다.
상술한 본 발명의 목적에 따른 멀티 칩 패키지 내 칩 간 인터커넥션 결함 검사 장치는, 수동 테스트 데이터 A를 입력받고, 수동 테스트 모드 신호에 의해 수동 테스트 모드가 설정되면 상기 입력받은 수동 테스트 데이터 A를 출력하는 제1 테스트 모드 설정 모듈; 상기 제1 테스트 모드 설정 모듈에서 출력되는 수동 테스트 데이터 A를 상기 칩 B로 출력하는 출력 인터페이스 모듈을 포함하도록 구성될 수 있다.
여기서, 칩 B로부터 수동 테스트 데이터 B를 입력받아 출력하는 입력 인터페이스 모듈; 상기 입력 인터페이스 모듈에서 수동 테스트 데이터 B를 입력받고, 상기 수동 테스트 모드 신호에 의해 수동 테스트 모드가 설정되면 상기 입력받은 수동 테스트 데이터 B를 출력하는 제2 테스트 모드 설정 모듈을 더 포함하도록 구성될 수 있다.
상술한 본 발명의 다른 목적에 따른 멀티 칩 패키지 내 칩 간 인터커넥션 결함 검사 방법은, 칩 A의 제1 테스트 모드 설정 모듈이 수동 테스트 모드 신호에 의해 수동 테스트 모드가 설정되는 단계; 상기 제1 테스트 모드 설정 모듈이 수동 테스트 데이터 A를 입력받아 력받아 출력하는 단계; 출력 인터페이스 모듈이 상기 제1 테스트 모드 설정 모듈에서 출력되는 수동 테스트 데이터 A를 칩 B로 출력하는 단계를 포함하도록 구성될 수 있다.
여기서, 제2 테스트 모드 설정 모듈이 상기 수동 테스트 모드 신호에 의해 수동 테스트 모드가 설정되는 단계; 상기 칩 A의 입력 인터페이스 모듈이 상기 칩 B로부터 수동 테스트 데이터 B를 입력받아 출력하는 단계; 상기 제2 테스트 모드 설정 모듈이 상기 입력 인터페이스 모듈에서 출력되는 수동 테스트 데이터 B를 입력받아 출력하는 단계를 더 포함하도록 구성될 수 있다.
상술한 멀티 칩 패키지 내 칩 간 인터커넥션 결함 검사 장치 및 방법에 의하면, 칩 내에서 테스트 신호를 시프트하여 출력하고 이를 다른 칩에서 낸드 트리 구조에 의해 낸드 트리 출력 신호를 출력하여 분석하도록 구성됨으로써, 인터커넥션 연결선의 결함을 정확하게 파악할 수 있는 효과가 있다.
도 1은 멀티 칩 내 패키지 내 칩 간 인터커넥션 구조를 나타내는 측단면도이다.
도 2 및 도3은 본 발명의 일 실시예에 따른 멀티 칩 패키지 내 칩 간 인터커넥션 결함 검사 장치의 블록 구성도이다.
도 4는 본 발명의 일 실시예에 따른 멀티 칩 패키지 내 칩 간 인터커넥션 결함 검사 장치의 타이밍도이다.
도 5는 본 발명의 일 실시예에 따른 멀티 칩 패키지 내 칩 간 인터커넥션 결함 검사 방법의 흐름도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 발명을 실시하기 위한 구체적인 내용에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 멀티 칩 패키지 내 칩 간 인터커넥션 결함 검사 장치의 블록 구성도이고, 도 4는 본 발명의 일 실시예에 따른 멀티 칩 패키지 내 칩 간 인터커넥션 결함 검사 장치의 타이밍도이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 멀티 칩 패키지 내 칩 간 인터커넥션 결함 검사 장치(100)는 시프트 레지스터(shift register)(101), 제1 테스트 모드 설정 모듈(102), 출력 인터페이스 모듈(103), 입력 인터페이스 모듈(104), 제2 테스트 모드 설정 모듈(105), 낸드 트리(NAND tree) 모듈(106), 오류 발생 신호 수신 모듈(107), 자동 테스트 모듈(108), 자동 테스트 데이터 생성 모듈(109), 자동 테스트 이력 생성 모듈(110), 낸드 트리 출력 저장 모듈(111)을 포함하도록 구성될 수 있다.
여기서, 멀티 칩 패키지(multi-chip package) 내 칩 간 인터커넥션(interconnection) 결함은 멀티 칩 패키지 내에 구비되는 다수의 칩 간의 연결선에 존재하는 결함으로서, 이러한 칩 간 인터커넥션 결함은 멀티 칩 패키지에 의해 외부로 노출되지 않아서 테스터 장비(10)에 의해 쉽게 감지할 수 없는 결함이다.
멀티 칩 패키지 내 칩 간 인터커넥션 결함 검사 장치(100)는 멀티 칩 패키지 내 칩 내에 구비되는 장치로서, 도 3에서 보듯이 칩 A(100A) 또는 칩 B(100B)에 각각 동일하게 구비될 수 있다.
멀티 칩 패키지 내 칩 간 인터커넥션 결함 검사 장치(100)는 수동 테스트 모드와 자동 테스트 모드의 2가지 모드로 테스트를 수행하도록 구성될 수 있다.
수동 테스트 모드는 외부의 테스터(tester) 장비(10)에 의해 멀티 칩 패키지 내 칩 간 인터커넥션 결함을 검사하는 모드이고, 자동 테스트 모드는 멀티 칩 내 칩 A(100A) 또는 멀티 칩 내 칩 B(100B)이 자체적으로 멀티 칩 패키지 내 칩 간 인터커넥션 결함을 검사할 수 있도록 구성되는 모드이다.
이하, 수동 테스트 모드에 대해 설명한다.
시프트 레지스터(101)는 멀티 칩 패키지 내 칩 A(100A)와 칩 B(100B) 간 인터커넥션 결함을 검사하기 위한 수동 테스트 데이터 A를 입력받아 시프트하여 출력하도록 구성될 수 있다.
도 3을 보면, 시프트 레지스터(101)는 다수의 플립플롭(flip-flop)으로 구성되며, 도 4에서 보듯이 CLK가 발생할 때마다 수동 테스트 데이터 A가 시프트되어 출력되도록 구성될 수 있다.
제1 테스트 모드 설정 모듈(102)은 칩 A(100A)의 동작 데이터 A와 시프트 레지스터(101)에서 시프트되어 출력되는 수동 테스트 데이터 A를 입력받도록 구성될 수 있다.
제1 테스트 모드 설정 모듈(102)은 수동 테스트 모드 신호에 의해 수동 테스트 모드가 설정되면 입력받은 수동 테스트 데이터 A를 출력하고 수동 테스트 모드가 설정되지 않으면 동작 데이터 A를 출력하도록 구성될 수 있다.
도 3에서 보듯이 제1 테스트 모드 설정 모듈(102)은 시프트 레지스터(101)를 구성하는 플립플롭의 개수만큼의 멀티플렉서(multiplexer)로 구성될 수 있다.
출력 인터페이스 모듈(103)은 제1 테스트 모드 설정 모듈(102)에서 출력되는 동작 데이터 A 또는 수동 테스트 데이터 A를 칩 B(100B)로 선택적으로 출력하도록 구성될 수 있다. 출력 인터페이스 모듈(103)은 도 3에서 보듯이 멀티플렉서의 개수만큼의 버퍼로 구성될 수 있다.
입력 인터페이스 모듈(104)은 칩 B(100B)로부터 시프트되어 출력되는 동작 데이터 B 또는 수동 테스트 데이터 B를 입력받아 출력하도록 구성될 수 있다.
입력 인터페이스 모듈(104)은 도 3에서 보듯이 다수의 버퍼로 구성될 수 있다.
제2 테스트 모드 설정 모듈(105)은 입력 인터페이스 모듈(104)에서 입력받는 동작 데이터 B 또는 수동 테스트 데이터 B를 입력받도록 구성될 수 있다.
제2 테스트 모드 설정 모듈(105)은 수동 테스트 모드 신호에 의해 수동 테스트 모드가 설정되면 입력받은 수동 테스트 데이터 B를 출력하고 수동 테스트 모드가 설정되지 않으면 동작 데이터 B를 출력하도록 구성될 수 있다.
제2 테스트 모드 설정 모듈(105)은 도 3에서 보듯이 다수의 디멀티플렉서(demultiplexer)로 구성될 수 있다.
낸드 트리 모듈(106)은 제2 테스트 모드 설정 모듈(105)에서 출력되는 수동 테스트 데이터 B를 이용하여 낸드 트리 구조에 의해 낸드 트리 출력 신호를 출력하도록 구성될 수 있다.
낸드 트리 모듈(106)은 도 5의 타이밍도에서 보듯이 각 플립플롭 신호가 하이 레벨에서 로우 레벨로 변경될 때마다 토글링(toggling)되어 출력되도록 구성될 수 있다.
낸드 트리 모듈(106)의 낸드 트리 출력 신호가 도 5에서와 같이 제대로 토글링되는 경우에는 칩 A(100A)에서 칩 B(100B)로 신호가 제대로 전달되었다고 볼 수 있고, 인터커넥션 연결선에 문제가 없다고 볼 수 있다. 그러나, CLK 신호가 발생할 때 토글링이 되지 않는 플립플롭 신호가 있는 경우 해당 인터커넥션 연결선은 결함이 있다고 볼 수 있다.
즉, 낸드 트리 모듈(106)의 낸드 트리 출력 신호를 분석하면 인터커넥션 연결선의 결함을 정확하게 찾아낼 수 있다.
인터커넥션 오류 출력 모듈(미도시)은 낸드 트리 모듈(106)에서 출력된 낸드 트리 출력 신호를 분석하여 멀티 칩 패키지 내 칩 A(100A)와 칩 B(100B) 간 인터커넥션 오류가 존재하는 인터커넥션 연결선을 파악하여 출력하도록 구성될 수 있다.
이하, 자동 테스트 모드의 동작에 대해 설명한다.
오류 발생 신호 수신 모듈(107)은 자동 오류 감지 장치(200)로부터 오류 발생 신호를 수신하도록 구성될 수 있다. 자동 오류 감지 장치(200)는 멀티 칩 패키지가 구비되는 장치에 구비되며, 해당 장치 내에서 소프트웨어 또는 하드웨어에 의해 오류를 자동으로 감지하는 장치이다. 이러한 오류는 인터커넥션 결함을 포함하여 해당 장치 내의 다양한 오류를 포함할 수 있으며, 인터커넥션 결함인지 아닌지는 알 수 없다.
자동 테스트 모듈(108)은 오류 발생 신호 수신 모듈(107)에서 오류 발생 신호가 수신되면, 멀티 칩 패키지 내 칩 A(100A)와 칩 B(100B) 간 인터커넥션 결함을 검사하기 위한 자동 테스트 모드 신호를 생성하도록 구성될 수 있다.
자동 테스트 모듈(108)은 어떠한 오류가 발생되는 경우 인터커넥션 결함에 관한 테스트를 자동으로 수행하도록 구성될 수 있으며, 오류가 발생하지 않더라도 주기적으로 테스트를 수행할 수도 있다.
그리고 자동 테스트 모듈(108)은 앞서 생성된 자동 테스트 모드 신호에 의해 제1 테스트 모드 설정 모듈(102) 및 제2 테스트 모드 설정 모듈(105)에 대해 자동 테스트 모드를 설정하도록 구성될 수 있다.
자동 테스트 데이터 생성 모듈(109)은 자동 테스트 모듈(108)에서 자동 테스트 모드가 설정되면, 자동 테스트 데이터 A를 생성하여 시프트 레지스터(101)로 입력하도록 구성될 수 있다.
이때, 시프트 레지스터(101)는 자동 테스트 모드에서 자동 테스트 데이터 생성 모듈(109)로부터 자동 테스트 데이터 A를 입력받아 시프트하여 출력하도록 구성될 수 있다.
그리고 제1 테스트 모드 설정 모듈(102)은 칩 A(100A)의 동작 데이터 A와 시프트 레지스터(101)에서 시프트되어 출력되는 자동 테스트 데이터 A를 입력받도록 구성될 수 있다.
그리고 제1 테스트 모드 설정 모듈(102)은 자동 테스트 모드 신호에 의해 자동 테스트 모드가 설정되면 입력받은 자동 테스트 데이터 A를 출력하고 자동 테스트 모드가 설정되지 않으면 동작 데이터 A를 출력하도록 구성될 수 있다.
그리고 출력 인터페이스 모듈(103)은 제1 테스트 모드 설정 모듈(102)에서 출력되는 동작 데이터 A 또는 자동 테스트 데이터 A를 칩 B(100B)로 선택적으로 출력하도록 구성될 수 있다.
칩 B(100B)에서는 자동 테스트 데이터 A를 이용하여 자체적으로 낸드 트리 출력 신호를 생성하여 멀티 칩 패키지 내 칩 간 인터커넥션 결함을 알아낼 수 있다.
한편, 입력 인터페이스 모듈(104)은 칩 B(100B)로부터 시프트되어 출력되는 동작 데이터 B 또는 자동 테스트 데이터 B를 입력받아 출력하도록 구성될 수 있다.
자동 테스트 이력 생성 모듈(110)은 자동 테스트 모듈(108)에서 설정된 자동 테스트 모드의 자동 테스트 이력을 자동 생성하도록 구성될 수 있다. 자동 테스트 이력은 자동 테스트 일시, 오류 감지 신호에 따른 오류 등을 포함할 수 있다.
그리고 제2 테스트 모드 설정 모듈(105)은 입력 인터페이스 모듈(104)에서 입력받는 동작 데이터 B 또는 자동 테스트 데이터 B를 입력받도록 구성될 수 있다.
그리고 제2 테스트 모드 설정 모듈(105)은 자동 테스트 모드 신호에 의해 자동 테스트 모드가 설정되면 입력받은 자동 테스트 데이터 B를 출력하고 자동 테스트 모드가 설정되지 않으면 동작 데이터 B를 출력하도록 구성될 수 있다.
그리고 낸드 트리 모듈(106)은 제2 테스트 모드 설정 모듈(105)에서 출력되는 자동 테스트 데이터 B를 이용하여 낸드 트리 구조에 의해 낸드 트리 출력 신호를 출력하도록 구성될 수 있다.
그리고 낸드 트리 출력 저장 모듈(111)은 자동 테스트 이력 생성 모듈(110)에서 자동 생성된 테스트 이력 및 해당 자동 테스트 모드에서의 낸드 트리 출력 신호가 저장되도록 구성될 수 있다.
사용자 단말(미도시)은 낸드 트리 출력 저장 모듈(111)에 저장된 테스트 이력과 낸드 트리 출력 신호를 언제든지 독출하도록 구성될 수 있다.
그리고 사용자 단말(미도시)은 테스트 이력과 낸드 트리 신호 이를 분석하여 멀티 칩 패키지 내 칩 간 인터커넥션 결함을 파악할 수 있다. 그리고 그 테스트 이력을 통해 언제 어떠한 결함이 발생했는지도 알 수 있게 된다.
도 5는 본 발명의 일 실시예에 따른 멀티 칩 패키지 내 칩 간 인터커넥션 결함 검사 방법의 흐름도이다.
도 5를 참조하면, 칩 A(100A)의 제1 테스트 모드 설정 모듈(102)이 수동 테스트 모드 신호에 의해 수동 테스트 모드가 설정된다(S101).
다음으로, 제1 테스트 모드 설정 모듈(102)이 수동 테스트 데이터 A를 입력받아 력받아 출력한다(S102).
다음으로, 출력 인터페이스 모듈(103)이 제1 테스트 모드 설정 모듈(102)에서 출력되는 수동 테스트 데이터 A를 칩 B(100B)로 출력한다(S103).
다음으로, 제2 테스트 모드 설정 모듈(105)이 수동 테스트 모드 신호에 의해 수동 테스트 모드가 설정된다(S104).
다음으로, 칩 A(100A)의 입력 인터페이스 모듈(104)이 칩 B(100B)로부터 수동 테스트 데이터 B를 입력받아 출력한다(S105).
다음으로, 제2 테스트 모드 설정 모듈(105)이 입력 인터페이스 모듈(104)에서 출력되는 수동 테스트 데이터 B를 입력받아 출력한다(S106).
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
101: 시프트 레지스터
102: 제1 테스트 모드 설정 모듈
103: 출력 인터페이스 모듈
104: 입력 인터페이스 모듈
105: 제2 테스트 모드 설정 모듈
106: 낸드 트리 모듈
107: 오류 발생 신호 수신 모듈
108: 자동 테스트 모듈
109: 자동 테스트 데이터 생성 모듈
110: 자동 테스트 이력 생성 모듈
111: 낸드 트리 출력 저장 모듈

Claims (4)

  1. 멀티 칩 패키지 내 칩 A와 칩 B 간 인터커넥션 결함을 검사하기 위한 수동 테스트 데이터 A를 입력받아 시프트하여 출력하는 시프트 레지스터;
    상기 칩 A의 동작 데이터 A와 상기 시프트 레지스터에서 시프트되어 출력되는 수동 테스트 데이터 A를 입력받고, 수동 테스트 모드 신호에 의해 수동 테스트 모드가 설정되면 상기 입력받은 수동 테스트 데이터 A를 출력하고 상기 수동 테스트 모드가 설정되지 않으면 동작 데이터 A를 출력하는 제1 테스트 모드 설정 모듈;
    상기 제1 테스트 모드 설정 모듈에서 출력되는 동작 데이터 A 또는 수동 테스트 데이터 A를 상기 칩 B로 선택적으로 출력하는 출력 인터페이스 모듈;
    상기 칩 B로부터 시프트되어 출력되는 동작 데이터 B 또는 수동 테스트 데이터 B를 입력받아 출력하는 입력 인터페이스 모듈;
    상기 입력 인터페이스 모듈에서 입력받는 동작 데이터 B 또는 수동 테스트 데이터 B를 입력받고, 상기 수동 테스트 모드 신호에 의해 수동 테스트 모드가 설정되면 상기 입력받은 수동 테스트 데이터 B를 출력하고 상기 수동 테스트 모드가 설정되지 않으면 동작 데이터 B를 출력하는 제2 테스트 모드 설정 모듈;
    상기 제2 테스트 모드 설정 모듈에서 출력되는 수동 테스트 데이터 B를 이용하여 낸드 트리 구조에 의해 낸드 트리 출력 신호를 출력하는 낸드 트리 모듈;
    자동 오류 감지 장치로부터 오류 발생 신호를 수신하는 오류 발생 신호 수신 모듈;
    상기 오류 발생 신호 수신 모듈에서 오류 발생 신호가 수신되면, 상기 멀티 칩 패키지 내 칩 A와 칩 B 간 인터커넥션 결함을 검사하기 위한 자동 테스트 모드 신호를 생성하고, 생성된 자동 테스트 모드 신호에 의해 상기 제1 테스트 모드 설정 모듈 및 상기 제2 테스트 모드 설정 모듈에 대해 자동 테스트 모드를 설정하는 자동 테스트 모듈;
    상기 자동 테스트 모듈에서 자동 테스트 모드가 설정되면, 자동 테스트 데이터 A를 생성하여 상기 시프트 레지스터로 입력하는 자동 테스트 데이터 생성 모듈;
    상기 자동 테스트 모듈에서 설정된 자동 테스트 모드의 자동 테스트 이력을 자동 생성하는 자동 테스트 이력 생성 모듈;
    상기 자동 테스트 이력 생성 모듈에서 자동 생성된 테스트 이력 및 해당 자동 테스트 모드에서의 낸드 트리 출력 신호가 저장되는 낸드 트리 출력 저장 모듈을 포함하고,
    상기 시프트 레지스터는,
    상기 자동 테스트 모드에서 상기 자동 테스트 데이터 생성 모듈로부터 자동 테스트 데이터 A를 입력받아 시프트하여 출력하도록 구성되고,
    상기 제1 테스트 모드 설정 모듈은,
    상기 칩 A의 동작 데이터 A와 상기 시프트 레지스터에서 시프트되어 출력되는 자동 테스트 데이터 A를 입력받고, 자동 테스트 모드 신호에 의해 상기 자동 테스트 모드가 설정되면 상기 입력받은 자동 테스트 데이터 A를 출력하고 상기 자동 테스트 모드가 설정되지 않으면 동작 데이터 A를 출력하도록 구성되고,
    상기 출력 인터페이스 모듈은,
    상기 제1 테스트 모드 설정 모듈에서 출력되는 동작 데이터 A 또는 자동 테스트 데이터 A를 상기 칩 B로 선택적으로 출력하도록 구성되고,
    상기 입력 인터페이스 모듈은,
    상기 칩 B로부터 시프트되어 출력되는 동작 데이터 B 또는 자동 테스트 데이터 B를 입력받아 출력하고,
    상기 제2 테스트 모드 설정 모듈은,
    상기 입력 인터페이스 모듈에서 입력받는 동작 데이터 B 또는 자동 테스트 데이터 B를 입력받고, 상기 자동 테스트 모드 신호에 의해 자동 테스트 모드가 설정되면 상기 입력받은 자동 테스트 데이터 B를 출력하고 상기 자동 테스트 모드가 설정되지 않으면 동작 데이터 B를 출력하도록 구성되고,
    상기 낸드 트리 모듈은,
    상기 제2 테스트 모드 설정 모듈에서 출력되는 자동 테스트 데이터 B를 이용하여 낸드 트리 구조에 의해 낸드 트리 출력 신호를 출력하도록 구성되는 것을 특징으로 하는 멀티 칩 패키지 내 칩 간 인터커넥션 결함 검사 장치.
  2. 삭제
  3. 삭제
  4. 삭제
KR1020230133419A 2023-10-06 2023-10-06 멀티 칩 패키지 내 칩 간 인터커넥션 결함 검사 장치 및 방법 KR102649846B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020230133419A KR102649846B1 (ko) 2023-10-06 2023-10-06 멀티 칩 패키지 내 칩 간 인터커넥션 결함 검사 장치 및 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020230133419A KR102649846B1 (ko) 2023-10-06 2023-10-06 멀티 칩 패키지 내 칩 간 인터커넥션 결함 검사 장치 및 방법

Publications (1)

Publication Number Publication Date
KR102649846B1 true KR102649846B1 (ko) 2024-03-21

Family

ID=90472405

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020230133419A KR102649846B1 (ko) 2023-10-06 2023-10-06 멀티 칩 패키지 내 칩 간 인터커넥션 결함 검사 장치 및 방법

Country Status (1)

Country Link
KR (1) KR102649846B1 (ko)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100299501B1 (ko) 1998-03-07 2001-09-22 윤종용 칩의 리드간 납땜불량 검사방법
KR100954081B1 (ko) 2002-12-20 2010-04-23 삼성전자주식회사 연성회로기판 및 이를 이용한 베어 칩의 회로 불량 검사방법
US20100244848A1 (en) * 2009-03-30 2010-09-30 Infineon Technologies Ag System for testing connections between chips
KR20100136148A (ko) * 2009-06-18 2010-12-28 주식회사 디지트론 디스플레이 모듈을 테스트하기 위한 테스트 시스템 및 그 방법
KR20190131854A (ko) * 2018-05-17 2019-11-27 삼성전자주식회사 멀티-채널 패키지, 및 그 패키지를 테스트하는 테스트 장치 및 테스트 방법
KR20210108057A (ko) * 2020-02-25 2021-09-02 에스케이하이닉스 주식회사 테스트 시스템 및 그의 구동 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100299501B1 (ko) 1998-03-07 2001-09-22 윤종용 칩의 리드간 납땜불량 검사방법
KR100954081B1 (ko) 2002-12-20 2010-04-23 삼성전자주식회사 연성회로기판 및 이를 이용한 베어 칩의 회로 불량 검사방법
US20100244848A1 (en) * 2009-03-30 2010-09-30 Infineon Technologies Ag System for testing connections between chips
KR20100136148A (ko) * 2009-06-18 2010-12-28 주식회사 디지트론 디스플레이 모듈을 테스트하기 위한 테스트 시스템 및 그 방법
KR20190131854A (ko) * 2018-05-17 2019-11-27 삼성전자주식회사 멀티-채널 패키지, 및 그 패키지를 테스트하는 테스트 장치 및 테스트 방법
KR20210108057A (ko) * 2020-02-25 2021-09-02 에스케이하이닉스 주식회사 테스트 시스템 및 그의 구동 방법

Similar Documents

Publication Publication Date Title
US6861866B2 (en) System on chip (SOC) and method of testing and/or debugging the system on chip
KR101553489B1 (ko) 고속 입력/출력 인터페이스를 사용하여 검사하는 집적회로
CN111965530A (zh) 一种基于jtag的fpga芯片自动化测试方法
US7139948B2 (en) Method for determining the impact on test coverage of scan chain parallelization by analysis of a test set for independently accessible flip-flops
US6058255A (en) JTAG instruction decode test register and method
US7080302B2 (en) Semiconductor device and test system therefor
KR102649846B1 (ko) 멀티 칩 패키지 내 칩 간 인터커넥션 결함 검사 장치 및 방법
US20090096476A1 (en) Method of inspecting semiconductor circuit having logic circuit as inspection circuit
US9336105B2 (en) Evaluation of multiple input signature register results
US8441277B2 (en) Semiconductor testing device, semiconductor device, and testing method
Huang et al. Using fault model relaxation to diagnose real scan chain defects
US7526690B2 (en) Semiconductor device-testing apparatus
CN106680688B (zh) 利用并行扫描测试数据输入和输出测试多核集成电路
US11408938B2 (en) Bidirectional scan cells for single-path reversible scan chains
US20080010575A1 (en) Semiconductor device
US7900107B2 (en) High speed ATPG testing circuit and method
US20240085473A1 (en) Semiconductor device and semiconductor device testing method
JP2006349548A (ja) 組み込み自己検査回路
JP2005156479A (ja) 半導体集積回路装置およびそのテスト方法
JP2014202634A (ja) 電子回路の双方向信号線の電気検査法
US20090070645A1 (en) Integrated circuit testing method and related circuit thereof
KR100669073B1 (ko) 패키지 옵션을 고려한 경계 스캔 방법
CN117517937A (zh) 一种数字芯片的通用测试结构和测试系统
JP2008026074A (ja) Ｉｃテスト方法及びｉｃ
US20050050422A1 (en) Semiconductor integrated circuit

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant