JP2017053825A - 半導体集積回路およびタイミングコントローラ - Google Patents
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Abstract
【解決手段】記憶回路4は、スキャンテストをサポートしない複数の記憶素子5を含み、複数の記憶素子5にアドレスが割り振られている。メモリインタフェース回路6は、記憶回路4の指定されたライトアドレスにデータを書き込み、記憶回路4の指定されたリードアドレスに格納されるデータを読み出す。テスト回路8は、試験工程において、予測可能な疑似ランダムパターンを生成し、メモリインタフェース回路6に、疑似ランダムパターンに応じたメモリアクセスを発生させる。エンコーダ12は、試験工程においてメモリインタフェース回路6により読み出されたデータをエンコード圧縮して圧縮データを生成し、ひとつまたは複数のテストピンを介して外部に出力する。
【選択図】図3
Description
これにより、ロジック回路についてはスキャンテストの対象とすることで、ロジック回路の故障検出率を高めることができる。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
通常動作において、半導体集積回路1が起動時に記憶回路4の複数の記憶素子5に、外部からのデータS11が読み込まれる。記憶回路4内のデータは通常動作中に外部回路からのアクセスによって変更されてもよい。また外部からのアクセスにより、記憶回路4から読み出されたデータS12が、外部に出力される。ロジック回路2は、記憶回路4のデータS13を参照し、所定の信号処理を行う。
試験工程において半導体集積回路1は、テスターと接続される。図4は、図3の半導体集積回路1の試験工程における動作波形図である。テスト開始が指示されるとテスト回路8は、疑似ランダムパターンS21を生成する。疑似ランダムパターンS21の数ワード毎に、ライトアドレスWA、ライトデータWD、リードアドレスRA、およびリードイネーブル信号RE、ライトイネーブル信号WEがランダムに生成される。イネーブルビットが1のとき、リードイネーブルREをアサート、イネーブルビットが0のとき、ライトイネーブルWEをアサートとしてもよい。またリードとライトで共通のアドレスデータを生成し、リードイネーブルREのとき、リードアドレスRAとして使用し、ライトイネーブルWEのとき、ライトアドレスWAとして使用してもよい。
実施の形態では記憶回路4の記憶素子5をラッチで構成したが、スキャンテストをサポートしないフリップフロップで構成してもよい。
実施の形態では、ロジック回路2がメモリインタフェース回路6を経由せずに、記憶回路4のデータを常時参照可能としたが、本発明はこれには限定されず、ロジック回路2がメモリインタフェース回路6を介してのみ記憶回路4にアクセスしてもよい。この場合、記憶回路4はRAM(Random Access Memory)であってもよい。この場合、RAMを構成するフリップフロップを、スキャンテストをサポートしない構成とすることにより、マルチプレクサ等が不要であるため、回路面積を削減できる。
半導体集積回路1は、タイミングコントローラ200には限定されず、さまざまな用途に用いることができる。半導体集積回路1は、アナデジ混載回路であってもよく、ロジック回路2に代えて、あるいはそれに加えてアナログ回路を備えてもよい。
実施の形態では、リードイネーブル信号REとライトイネーブル信号WEをランダムに発生したが、リード動作とライト動作を交互に行ってもよい。
起動時において、半導体集積回路のメモリインタフェース回路6は、外付けされるROM(Read Only Memory)に格納されるコンフィギュレーションデータを半導体集積回路の記憶回路4に書き込む。
Claims (11)
- スキャンテストをサポートしない複数の記憶素子を含み、前記複数の記憶素子にアドレスが割り振られている記憶回路と、
前記記憶回路の指定されたライトアドレスにデータを書き込み、前記記憶回路の指定されたリードアドレスに格納されるデータを読み出すメモリインタフェース回路と、
試験工程において、予測可能な疑似ランダムパターンを生成し、前記メモリインタフェース回路に前記疑似ランダムパターンに応じたメモリアクセスを発生させるテスト回路と、
試験工程において前記メモリインタフェース回路により読み出されたデータをエンコード圧縮して圧縮データを生成し、ひとつまたは複数のテストピンを介して外部に出力するエンコーダと、
を備えることを特徴とする半導体集積回路。 - 前記記憶回路は、通常動作において、全ビットのデータが他の回路から同時参照可能であることを特徴とする請求項1に記載の半導体集積回路。
- 前記記憶素子は、ラッチを含むことを特徴とする請求項2に記載の半導体集積回路。
- 前記テスト回路は、前記疑似ランダムパターンを生成する線形帰還シフトレジスタを含むことを特徴とする請求項1から3のいずれかに記載の半導体集積回路。
- 前記テスト回路は、前記疑似ランダムパターンにしたがってランダムに、前記メモリインタフェース回路に、前記ライト動作と前記リード動作を実行させることを特徴とする請求項1から4のいずれかに記載の半導体集積回路。
- 前記テスト回路は、前記メモリインタフェース回路に前記ライト動作を所定時間あるいは所定サイクル、実行させた後に、前記リード動作を実行させることを特徴とする請求項1から5のいずれかに記載の半導体集積回路。
- 前記エンコーダは、前記記憶回路のアクセス単位である1ワードを1ビットに圧縮することを特徴とする請求項1から6のいずれかに記載の半導体集積回路。
- 前記記憶素子は、フリップフロップを含むことを特徴とする請求項1、5、6、7のいずれかに記載の半導体集積回路。
- 前記記憶回路はRAM(Random Access Memory)であることを特徴とする請求項8に記載の半導体集積回路。
- 前記記憶回路に格納されるデータを参照するロジック回路をさらに備え、前記ロジック回路を構成する複数のフリップフロップの一部は、スキャンテストをサポートする構成を有することを特徴とする請求項1から9のいずれかに記載の半導体集積回路。
- 請求項1から10のいずれかに記載の半導体集積回路を備え、
起動時において、前記半導体集積回路の前記メモリインタフェース回路は、外付けされるROM(Read Only Memory)に格納されるコンフィギュレーションデータを前記半導体集積回路の前記記憶回路に書き込むことを特徴とするタイミングコントローラ。
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