JP2007322414A - 半導体集積回路、記録媒体、テストデータ生成装置およびｌｓｉ試験装置 - Google Patents

半導体集積回路、記録媒体、テストデータ生成装置およびｌｓｉ試験装置 Download PDF

Info

Publication number
JP2007322414A
JP2007322414A JP2007064035A JP2007064035A JP2007322414A JP 2007322414 A JP2007322414 A JP 2007322414A JP 2007064035 A JP2007064035 A JP 2007064035A JP 2007064035 A JP2007064035 A JP 2007064035A JP 2007322414 A JP2007322414 A JP 2007322414A
Authority
JP
Japan
Prior art keywords
output
mask
test
test data
control signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007064035A
Other languages
English (en)
Other versions
JP5034576B2 (ja
Inventor
Tatsu Matsuo
達 松尾
Takahisa Hiraide
貴久 平出
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2007064035A priority Critical patent/JP5034576B2/ja
Priority to US11/797,347 priority patent/US7757138B2/en
Publication of JP2007322414A publication Critical patent/JP2007322414A/ja
Application granted granted Critical
Publication of JP5034576B2 publication Critical patent/JP5034576B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318544—Scanning methods, algorithms and patterns
    • G01R31/318547—Data generators or compressors

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】試験の品質を維持してテストデータを削減すること。
【解決手段】複数のシフトレジスタ２００と、ランダムに生成したマスクパターンと制御信号とに基づいて、マスク対象となったシフトレジスタ２００の出力をマスクする不定マスク器２２０と、を備えたＬＳＩ１０５に、あらかじめ作成したＬＳＩ１０５用のテストデータを参照して、所定のテストパターンを入力する。このときのテストパターンに応じて、マスク対象とならなかったシフトレジスタ２００が不定値を出力する場合に、テストデータから不定マスク器２２０に対して当該シフトレジスタの出力をマスク対象とする制御信号を読み出して不定マスク器２２０を制御する。不定マスク器２２０から出力されるシフトレジスタ２００の出力値をＭＩＳＲ２３０で圧縮し、この出力値と、テストデータの出力期待値とをテスタが比較することにより、ＬＳＩ１０５の不良を検出する。
【選択図】図２−１

Description

この発明は、製造不良を検出するための試験容易化回路を備えた半導体集積回路（ＬＳＩ）と、このＬＳＩの設計データを記録した記録媒体と、上述したＬＳＩを試験する際のテストデータを生成するテストデータ生成装置と、生成されたテストデータを利用してＬＳＩを試験するＬＳＩ試験装置とに関する。
従来、半導体集積回路の製造不良の検出は、テスタ（ＡＴＥ；Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｅｑｕｉｐｍｅｎｔ）を用いて集積回路の入力ピンに適当な信号値を印加して、その出力ピンにあらわれる信号値を期待される結果と比較することでおこなわれる。この入力ピンの信号値と出力ピンの期待値を合わせてテストパターンと呼ばれ、集積回路が順序回路素子（フリップフロップ（以下、「Ｆ／Ｆ」という）、ラッチおよびＲＡＭ）を含む場合、このテストパターンの作成の複雑さは飛躍的に増大する。そこで、集積回路に対しては、ＤＳＰＴ（Ｄｅｔｅｒｍｉｎｉｓｔｉｃ Ｓｔｏｒｅｄ Ｐａｔｔｅｒｎ Ｔｅｓｔ）と呼ばれるスキャン設計が広く採用されている。
図１０は、ＤＳＰＴを示す説明図である。ＤＳＰＴでは、自動テストパターン生成（ＡＴＰＧ；Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ）により作成したテストパターンＴＰ（入力パターンＴＰｉｎおよび出力パターンＴＰｏｕｔ）を不図示のテスタに格納する。
そして、集積回路１０００内部の順序回路素子（主にＦ／Ｆ）によりシフトレジスタを形成する。このシフトレジスタをスキャンパスＳＰと呼ぶ。図１０では、便宜上、４本のスキャンパスＳＰが形成されている。試験時に所望の入力パターンＴＰｉｎを入力ピン１００１からシフトインし、クロック印加後にシフトレジスタの値を出力ピン１００２から外部に読み出す。このように、ＤＳＰＴでは、集積回路１０００内部のスキャンパスＳＰを構成するすべての順序回路素子に対して、テストパターンＴＰごとに設定と読出しを繰り返す。
近年は、集積回路の集積度の増大に伴い、内部に含まれる順序回路素子が非常に多くなってきたため、上述したＤＳＰＴを適用することは、試験時間とテストデータ量の増大という点で問題が出てきた。そこで、組込み自己試験（ＢＩＳＴ；Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ−Ｔｅｓｔ）がおこなわれるようになってきた。
図１１は、上述したＢＩＳＴを示す説明図である。ＢＩＳＴでは集積回路１１００内部において、スキャンパスＳＰの入力側に擬似乱数パターン発生器１１０１を、出力側に出力検証器１１０２を備えている。ＢＩＳＴでは、入力ピン１１１１に所望の制御信号が与えられると、擬似乱数パターン発生器１１０１で発生されたパターンが集積回路１１００のスキャンパスＳＰに印加され、スキャンパスＳＰからの出力結果が出力検証器１１０２で検証・格納される。出力検証器１１０２では、スキャンパスＳＰからの出力結果が圧縮されて出力ピン１１１２から出力される。すなわち、この出力が期待値と一致するかどうかを検証することとなる。
擬似乱数パターン発生器１１０１および出力検証器１１０２には、リニアフィードバックシフトレジスタ（ＬＦＳＲ；Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ）が使われることが多く、特に出力検証器１１０２は、出力結果をシグネチャとして圧縮格納するため、マルチインプットシグネチャレジスタ（ＭＩＳＲ；Ｍｕｌｔｉｐｌｅ Ｉｎｐｕｔ Ｓｉｇｎａｔｕｒｅ Ｒｅｇｉｓｔｅｒ）と呼ばれる。ＢＩＳＴでは、擬似乱数パターン発生器１１０１が集積回路１１００内部に搭載されているため極めて大量のテストパターンを短時間で発生でき、出力検証器（ＭＩＳＲ）１１０２により検査結果を圧縮するためテスタにロードするテストデータ量を圧倒的に削減できる。
ＢＩＳＴでは出力データの圧縮にＭＩＳＲが用いられ、その構成上一度でも不定状態をあらわす値（以下、「不定値」という）を取り込むと、ＭＩＳＲ内のすべてのレジスタが不定状態となって、試験不能となってしまう。一般に、集積回路内部のＲＡＭを含む順序回路素子は電源投入時には不定状態である。また、テスト不能な回路部分の出力を不定値として扱うことで自動テストパターン生成（ＡＴＰＧ）の処理の簡単化がなされるなど、不定状態を扱う必要がある。しかも、大量の不定状態に応じて出力される不定値に対処する必要がある場合も少なくない。
不定値への対処方法の一つとして、不定値をマスクするマスク回路がある。一般的にマスク回路は、一括マスク、個別マスク、乱数マスクの３種類の回路のいずれかを利用する。いずれのマスク回路を利用した場合にも、各々のマスク回路の動作に応じて異なる問題が生じてしまう。
図１２は、一括マスクの概要を示す回路図である。図１２では、不定マスク器１２０２が一括マスク回路により構成されている。一括マスク回路は、テスタ１３００から入力されるテストデータ（制御信号）に応じてすべてのスキャンパスＳＰを一括してマスクする。
また、図１３は、個別マスクの概要を示す回路図である。図１３では、不定マスク器１２０２が個別マスク回路により構成されている。個別マスク回路は、テスタ１３００から入力されるテストデータ（制御信号）によって複数のスキャンパスＳＰのうちの１本のスキャンパスＳＰをマスクする。個別マスク回路の場合、故障値をマスクすることなく不定値のみをマスクすることができるという利点がある。しかしながら、１箇所の不定値をマスクするごとに、１パターン分のテストデータを入力する必要がある。なお、この方法でマスクを行う手法として、ＢＡＳＴ（ＢＩＳＴ Ａｉｄｅｄ Ｓｃａｎ Ｔｅｓｔ）技術が提案されている（例えば、下記特許文献１参照。）。
また、図１４は、乱数マスクの概要を示す回路図である。図１４では、不定マスク器１２０２が乱数マスク回路により構成されている。乱数マスク回路は、テスタ１３００から出力されたテストデータ（制御信号）が、マスク信号生成部１５００に入力される。マスク信号生成部１５００は、擬似ランダムパターン発生器と、制御回路から構成されている。このマスク信号生成部１５００では、擬似ランダムパターン発生器により発生させたパターンを制御回路により制御して、各スキャンパスＳＰに対するマスク信号を生成する。したがって、乱数マスクによって少ないテストデータ量でスキャンパスＳＰにマスクができる。
特開２００２−２３６１４４号公報
しかしながら、一括マスクの場合、少ないテストデータ量でマスクができるという利点がある。しかしながら、不定値をマスクするために故障の影響が到達しているＦ／Ｆの値（以下、「故障値」という）までマスクしてしまう場合がある。このように故障値をマスクしてしまうと、試験の品質が劣化してしまうという問題があった。
また、個別マスクの場合、集積回路の回路規模の増大に伴い、スキャンパスＳＰの数が増加する。したがって、１本のスキャンパスを特定するための１回当たりのデータ量が増加し、なおかつマスクする必要のあるスキャンパスＳＰの数も増加するため、１本のスキャンパスを特定するための１回当たりのデータ量×不定値数のスキャンデータが必要となる。結果として、不定マスク器１２０２をマスクするための多量なテストデータが必要になるという問題があった。
また、乱数マスクの場合、マスクに用いる乱数は、ランダムに発生したパターンであるため、すべての不定値をマスクすることは保障されていない。すなわち、マスク信号生成部１５００が生成したマスク信号によって不定値をマスクできなかった場合は、マスク信号のパターンを変える必要があるため、再度、あらたな乱数によりマスク信号を生成しなければならない。結果として、すべての不定値をマスクできるようなテストパターンを生成することは困難であり、品質の高い試験を提供できないという問題があった。
この発明は、上述した従来技術による問題点を解消するため、少ないテストデータで、高品質な試験を短時間で実行することのできる半導体集積回路、当該半導体集積回路の設計データを記録した記録媒体、テストデータ生成装置およびＬＳＩ試験装置を提供することを目的とする。
上述した従来技術による問題点を解消するため、本発明にかかる半導体集積回路は、ランダムに生成したテストパターンを入力する複数のシフトレジスタと、ランダムに生成したマスクパターンに基づいて、前記複数のシフトレジスタのうちマスク対象となったシフトレジスタの出力をマスクする不定マスク器と、を備え、前記不定マスク器は、前記複数のシフトレジスタのうち前記マスクパターンによりマスク対象とならなかったシフトレジスタが不定値を出力する場合に、制御信号に応じて個別に前記不定値をマスクすることを特徴とする。
この発明によれば、ＬＳＩ試験をおこなう際に、マスクパターンと、制御信号とを用いて不定マスク器のマスク処理を制御することができる。したがって、少ない情報量でシフトレジシタから不定値が出力されないように不定マスク器を制御することができる。
また、上記発明において、前記不定マスク器は、前記マスク対象となったシフトレジスタのうち故障値を出力するシフトレジスタが存在する場合に、制御信号に応じて前記故障値のマスクを解除してもよい。
この発明によれば、マスクパターンによって故障値がマスクされてしまっていたシフトレジスタに対して、マスク処理を解除することができる。したがって、シフトデジスタから出力された故障値をＬＳＩ試験に反映させることができる。
また、本発明にかかる記録媒体は、請求項１または２に記載の半導体集積回路に関する設計データをコンピュータに読み取り可能に記録したことを特徴とする。
この発明によれば、ソフトウェア上で試験容易化回路を搭載した半導体集積回路のＬＳＩ試験に用いるテストデータを生成するための回路シミュレーションを実行することができる。
また、本発明にかかるテストデータ生成装置は、ランダムに生成したテストパターンを入力する複数のシフトレジスタと、ランダムに生成したマスクパターンと制御信号とに基づいて、前記複数のシフトレジスタのうちマスク対象となったシフトレジスタの出力をマスクする不定マスク器と、当該不定マスク器によってマスクされた出力結果を検証する出力検証器と、を備えた半導体集積回路に関する設計データを用いてテストデータを生成するテストデータ生成装置であって、前記半導体集積回路において前記マスクパターンによりマスク対象とならなかったシフトレジスタが不定値を出力する場合に、前記不定マスク器に対して当該シフトレジスタの出力をマスク対象とする制御信号を生成する生成手段と、前記テストパターンのシフトに応じて、前記生成手段によって生成された制御信号と前記出力検証器から出力される出力期待値との組み合わせを、前記テストデータとして格納する格納手段と、を備えることを特徴とする。
この発明によれば、複数のシフトレジスタをマスクパターンによって複数のシフトレジスタのなかからランダムに選択されたシフトレジスタに対して一括してマスク処理を施す。そして、マスクパターンに基づいたマスク処理によって不定値を出力するシフトレジスタをマスクできなかった場合には、該当するシフトレジスタを個別にマスクするための制御信号を生成する。したがって、不定マスク器をＬＳＩ試験に適した状態に制御する制御信号を含んだテストデータを生成することができる。
また、上記発明において、前記生成手段は、前記複数のシフトレジスタのなかの前記マスク対象となったシフトレジスタのうち、故障値を出力するシフトレジスタが存在する場合に、当該故障値のマスクを解除する制御信号を生成してもよい。
この発明によれば、シフトレジスタから出力された故障値が不定マスク器によってマスクされてしまった場合であっても、故障値が出力されるようにシフトレジスタへのマスク処理を解除する制御信号を生成する。したがって、ＬＳＩ試験の際、故障値を漏らすことなく出力検証器に出力させるように不定マスク器を制御する制御信号を含んだテストデータを生成することができる。
また、本発明にかかるＬＳＩ試験装置は、ランダムに生成したテストパターンを入力する複数のシフトレジスタと、ランダムに生成したマスクパターンと制御信号とに基づいて、前記複数のシフトレジスタのうちマスク対象となったシフトレジスタの出力をマスクする不定マスク器と、当該不定マスク器によってマスクされた出力結果を検証する出力検証器と、を備えた半導体集積回路と、前記半導体集積回路において前記マスクパターンによって制御された不定マスク器をさらに個別に制御するための制御信号を生成する生成手段と、前記テストパターンのシフトに応じて、前記生成手段によって生成された制御信号と前記シフトレジスタから出力される出力期待値との組み合わせを、前記テストデータとして格納する格納手段と、を備えるテストデータ生成装置と、を用いて、前記半導体集積回路の不良試験をおこなうＬＳＩ試験装置であって、前記テストパターンのシフトに応じて、前記マスク対象とならなかったシフトレジスタが不定値を出力する場合に、前記テストデータ生成装置によって生成されたテストデータから前記不定マスク器に対して当該シフトレジスタの出力をマスク対象とする制御信号を読み出し、前記不定マスク器に出力する制御手段と、前記制御手段によって前記制御信号が出力された結果、前記出力検証器から出力される出力値と、前記テストデータの出力期待値とを比較して前記半導体集積回路の不良を検出する検出手段と、を備えることを特徴とする。
この発明によれば、複数のシフトレジスタをマスクパターンによって複数のシフトレジスタのなかからランダムに選択されたシフトレジスタに対して一括してマスク処理を施す。そして、マスクパターンによって不定値を出力するシフトレジスタをマスクできなかった場合には、制御信号によって個別にマスクを施す。したがって、ＬＳＩ試験の際、不定値の出力検証器への出力を防ぐことができる。
また、上記発明において、前記制御手段は、前記複数のシフトレジスタのなかの前記マスク対象となったシフトレジスタのうち、故障値を出力するシフトレジスタが存在する場合に、前記テストデータ生成装置によって生成されたテストデータから当該故障値のマスクを解除する制御信号を読み出し、前記不定マスク器に出力してもよい。
この発明によれば、シフトレジスタから出力された故障値が不定マスク器によってマスクされてしまった場合であっても、制御信号によって故障値が出力されるシフトレジスタへのマスク処理を解除する。したがって、ＬＳＩ試験の際、故障値を漏らすことなく出力検証器に出力させることができる。
本発明にかかる半導体集積回路、記録媒体、テストデータ生成装置およびＬＳＩ試験装置によれば、不定値をマスクし、故障値をすべて出力させることで、出力検証器により複数のシフトレジスタからの伝搬信号の高圧縮化を図ることができるとともに、故障に関する信号のマスク化を防止することで、出力検証器からの出力結果の高品質化を図ることができるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体集積回路、記録媒体、テストデータ生成装置およびＬＳＩ試験装置の好適な実施の形態を詳細に説明する。
（ＬＳＩ試験システムの概要）
まず、ＬＳＩ試験システムの概要について説明する。図１−１は、ＬＳＩ試験システムの概要を示す概要図である。ＬＳＩ試験システム１００は、所定の仕様書１０１に沿って製造されたＬＳＩ１０５から不良品を検出するための試験をおこなうためのシステムである。ＬＳＩ試験システム１００は、情報処理装置１１０と、ＬＳＩ製造装置１２０と、テスタ１３０とから構成されている。ＬＳＩ試験システム１００では、上述の各装置を用い、設計・製造・試験の三段階の工程を経てＬＳＩ１０５を試験する。
情報処理装置１１０は、ＬＳＩ製造およびＬＳＩ試験のためのソフトウェアを実行させてＬＳＩ製造用データおよびＬＳＩ試験用のデータを生成する。すなわち、情報処理装置１１０は、ＬＳＩ試験システム１００における設計の工程を担う。具体的に説明すると、情報処理装置１００には、ＬＳＩ製造用ソフトウェアとして設計ツール１１１と、ＤＦＴ（Ｄｅｓｉｇｎ Ｆｏｒ Ｔｅｓｔ）ツール１１２とが格納され、ＬＳＩ試験用ソフトウェアとしてテストデータ生成ツール１１３が格納されている。
設計ツール１１１は、仕様書１０１に設定された要件に沿ったＬＳＩを製造するための設計データ１０２を生成する。なお、設計ツール１１１によって生成される設計データ１０２は、仕様書１０１により設定された要件を満たす処理をおこなうＬＳＩの設計データである。ＬＳＩ試験では、正常に動作しないＬＳＩを不良品として検出する。設計データ１０２を、特に「対象回路」の設計データとよぶ。
ＤＦＴツール１１２は、設計ツール１１１によって生成された設計データ１０２から、さらに試験容易化回路を含んだＬＳＩの設計データ１０３を生成する。試験容易化回路とは、対象回路の試験効率向上を目的として付加される回路である。具体的には、対象回路に試験用の入力値を入力するための処理回路や、対象回路からの出力結果を検証するための処理回路などを含んで構成されている。
本発明にかかるＬＳＩ試験システム１００の場合、ＬＳＩの試験容易化回路として、対象回路であるシフトレジスタへの入力値（テストパターン）を自動的に生成するパターン発生器と、シフトレジスタからの出力値を圧縮するＭＩＳＲと、ＭＩＳＲに不定値が入力されるのを防ぐための不定マスク器とが配置されている（試験容易化回路の詳細については後述する）。このように、ＤＦＴツール１１２は、対象回路に試験容易化回路を配置したＬＳＩを設計する。したがって、ＤＦＴツール１１２によって生成された設計データ１０３を、特に「対象回路＋試験容易化回路」の設計データとよぶ。
テストデータ生成ツール１１３は、設計データ１０３からＬＳＩ試験に用いるテストデータ１０４を生成する。テストデータ生成ツール１１３では、対象回路＋試験容易化回路の入出力シミュレーションが実行される。このシミュレーション結果から、設計データ１０３によって製造したＬＳＩの試験に利用するテストデータ１０４が生成される。
ここで、テストデータ１０４について説明する。本発明のＬＳＩ試験システム１００の場合、上述したように試験容易化回路には、自動的にテストパターンを生成させるパターン発生器が配置されている。また、シフトレジスタから不定値が出力される場合は、不定マスク器によって不定値がＭＩＳＲに入力されないようにマスクされる。したがって、テストデータ１０４は、上述の構成を制御してＬＳＩ試験に適した出力値を得るための、テストパターンのパターンシフトおよび各パターン時の不定マスク器の制御信号と、ＬＳＩ１０５からの出力値と比較するための出力期待値とにより構成されている。
ＬＳＩ製造装置１２０は、ＤＦＴツール１１２により生成された設計データ（対象回路＋試験容易化回路）１０３からＬＳＩ１０５を製造する。すなわち、ＬＳＩ製造装置１２０は、ＬＳＩ試験システム１００において製造の工程を担う。ＤＦＴツール１１２の説明の際に述べたように、設計データ１０３は、対象回路と、この対象回路を試験するための試験容易化回路とを含んだＬＳＩを製造するための設計データである。したがって、ＬＳＩ製造装置１２０によって製造されたＬＳＩ１０５は、対象回路と試験容易化回路とを含んでいる。また、上述したテストテータ生成ツール１１３において実行される回路シミュレーションは、ＬＳＩ製造装置１２０によって生成されたＬＳＩ１０５の処理が、ソフトウェア上で仮想的に実行されたこととなる。
テスタ１３０には、テストデータ生成ツール１１３によって生成されたテストデータ１０４が格納される。そして、テスタ１３０は、格納されたテストデータ１０４を参照してＬＳＩ１０５の不良試験をおこなう。すなわち、テスタ１３０は、ＬＳＩ試験システム１００において試験の工程を担う。
具体的に説明すると、テスタ１３０は、テストデータ１０４を参照して、ＬＳＩ１０５のパターン発生器によって生成させるテストパターンのパターンシフト指示と、テストパターンに応じた不定マスク器の制御信号とを入力する。そして、ＬＳＩ１０５では、パターン発生器から入力されたテストパターンと、不定マスク器のマスク処理に応じた出力値がＭＩＳＲによって圧縮され、出力値としてテスタ１３０に出力される。テスタ１３０は、ＬＳＩ１０５からの出力値と、テストデータ１０４の出力期待値とを比較した試験結果１０６を用いて、ＬＳＩ１０５に良品／不良品の判断を下す。
ここで、上述したＬＳＩ試験システム１００において、特にＬＳＩ１０５に対するＬＳＩ試験の手順について、シーケンス図を用いて説明する。図１−２は、ＬＳＩ試験システムによるＬＳＩ試験の手順を示すシーケンス図である。図１−２のシーケンス図において、まず、情報処理装置１１０のテストデータ生成ツール１１３は、設計データ（対象回路＋試験容易化回路）１０３を取得すると（ステップＳ２０１）、取得した設計データ１０３に基づいて、回路シミュレーションを実行する（ステップＳ２０２）。そして、ステップＳ２０２のシミュレーションからテストデータ１０４を生成する（ステップＳ２０３）。
テストデータ生成ツール１１３によって生成されたテストデータ１０４は、つぎに、テスタ１３０によってテストデータ１０４を用いてＬＳＩ１０５の試験をおこなう。まず、テストデータ生成ツール１１３によって生成されたテストデータを読み出す（ステップＳ２０４）。そして、テストデータ１０４を参照し、ＬＳＩ１０５の乱数発生器にパターンシフトを指示し、不定マスク器にテストパターンに応じた制御信号を出力する（ステップＳ２０５）。
ＬＳＩ１０５には、テスタ１３０から入力値として、パターンシフト指示と、制御信号とが入力される。これらの入力値に応答してＬＳＩ１０５のパターン発生器は、対象回路（シフトレジスタ）にテストパターンを入力するとともに、制御信号によって不定マスク器を制御する（ステップＳ２０６）。ＬＳＩ１０５では、ステップＳ２０５の処理によるテストパターンに応じた値が出力され、この出力値を圧縮する（ステップＳ２０７）。圧縮された出力値は、テスタ１３０に読み出される。
テスタ１３０は、ＬＳＩ１０５からの出力値を読み出して、テストデータ１０６に含まれている出力期待値と比較し、不良品検出をおこない（ステップＳ２０８）、一連のＬＳＩ試験の手順が終了する。
本発明のＬＳＩ試験システム１００は、以上説明したような手順によってＬＳＩ１０５の試験をおこなう。したがって、テストデータ生成ツール１１３によってテストデータ１０４を生成する情報処理装置１１０は、テストデータ生成装置として機能し、生成されたテストデータ１０４を用いてＬＳＩ１０５の試験をおこなうテスタ１３０は、ＬＳＩ試験装置として機能する。なお、テスタ１３０は、専用のハードウェアに限らず、テスタ１３０相当の処理を実行する専用のツールが格納された情報処理装置として実現されてもよい。
ここで、ＬＳＩ試験と試験容易化回路の要件について説明する。一般的に、ＬＳＩ試験装置のＭＩＳＲで圧縮されるスキャンパスの値で重要なのは、ＡＴＰＧのテストパターンで故障の影響が到達しているＦ／Ｆの値（以後、故障値と呼ぶ）である。ＡＴＰＧでは、一度でも検出した故障は取り除かれていくため、後のテストパターンでは故障値の割合は極端に少なくなる。
また、故障の影響が到達していないＦ／Ｆの値（以後、期待値と呼ぶ）は、不定値と同様にマスクしても問題ない。そこで、専用のパターン発生器（擬似ランダム・パターン・ジェネレータ／ＰＲＰＧ；Ｐｓｅｕｄｏ Ｒａｎｄｏｍ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ）を用いてＭＩＳＲへの入力をマスクする回路を考える。この場合、確率的に半分のスキャンパスの値がマスクされるが、その中の不定値がマスクされ、故障値がマスクされないようにパターン発生器の値を修正する反転回路を付加する。反転回路内には各スキャンパスに対応したＦ／Ｆがあり、Ｆ／Ｆの値が１の場合にパターン発生器からのマスク状態を反転する。
このＦ／Ｆの設定は、外部入力から与えられる制御信号（コード）が用いられ、Ｎ本のスキャンパスの一つに対応したＦ／Ｆを設定するために、［ｌｏｇ2Ｎ］ビットであらわされるｋビットのコードを用いる。ただし、ｋは、ｌｏｇ2Ｎを下回らない最小の整数とする。故障値と不定値の割合は少なく、パターン発生器でマスク／ノーマスクの変更が必要となる場合も少ないため、外部より入力するコードを少なくすることができる。
ＢＩＳＴの出力検証器（特にＭＩＳＲ）を用いた場合、不定値のＭＩＳＲへの入力を防止することが重要であり、集積回路の構成によっては多量の不定状態に対処する必要がある。近年のＢＩＳＴとＡＴＰＧを組み合わせたテストデータ圧縮技術でも、不定状態のマスク機能が提案されているが、多量の不定状態を扱う場合にはその圧縮率が著しく悪くなることが分かっている。本発明の技術を用いることで、多量の不定状態でも圧縮率を損なうことなく不定値のマスクが可能となる。このような要件を考慮した試験容易化回路を配置した半導体集積回路ＬＳＩ試験の実施の形態について説明する。
（実施の形態）
つぎに、上述した要件を満たすＬＳＩ試験を実現するため試験容易化回路の構成について説明する。図２−１は、試験容易化回路を含んだＬＳＩの構成を示すブロック図である。図２−１のようにＬＳＩ１０５は、対象回路に該当するシフトレジスタのスキャンパス（ＳＰ）２００と、試験容易化回路に相当するＰＲＰＧ（パターン発生器）２１０と、不定マスク器２２０と、ＭＩＳＲ２３０とを含んで構成される。
ＬＳＩ１０５に配置された試験容易化回路において、ＰＲＰＧ２１０は、スキャンパス２００に入力するテストパターンを生成する。また、不定マスク器２２０は、スキャンパス２００からの出力のうち、マスク対象に指定されたスキャンパスの出力をマスクする。そして、ＭＩＳＲ２３０は、スキャンパス２００から出力された出力値を圧縮してテスタ１３０（図１参照）に出力する。なお、マスク対象となっているスキャンパス２００からはシフトレジスタを透過した出力値ではなく、固定値（たとえば、「１」）が出力される。
ここで、不定マスク器２２０の構成について説明する。図２−２は、不定マスク器の詳細な構成を示す回路図である。図２−２のように、不定マスク器２２０は、ＰＲＰＧ２２１と、ＥＸＯＲ回路２２２と、ＯＲ回路２２３と、修正部２２４とから構成されている。
ＰＲＰＧ２２１は、ランダムパターンを生成する。生成されたパターンはＥＸＯＲ回路２２２に出力される。通常時、修正部２２４からは「０」が出力されているため、ＰＲＰＧ２２１から「０」が出力されていれば、ＥＸＯＲ回路２２２からは、「０」が出力される。一方、ＰＲＰＧ２２１から「１」が出力されていれば、ＥＸＯＲ回路２２２からは、「１」が出力される。
ＯＲ回路２２３には、スキャンパス２００からの出力値と、ＥＸＯＲ２２２からの出力値とが入力される。すなわち、ＥＸＯＲ２２２から「１」が入力されていれば、スキャンパスからの入力にかかわらず、ＭＩＳＲ２３０には固定値「１」が出力され、マスクされた状態となる。また、修正部２２４には、テストパターンに応じて制御信号が入力される。
修正部２２４は、制御信号が入力されると、ＥＸＯＲ２２２に「１」が出力される。修正部２２４から「１」が入力された場合、ＥＸＯＲ２２２の出力は、修正部２２４から「０」が入力された場合の出力を反転させた値になる。すなわち、ＥＸＯＲ２２２からの出力「０→１」、「１→０」へ変化する。したがって、ＯＲ２２３への入力が反転することとなり、マスク状態のスキャンパス２００は、マスク状態が解除され、マスクされていなかったスキャンパス２００は、マスク状態となる。
本発明の実施の形態では、以上説明した構成の不定マスク器２２０を備えた試験容易化回路を用いてＬＳＩ試験を実行する。続いて、この発明の実施の形態にかかる試験容易化回路の具体的な動作例について説明する。図３−１は、本発明の実施の形態にかかる半導体集積回路の一部を示す回路図である。図３−１を用いて試験容易化回路の具体的な処理について説明する。図３−１に示したスキャンパス２００、不定マスク器２２０、出力検証器（ＭＩＳＲ）２３０は、それぞれ図１において説明した各構成を具体例である。
図３−１において、スキャンパスＳＰ１は不定値「Ｘ」をあらわす伝搬信号を出力し、スキャンパスＳＰ２は故障値「０／１」をあらわす伝搬信号を出力するとする。また、スキャンパスＳＰ３，ＳＰ４は、それぞれ固定値をあらわす伝搬信号が出力されているとする。なお、ＳＰ４においては出力がマスクされているが、固定値は故障検出とは無関係なため、マスクされていても問題ない。したがって、ＬＳＩ１０５では、スキャンパスＳＰ１の伝搬信号「Ｘ」をマスクするとともに、スキャンパスＳＰ２の伝搬信号「０／１」をマスクせずに、出力検証器２３０に出力する必要がある。
また、不定マスク器２２０は、専用のパターン発生器（ＰＲＰＧ）２２１と、ＰＲＰＧ２２１の出力値を反転する反転回路（ＥＸＯＲ、修正部）２２２、２２４と、スキャンパスＳＰ１〜ＳＰ４の出力値と反転回路２２２からの出力値との論理和を出力するＯＲ回路２２３と、から構成される。
そして、反転回路２２２、２２４は、外部（テスタ１３０）からの制御信号（コード）により値が設定されるＦ／Ｆ（初期状態は「０」）３１４と、当該Ｆ／Ｆ３１４からの出力値とＰＲＰＧ２２１からの出力値を入力するＸＯＲ回路３１５を備える。ＯＲ回路２２３は、このＸＯＲ回路３１５からの出力値とスキャンパスＳＰ１〜ＳＰ４からの出力値との論理和をとる。
このＯＲ回路２２３により、出力検証器２３０への入力となるスキャンパスＳＰ１〜ＳＰ４の出力は、ＰＲＰＧ２２１の出力値が１の場合マスクされる（図３−１中、ハッチング入りの矩形で表示）。ＰＲＰＧ２２１の出力値は擬似ランダムパターンなので、スキャンパスＳＰ１〜ＳＰ４の約半分はマスクされることになる。図３−１では、一番上のスキャンパスＳＰ１の伝搬信号「Ｘ（不定値）」はマスクされず、２番目のスキャンパスＳＰ２の伝搬信号「０／１（故障値）」がマスクされている。この場合、この２本のスキャンパスＳＰ１，ＳＰ２についてのマスク状態を反転させる必要があり、反転回路２２２、２２４内のＦ／Ｆ３１４を設定する制御信号が必要となる。
これらの制御信号は、テスタ１３０がテストデータ１０４を参照することによって入力される。図３−２は、修正後の不定マスク器２２０を示す回路図である。図３−２では、上述した２本のスキャンパスＳＰ１、ＳＰ２についてのマスク状態を反転させるために、スキャンパスＳＰ１，ＳＰ２についての反転回路２２２、２２４内のＦ／Ｆ３１４を「１」に設定する制御信号が入力されている。これにより、不定状態を確実にマスクし、故障の影響が伝搬している故障値をマスクせずに出力検証器２３０へ入力することができる。
図３−２のような修正をおこなうことにより、実施の形態にかかるＬＳＩ１０５は、不定値をマスクし、故障値をすべて出力させることができる。したがって、テスタ１３０を接続してＬＳＩ試験装置としてＬＳＩ試験をおこなう際には、出力検証器２３０により複数のシフトレジスタ２００からの伝搬信号の高圧縮化を図ることができる。さらに、不定マスク器２２０を制御し、故障に関する信号のマスク化を防止することで、出力検証器２３０からの出力結果の高品質化を図ることができる。
＜試験容易化回路の構成＞
つぎに、ＬＳＩ１０５に配置された試験容易化回路の構成について説明する。図４−１は、本実施の形態にかかるＬＳＩに配置された試験容易化回路の構成を示すブロック図である。図４−１のように、ＬＳＩ１０５は、スキャンパス２００と、ＰＲＰＧ２１０と、不定マスク器２２０と、出力検証器（ＭＩＳＲ）２３０と、マスク信号パターン発生器（ＰＲＰＧ）２２１とにより構成されている。
ＰＲＰＧ２１０は、試験回路であるスキャンパス２００へ入力するテストパターンを生成する。ＰＲＰＧ２１０により生成されたテストパターンは、スキャンパス入力信号ＳＩｎとしてスキャンパス（ＳＰ）２００に入力される。なお、一度に生成されるテストパターンは、各スキャンパス（ＳＰ）２００に１ビットずつ入力されるため、スキャンパス（ＳＰ）２２０の本数（ここではＮ本）と同数のビット数の値となる。したがってＰＲＰＧ２１０からはＮビットのスキャンパス入力信号ＳＩｎが出力されている。
スキャンパス（ＳＰ）２００に入力されたスキャンパス入力信号ＳＩｎは、各スキャンパスＳＰ（ＳＰ１〜ＳＰＮ）の回路構成に応じた処理が施され、Ｎビットのスキャンパス出力信号ＳＯｕｔとして出力される。
不定マスク器２２０は、Ｎ個の修正部により構成され、スキャンパス（ＳＰ）２００から入力されたスキャンパス出力信号ＳＯｕｔの１ビットごとに、そのまま透過させるか、スキャンパス出力信号ＳＯｕｔと無関係な固定値を出力させるかのいずれかの処理を施す。すなわち、不定マスク器２２０は、スキャンパス出力信号ＳＯｕｔへのマスク処理部として機能する。
不定マスク器２２０は、スキャンパス出力信号ＳＯｕｔへマスクをおこなう際、後述するマスク信号パターン発生器（ＰＲＰＧ）２２１から入力されたマスク信号Ｍに基づいて修正部を制御する。すなわち、マスク信号Ｍに基づいて、どの修正部がスキャンパス出力信号ＳＯｕｔをマスクするかが制御される。このようなマスク処理により、スキャンパス出力信号ＳＯｕｔとして不定値出力されていた場合に、この不定値が出力検証器２３０に出力されるのを防ぐことができる。したがって、不定マスク器２２０からは不定値がマスクされたＮビットのパターン出力信号ＰＯｕｔが出力される。
しかしながら、不定マスク器２３０は、初期状態では、ランダムに生成されたマスク信号Ｍに基づいて修正部のマスク処理が制御されているに過ぎない。マスク信号Ｍは、マスク信号発生器（ＰＲＰＧ）２２１によってランダムに発生させたパターンに過ぎず、そのままでは、不定値をマスクできなかったり、故障値をマスクしてしまったりと、精度の高いＬＳＩ試験をおこなうための出力結果を得ることができない場合がある。
そのために、不定マスク器２２０には、修正部の修正内容、すなわち、どこのパスをマスクし、どこのパスを透過させるかを調整する機能が備わっている。この機能を実現するのが、テスタ１３０から入力されるクロック信号ＣＬＫと制御信号ＣＴＬとである。クロック信号ＣＬＫは、所定の周期で同じ波形を繰り返す信号である。ＬＳＩ１０５において実行される各処理は、このクロック信号ＣＬＫに基づいておこなわれる。
また、制御信号ＣＴＬは、Ｎ本のスキャンパス（ＳＰ）２００のうちの指定したパスから出力されたスキャンパス出力信号ＳＯｕｔにマスクを施す、もしくはマスクを解除するかを指示する信号である。さらに、マスクを施す、あるいはマスクを解除する場合、スキャンパスのパターンシフト動作や、ＰＲＰＧ２１０、出力検証器（ＭＩＳＲ）２３０およびマスク信号パターン発生器（ＰＲＰＧ）２２１のシフト動作を行わないようにする必要がある。制御信号ＣＴＬはこれらの機能も実現する。従って、制御信号ＣＴＬは、パターンシフトやシフトを制御する１ビットの信号と、不定マスク器２２０のなかの修正部のアドレスをあらわす［ｌｏｇ2Ｎ］ビットの信号とから構成されたｋ（＝１＋［ｌｏｇ2Ｎ］）ビットの値から構成されている。
したがって、たとえばスキャンパス（ＳＰ）２００が４本の場合、２ビットの信号で各スキャンパス（ＳＰ）２００のアドレスをあらわせることから、制御信号ＣＴＬは、１＋２で３ビットの信号（ＣＴＬ０〜２）となる。また、スキャンパス（ＳＰ）２００が８本の場合、３ビットの信号で各スキャンパス（ＳＰ）２００のアドレスをあらわせることから、制御信号ＣＴＬは４ビットの信号（ＣＴＬ０〜３）となる。
この制御信号ＣＴＬの後半のアドレス部分により、指定した修正部の処理を反転させることができる。具体的には、マスク信号Ｍにより、不定値を出力しているにもかかわらず、マスクできなかったパスにマスクを施したり、故障値を出力しているにもかかわらずマスクしてしまっていたパスのマスクを解除したりと、修正部を調整することができる。
修正部の調整が終了すると、パターンシフトのための制御信号ＣＴＬがテスタ１３０から入力される。この制御信号ＣＴＬにより、制御ＣＬＫが有効になる。この制御ＣＬＫは、入力パターン発生器（ＰＲＰＧ）２１０へ入力される。ＰＲＰＧ２１０では、制御ＣＬＫが入力されると、テストパターンをシフトさせ、あらたなスキャンパス入力信号ＳＩｎとして、スキャンパス（ＳＰ）２００へ入力される。また、制御ＣＬＫは、ＰＲＰＧ２１０の他に、出力検証器２３０と、マスク信号パターン発生器２２１とに入力され、各機能部の処理内容でシフト動作がおこなわれる。なお、修正部の調整を行っている間、この制御ＣＬＫは機能しない。
出力検証器２３０は、不定マスク器２２０から出力されたパターン出力信号ＰＯｕｔを圧縮する。この圧縮の間隔は、上述した制御ＣＬＫの入力をトリガとする。圧縮されたデータはテスタ１３０に出力され、出力期待値と比較される。
マスク信号パターン発生器（ＰＲＰＧ）２２１は、不定マスク器２２０におけるマスクパターンをあらわすマスク信号Ｍを生成する。マスクパターンとは、Ｎ本のスキャンパスから出力されたスキャンパス出力信号ＳＯｕｔのうち、どのスキャンパス（ＳＰ）２２０の信号にマスクを施すかをあらわすパターンである。マスク信号パターン発生器（ＰＲＰＧ）２２１は、不定マスク器２２０からの制御ＣＬＫの入力をトリガに、マスク信号Ｍを生成して不定マスク器２２０に出力する。
ここで、マスク信号Ｍについて説明すると、マスク信号Ｍは、Ｎビットのバイナリーデータで構成されている。たとえば、スキャンパス（ＳＰ）２００が４本の場合は、「１０１０」などの４ビットのバイナリーデータによって構成されている。「１０１０」のマスク信号Ｍが不定マスク器２２０に入力された場合、修正部１〜４のうち、修正部１と修正部３においてマスクが施される。
また、マスク信号パターン発生器（ＰＲＰＧ）２２１は、上述したような擬似ランダムパターンが生成される。したがって、スキャンパス（ＳＰ）２００がＮ本の場合、初期状態では、マスク信号パターン発生器（ＰＲＰＧ）２２１からは、「１０１０１０…（Ｎビット）」が出力され、スキャンパス出力信号ＳＯｕｔの約半分はマスクされることになる。結果として、不定マスク器２２０において修正部の調整が必要となるパスは、従来の個別マスクと比較して格段に少なくなる。
＜テストデータ生成の手順＞
本実施の形態にかかるＬＳＩ１０５では、上述したように、パターンシフトを制御する制御信号と、不定マスク器２２０の修正箇所をあらわす制御信号と、によって構成されたテストデータ１０４がテスタ１３０から出力されている。このテストデータは、図１において説明したように、あらかじめテストデータ生成ツール１１３によって生成しておく必要がある。
したがって、つぎに、本実施の形態にかかるＬＳＩ１０５に対してテスタ１３０がＬＳＩ試験をおこなう際に利用するテストデータ１０４の生成の手順について説明する。テストデータ生成ツール１１３によってテストデータ１０４を生成するには、まず、ソフトウェア上に図４−１に示したＬＳＩ１０５を構成し、回路シミュレーションを実行する。
図４−２は、本実施の形態にかかるテストデータの生成手順を示すフローチャートである。テストデータ生成ツール１１３は、回路シミュレーションとして、図４−２フローチャートの各手順を実行する。図４−２のフローチャートにおいて、まず、入力パターン発生器（ＰＲＰＧ）２１０からスキャンパス（ＳＰ）２２０にＰＲＰＧ２１０によって生成されたテストパターンを入力する（ステップＳ４０１）。
つぎに、マスク信号パターン発生器２５０により、不定マスク器２２０に生成されたマスク信号Ｍを入力する（ステップＳ４０２）。そして、ステップＳ４０１によって入力されたテストパターンによって得られたスキャンパス出力と、ステップＳ４０２によって入力されたマスク信号Ｍとを比較して、不定マスク器２２０から不定値が出力されているか否かを判断する（ステップＳ４０３）。
ステップＳ４０３において、不定値が出力されていた場合は（ステップＳ４０３：Ｙｅｓ）、不定値を出力しているスキャンパス（ＳＰ）２００をマスクする制御信号を生成し（ステップＳ４０４）、ステップＳ４０５の処理に移行する。一方、不定値が出力されていない場合は（ステップＳ４０３：Ｎｏ）、そのままステップＳ４０５の処理に移行する。
つぎに、ステップＳ４０１によって入力されたテストパターンによって得られたスキャンパス出力と、ステップＳ４０２によって入力されたマスク信号Ｍとを比較して、故障値が不定マスク器２２０によりマスクされているか否かを判断する（ステップＳ４０５）。ここで、故障値がマスクされている場合は（ステップＳ４０５：Ｙｅｓ）、故障値を出力しているスキャンパス（ＳＰ）２００のマスクを解除する制御信号を生成する（ステップＳ４０６）。一方、故障値がマスクされていない場合は（ステップＳ４０５：Ｎｏ）、そのままステップＳ４０７の処理に移行する。
最後に、ステップＳ４０４もしくは、Ｓ４０６によって生成された制御信号をテストデータとしてパターンシフトと関連付けて格納し（ステップＳ４０７）、一連の処理を終了する。以上説明した処理を実行することにより、テストデータ生成ツール１１３は、ＬＳＩ１０５の試験容易化回路の構成に適用したテストデータ１０４を生成することができる。
生成された、テストデータ１０４は、上述したようにＬＳＩ試験の際に、図１−２にて説明したように、テスタ１３０に読み出され、ＬＳＩ試験に利用される。テストデータ１０４を参照すると、試験容易化回路の不定マスク器２２０は、適切なパスにのみマスクを施すことができる。このようなマスク処理により、出力結果に不定値が含まれ圧縮データが不定値となってしまうような事態を防ぎ、高品質なＬＳＩ試験をおこなうことができる。
つぎに、図４−１において説明した各機能部の実装例について説明する。図４−３は、試験容易化回路を含んだＬＳＩの実装例を示す回路図である。図４−３におけるＬＳＩ１０５は、１２８本の、スキャンパス（ＳＰ０〜ＳＰ１２７）２００がＬＳＩ試験の対象回路となる場合の実装例を示している。
図４−３のように、入力パターン発生器（ＰＲＰＧ）２１０と、マスク信号パターン発生器（ＰＲＰＧ）２２１とは、ＬＦＳＲ（リニアフィードバックシフトレジスタ）と、フェイズシフタ（位相調整器）とによって構成される。また、出力検証器（ＭＩＳＲ）２３０は、スペースコンパクタと、ＭＩＳＲとによって構成されている。
また、不定マスク器２２０は、Ｆ／Ｆと、ＯＲ回路と、２つのＡＮＤ回路とから反転回路３０１を構成している。この反転回路３０１に制御信号ＣＴＬからの反転指示が入力されることにより、マスク信号Ｍの値が反転する。したがって、マスクが施されていた場合であれば、マスクが解除され、スキャンパス（ＳＰ）２００から入力された値がそのまま出力される。反対に、マスクが施されていなければ、あらたにマスクが施され、固定値「１」が出力される。
＜制御信号ＣＴＬのコード＞
つぎに、テストデータ生成ツール１１３によって生成されたテストデータの制御信号ＣＬＴのコード内容について説明する。図５は、制御信号ＣＴＬのコード一覧である。図５の制御信号ＣＴＬは、図４−３に例示したような１２８本のスキャンパス（ＳＰ）２００を備えたＬＳＩ１０５の適用した制御信号ＣＴＬである。したがって、パターンシフトをあらわすＣＴＬ０と、スキャンパスＳＰのへのマスクを調整するＣＴＬ１〜７とによって構成されている。
ＣＴＬ０は、パターンシフト用の制御信号である。図５のようにＣＴＬ０の値が「０」の場合は、ＣＴＬ１〜７の値にかかわらず、スキャンパス（ＳＰ）２００のパターンシフトと、パターン発生器（ＰＲＰＧ）２１０、マスク信号パターン発生器２２１および出力検証器２３０のシフトがおこなわれる（５１１）。さらに、このパターンシフトにより、不定マスク器２２０内のすべてのＦ／Ｆの値が０にクリアされる。したがって、ＣＴＬ０＝０の制御信号ＣＴＬは、パターンシフトのタイミングに出力される。
一方、ＣＴＬ１〜７は、マスク信号修正用の制御信号ＣＴＬであり、不定マスク器２２０の修正部０〜修正部１２７のうち、マスクを調整する修正部Ｎのアドレスをあらわす。具体的には、「０００００００」は、スキャンパス０に対応する不定マスク器２２０内のＦ／Ｆを１にセットする（５１２）。このセットにより、修正部０のマスク処理が反転する。すなわち、該当するスキャンパス２００にマスクが施されていればマスクを解除し、マスクが施されていなければ、あらたにマスクを施す。
同様に、スキャンパス１に対応する不定マスク器２２０のマスクを調整する場合には、制御信号ＣＴＬとして「００００００１」を出力し（５１３）、スキャンパス１２７に対応する不定マスク器２２０のマスクを調整する場合には、制御信号ＣＴＬとして「１１１１１１１」を出力する（５１４）。当然のことながら、マスク信号修正用の制御信号ＣＴＬを有効にしたい場合は、ＣＴＬ０の値を「１」に設定する。
＜ＬＳＩ試験における不定マスク器調整例＞
つぎに、上述のように生成されたテストデータを用いてＬＳＩ試験をおこなう際に、具体的に制御信号ＣＴＬがどのように利用されるか、具体例を挙げて説明する。図６は、あるテストパターンが対象回路に入力された場合の試験容易化回路の初期状態を示す図表である。
図６の例では、ＰＲＰＧ２１０によって発生されたテストパターンがスキャンパス２００に入力され、スキャンパス２００を伝搬して出力されたスキャンパス出力信号ＳＯｕｔとして「０，Ｘ，Ｘ，１／０，０／１，…」の各信号が出力されている。また、このとき、マスク信号パターン発生器２２１からマスク信号Ｍとして「１，０，１，０，１，…」が出力されている。また、不定マスク器２３０内のＦ／Ｆ（修正部）は、初期状態であるため「０，０，０，０，０，…」となり無調整となっている。以上のような初期状態から、出力検証器２３０に出力されるパターン出力信号Ｐｏｕｔは、「１，Ｘ，１，１／０，１，…」となっている。
図６において、マスク信号Ｍは、スキャンパスＳＰ０，ＳＰ２，ＳＰ４をマスク対象と設定しているため、スキャンパスＳＰ０，ＳＰ２，ＳＰ４に対応するパターン出力信号Ｐｏｕｔがマスクされ固定値「１」を出力している。しかしながら、スキャンパス出力信号ＳＯｕｔのうち、スキャンパスＳＰ２は、不定値「Ｘ」を出力しているため、パターン出力信号Ｐｏｕｔとして「Ｘ」をＭＩＳＲ２３０に出力したくない。また、スキャンパスＳＰ３は、期待値「０／１」を出力しているため、パターン出力信号Ｐｏｕｔとして「０／１」をＭＩＳＲ２３０に出力して、ＬＳＩ試験に反映させたい。
図７は、テストデータとして格納されている制御信号ＣＴＬの一例を示すデータ列である。上述のような場合、テスタ１３０は、スキャンパス２００に入力されるテストパターンに応じて、図７のような制御信号（７０１、７０２）を読み出し不定マスク器２２０を制御する。
図６の初期状態から図７のようなテストデータ１０４を参照して、不定マスク器２２０を制御する手順を以下、図８、９を用いて順に説明する。
まず、図８は、制御信号ＣＴＬによる第１段階処理を示す図表である。第１段階では、図７に示した制御信号（７０１）を用いて、スキャンパスＳＰ１のマスクを調整する。図６では、スキャンパスＳＰ１は、マスク信号Ｍが「０」に設定されているため、スキャンパスＳＰ１から出力された不定値をそのままパターン出力信号ＰＯｕｔとして出力してしまっていた。
したがって、図７の１段目の制御信号ＣＴＬ「１００００００１」が入力される（７０１）。この制御信号ＣＴＬにより、不定マスク器２３０のＦ／Ｆ１の設定は１にセットされ、修正部１の出力が反転し、マスクが施される。したがって、図８のように、パターン出力信号ＰＯｕｔは、固定値（「１」）が出力される（８１０）。
図９は、制御信号ＣＴＬによる第２段階処理を示す図表である。第２段階では、図７に示した制御信号（７０２）を用いて、スキャンパスＳＰ４のマスクの調整をおこなう。図６では、スキャンパスＳＰ４から出力されたスキャンパス出力信号ＳＯｕｔとして故障値「０／１」が出力されている。しかし、スキャンパスＳＰ４のパスには、マスク信号Ｍ「１」と設定され、したがって、図６のように初期状態では、故障値「０／１」がマスクされ、パターン出力信号ＰＯｕｔからは、「１」が出力されてしまっていた。
そこで、故障値「０／１」をパターン出力信号ＰＯｕｔとして出力させるための処理をおこなう。具体的には、図７の２段目の制御信号ＣＴＬ「１００００１００」が入力される（７０２）。この制御信号ＣＴＬにより、不定マスク器２３０のＦ／Ｆ４の設定は１にセットされ、修正部４の出力が反転し、マスクが解除される。したがって、図９のようにパターン出力信号ＰＯｕｔとして故障値（「０／１」）が出力される（８２０）。
以上説明した処理を、すべてのスキャンパスＳＰ（図４−１のＬＳＩ１０５の例ではスキャンパスＳＰ１２７）を対象に実行することにより、パターン出力信号ＰＯｕｔは、不定値を含まない出力結果となる。また、故障値をもれなく出力させていることから高品質のＬＳＩ試験をおこなうことができる。
以上説明したように、本発明にかかる半導体集積回路、記録媒体、テストデータ生成装置およびＬＳＩ試験装置によれば、マスクパターンと、制御信号とによって、不定マスク器を制御することにより、試験の品質を保証しつつ、従来の個別マスク回路を使用する場合に比べて、テストデータ量のさらなる削減が期待できる。
（付記１）ランダムに生成したテストパターンを入力する複数のシフトレジスタと、
ランダムに生成したマスクパターンに基づいて、前記複数のシフトレジスタのうちマスク対象となったシフトレジスタの出力をマスクする不定マスク器と、を備え、
前記不定マスク器は、
前記複数のシフトレジスタのうち前記マスクパターンによりマスク対象とならなかったシフトレジスタが不定値を出力する場合に、制御信号に応じて個別に前記不定値をマスクすることを特徴とする半導体集積回路。
（付記２）前記不定マスク器は、
前記マスク対象となったシフトレジスタのうち故障値を出力するシフトレジスタが存在する場合に、制御信号に応じて前記故障値のマスクを解除することを特徴とする付記１に記載の半導体集積回路。
（付記３）付記１または２に記載の半導体集積回路に関する設計データを記録したコンピュータに読み取り可能な記録媒体。
（付記４）ランダムに生成したテストパターンを入力する複数のシフトレジスタと、ランダムに生成したマスクパターンと制御信号とに基づいて、前記複数のシフトレジスタのうちマスク対象となったシフトレジスタの出力をマスクする不定マスク器と、当該不定マスク器によってマスクされた出力結果を検証する出力検証器と、を備えた半導体集積回路に関する設計データを用いてテストデータを生成するテストデータ生成装置であって、
前記半導体集積回路において前記マスクパターンによりマスク対象とならなかったシフトレジスタが不定値を出力する場合に、前記不定マスク器に対して当該シフトレジスタの出力をマスク対象とする制御信号を生成する生成手段と、
前記テストパターンのシフトに応じて、前記生成手段によって生成された制御信号と前記出力検証器から出力される出力期待値との組み合わせを、前記テストデータとして格納する格納手段と、
を備えることを特徴とするテストデータ生成装置。
（付記５）前記生成手段は、
前記複数のシフトレジスタのなかの前記マスク対象となったシフトレジスタのうち、故障値を出力するシフトレジスタが存在する場合に、当該故障値のマスクを解除する制御信号を生成することを特徴とする付記４に記載のテストデータ生成装置。
（付記６）ランダムに生成したテストパターンを入力する複数のシフトレジスタと、ランダムに生成したマスクパターンと制御信号とに基づいて、前記複数のシフトレジスタのうちマスク対象となったシフトレジスタの出力をマスクする不定マスク器と、当該不定マスク器によってマスクされた出力結果を検証する出力検証器と、を備えた半導体集積回路と、
前記半導体集積回路において前記マスクパターンによって制御された不定マスク器をさらに個別に制御するための制御信号を生成する生成手段と、前記テストパターンのシフトに応じて、前記生成手段によって生成された制御信号と前記出力検証器から出力される出力期待値との組み合わせを、前記テストデータとして格納する格納手段と、を備えるテストデータ生成装置と、を用いて、前記半導体集積回路の不良試験をおこなうＬＳＩ試験装置であって、
前記テストパターンのシフトに応じて、前記マスク対象とならなかったシフトレジスタが不定値を出力する場合に、前記テストデータ生成装置によって生成されたテストデータから前記不定マスク器に対して当該シフトレジスタの出力をマスク対象とする制御信号を読み出し、前記不定マスク器に出力する制御手段と、
前記制御手段によって前記制御信号が出力された結果、前記出力検証器から出力される出力値と、前記テストデータの出力期待値とを比較して前記半導体集積回路の不良を検出する検出手段と、
を備えることを特徴とするＬＳＩ試験装置。
（付記７）前記制御手段は、
前記複数のシフトレジスタのなかの前記マスク対象となったシフトレジスタのうち、故障値を出力するシフトレジスタが存在する場合に、前記テストデータ生成装置によって生成されたテストデータから当該故障値のマスクを解除する制御信号を読み出し、前記不定マスク器に出力することを特徴とする付記６に記載のＬＳＩ試験装置。
（付記８）試験対象となる集積回路内部の順序回路素子により構成された複数のシフトレジスタに対しランダムなテストパターンを与えるパターン発生器と、
前記パターン発生器により前記テストパターンが与えられた複数のシフトレジスタからの伝搬信号が入力された場合、外部からの制御信号により当該伝搬信号のうち不定状態に関する信号をマスクするとともに、前記外部からの制御信号により前記伝搬信号のうち故障に関する信号をマスクせずに出力する不定マスク器と、
前記不定マスク器から出力された信号を圧縮する出力検証器と、
を備えることを特徴とするＬＳＩ試験装置。
（付記９）ランダムに生成したテストパターンを入力する複数のシフトレジスタと、ランダムに生成したマスクパターンと制御信号とに基づいて、前記複数のシフトレジスタのうちマスク対象となったシフトレジスタの出力をマスクする不定マスク器と、当該不定マスク器によってマスクされた出力結果を検証する出力検証器と、を備えた半導体集積回路に関する設計データを用いてテストデータを生成するテストデータ生成方法であって、
前記半導体集積回路において前記マスクパターンによりマスク対象とならなかったシフトレジスタが不定値を出力する場合に、前記不定マスク器に対して当該シフトレジスタの出力をマスク対象とする制御信号を生成する生成工程と、
前記テストパターンのシフトに応じて、前記生成工程によって生成された制御信号と前記出力検証器から出力される出力期待値との組み合わせを、前記テストデータとして格納する格納工程と、
を含むことを特徴とするテストデータ生成方法。
（付記１０）ランダムに生成したテストパターンを入力する複数のシフトレジスタと、ランダムに生成したマスクパターンと制御信号とに基づいて、前記複数のシフトレジスタのうちマスク対象となったシフトレジスタの出力をマスクする不定マスク器と、当該不定マスク器によってマスクされた出力結果を検証する出力検証器と、を備えた半導体集積回路と、
前記半導体集積回路において前記マスクパターンによって制御された不定マスク器をさらに個別に制御するための制御信号を生成する生成手段と、前記テストパターンのシフトに応じて、前記生成手段によって生成された制御信号と前記出力検証器から出力される出力期待値との組み合わせを、前記テストデータとして格納する格納手段と、を備えるテストデータ生成装置と、を用いて、前記半導体集積回路の不良試験をおこなうＬＳＩ試験方法であって、
前記テストパターンのシフトに応じて、前記マスク対象とならなかったシフトレジスタが不定値を出力する場合に、前記テストデータ生成装置によって生成されたテストデータから前記不定マスク器に対して当該シフトレジスタの出力をマスク対象とする制御信号を読み出し、前記不定マスク器に出力する制御信号出力工程と、
前記制御信号出力工程の結果、前記出力検証器から出力される出力値と、前記テストデータの出力期待値とを比較して前記半導体集積回路の不良を検出する検出工程と、
を含むことを特徴とするＬＳＩ試験方法。
（付記１１）ランダムに生成したテストパターンを入力する複数のシフトレジスタと、ランダムに生成したマスクパターンと制御信号とに基づいて、前記複数のシフトレジスタのうちマスク対象となったシフトレジスタの出力をマスクする不定マスク器と、当該不定マスク器によってマスクされた出力結果を検証する出力検証器と、を備えた半導体集積回路に関する設計データを用いてテストデータを生成するテストデータ生成プログラムであって、
前記半導体集積回路において前記マスクパターンによりマスク対象とならなかったシフトレジスタが不定値を出力する場合に、前記不定マスク器に対して当該シフトレジスタの出力をマスク対象とする制御信号を生成させる生成工程と、
前記テストパターンのシフトに応じて、前記生成工程によって生成させた制御信号と前記出力検証器から出力される出力期待値との組み合わせを、前記テストデータとして格納させる格納工程と、
をコンピュータに実行させることを特徴とするテストデータ生成プログラム。
（付記１２）ランダムに生成したテストパターンを入力する複数のシフトレジスタと、ランダムに生成したマスクパターンと制御信号とに基づいて、前記複数のシフトレジスタのうちマスク対象となったシフトレジスタの出力をマスクする不定マスク器と、当該不定マスク器によってマスクされた出力結果を検証する出力検証器と、を備えた半導体集積回路と、
前記半導体集積回路において前記マスクパターンによって制御された不定マスク器をさらに個別に制御するための制御信号を生成する生成手段と、前記テストパターンのシフトに応じて、前記生成手段によって生成された制御信号と前記出力検証器から出力される出力期待値との組み合わせを、前記テストデータとして格納する格納手段と、を備えるテストデータ生成装置と、を用いて、前記半導体集積回路の不良試験をおこなうＬＳＩ試験プログラムであって、
前記テストパターンのシフトに応じて、前記マスク対象とならなかったシフトレジスタが不定値を出力する場合に、前記テストデータ生成装置によって生成されたテストデータから前記不定マスク器に対して当該シフトレジスタの出力をマスク対象とする制御信号を読み出し、前記不定マスク器に出力させる制御信号出力工程と、
前記制御信号出力工程の結果、前記出力検証器から出力される出力値と、前記テストデータの出力期待値とを比較して前記半導体集積回路の不良を検出させる検出工程と、
をコンピュータに実行させることを特徴とするＬＳＩ試験プログラム。
以上のように、本発明にかかる半導体集積回、記録媒体、テストデータ生成装置およびＬＳＩ試験装置は、半導体集積回路の製造不良の検出に有用である。
本発明のＬＳＩ試験システムの概要を示す概要図である。 ＬＳＩ試験システムによるＬＳＩ試験の手順を示すシーケンス図である。 本発明にかかるＬＳＩ試験装置の構成を示すブロック図である。 ＬＳＩ試験装置の不定マスク器の構成を示す回路図である。 本実施の形態にかかる半導体集積回路の一部を示す回路図である。 修正後の不定マスク器２２０を示す回路図である。 本実施の形態にかかるＬＳＩに配置された試験容易化回路の構成を示すブロック図である。 本実施の形態にかかるテストデータの生成手順を示すフローチャートである。 試験容易化回路を含んだＬＳＩの実装例を示す回路図である。 制御信号ＣＴＬのコード一覧である。 あるテストパターンが対象回路に入力された場合の試験容易化回路の初期状態を示す図表である。 テストデータとして格納されている制御信号ＣＴＬの一例を示すデータ列である。 制御信号ＣＴＬによる第１段階処理を示す図表である。 制御信号ＣＴＬによる第２段階処理を示す図表である。 ＤＳＰＴを示す説明図である。 ＢＩＳＴを示す説明図である。 一括マスクの概要を示す回路図である。 個別マスクの概要を示す回路図である。 乱数マスクの概要を示す回路図である。
符号の説明
１００ ＬＳＩ試験システム
１１０ 情報処理装置
１２０ ＬＳＩ製造装置
１３０ テスタ
１０５ ＬＳＩ
２００ シフトレジスタ（スキャンパス（ＳＰ））
２１０ パターン発生器（ＰＲＰＧ）
２２０ 不定マスク器
２３０ 出力検証器（ＭＩＳＲ）
２１１ マスク信号パターン生成器（ＰＲＰＧ）

Claims (7)

  1. ランダムに生成したテストパターンを入力する複数のシフトレジスタと、
    ランダムに生成したマスクパターンに基づいて、前記複数のシフトレジスタのうちマスク対象となったシフトレジスタの出力をマスクする不定マスク器と、を備え、
    前記不定マスク器は、
    前記複数のシフトレジスタのうち前記マスクパターンによりマスク対象とならなかったシフトレジスタが不定値を出力する場合に、制御信号に応じて個別に前記不定値をマスクすることを特徴とする半導体集積回路。
  2. 前記不定マスク器は、
    前記マスク対象となったシフトレジスタのうち故障値を出力するシフトレジスタが存在する場合に、制御信号に応じて前記故障値のマスクを解除することを特徴とする請求項１に記載の半導体集積回路。
  3. 請求項１または２に記載の半導体集積回路に関する設計データを記録したコンピュータに読み取り可能な記録媒体。
  4. ランダムに生成したテストパターンを入力する複数のシフトレジスタと、ランダムに生成したマスクパターンと制御信号とに基づいて、前記複数のシフトレジスタのうちマスク対象となったシフトレジスタの出力をマスクする不定マスク器と、当該不定マスク器によってマスクされた出力結果を検証する出力検証器と、を備えた半導体集積回路に関する設計データを用いてテストデータを生成するテストデータ生成装置であって、
    前記半導体集積回路において前記マスクパターンによりマスク対象とならなかったシフトレジスタが不定値を出力する場合に、前記不定マスク器に対して当該シフトレジスタの出力をマスク対象とする制御信号を生成する生成手段と、
    前記テストパターンのシフトに応じて、前記生成手段によって生成された制御信号と前記出力検証器から出力される出力期待値との組み合わせを、前記テストデータとして格納する格納手段と、
    を備えることを特徴とするテストデータ生成装置。
  5. 前記生成手段は、
    前記複数のシフトレジスタのなかの前記マスク対象となったシフトレジスタのうち、故障値を出力するシフトレジスタが存在する場合に、当該故障値のマスクを解除する制御信号を生成することを特徴とする請求項４に記載のテストデータ生成装置。
  6. ランダムに生成したテストパターンを入力する複数のシフトレジスタと、ランダムに生成したマスクパターンと制御信号とに基づいて、前記複数のシフトレジスタのうちマスク対象となったシフトレジスタの出力をマスクする不定マスク器と、当該不定マスク器によってマスクされた出力結果を検証する出力検証器と、を備えた半導体集積回路と、
    前記半導体集積回路において前記マスクパターンによって制御された不定マスク器をさらに個別に制御するための制御信号を生成する生成手段と、前記テストパターンのシフトに応じて、前記生成手段によって生成された制御信号と前記出力検証器から出力される出力期待値との組み合わせを、前記テストデータとして格納する格納手段と、を備えるテストデータ生成装置と、を用いて、前記半導体集積回路の不良試験をおこなうＬＳＩ試験装置であって、
    前記テストパターンのシフトに応じて、前記マスク対象とならなかったシフトレジスタが不定値を出力する場合に、前記テストデータ生成装置によって生成されたテストデータから前記不定マスク器に対して当該シフトレジスタの出力をマスク対象とする制御信号を読み出し、前記不定マスク器に出力する制御手段と、
    前記制御手段によって前記制御信号が出力された結果、前記出力検証器から出力される出力値と、前記テストデータの出力期待値とを比較して前記半導体集積回路の不良を検出する検出手段と、
    を備えることを特徴とするＬＳＩ試験装置。
  7. 前記制御手段は、
    前記複数のシフトレジスタのなかの前記マスク対象となったシフトレジスタのうち、故障値を出力するシフトレジスタが存在する場合に、前記テストデータ生成装置によって生成されたテストデータから当該故障値のマスクを解除する制御信号を読み出し、前記不定マスク器に出力することを特徴とする請求項６に記載のＬＳＩ試験装置。
JP2007064035A 2006-05-02 2007-03-13 半導体集積回路、テストデータ生成装置およびｌｓｉ試験装置 Expired - Fee Related JP5034576B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007064035A JP5034576B2 (ja) 2006-05-02 2007-03-13 半導体集積回路、テストデータ生成装置およびｌｓｉ試験装置
US11/797,347 US7757138B2 (en) 2006-05-02 2007-05-02 Semiconductor integrated circuit, test data generating device, LSI test device, and computer product

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006128141 2006-05-02
JP2006128141 2006-05-02
JP2007064035A JP5034576B2 (ja) 2006-05-02 2007-03-13 半導体集積回路、テストデータ生成装置およびｌｓｉ試験装置

Publications (2)

Publication Number Publication Date
JP2007322414A true JP2007322414A (ja) 2007-12-13
JP5034576B2 JP5034576B2 (ja) 2012-09-26

Family

ID=38823352

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007064035A Expired - Fee Related JP5034576B2 (ja) 2006-05-02 2007-03-13 半導体集積回路、テストデータ生成装置およびｌｓｉ試験装置

Country Status (2)

Country Link
US (1) US7757138B2 (ja)
JP (1) JP5034576B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009156761A (ja) * 2007-12-27 2009-07-16 Hitachi Ltd 半導体装置
JP2010539518A (ja) * 2008-10-21 2010-12-16 シノプシイス インコーポレイテッド 完全に不定値許容性であって非常に高スキャン圧縮なスキャンテストシステム及び技術（関連出願）本出願は、２００８年１０月２１日に出願され「完全に不定値許容性であって非常に高いスキャン圧縮」と題された米国特許仮出願６１／１０７，２３９号の優先権を主張する。
KR20190097466A (ko) * 2018-02-12 2019-08-21 삼성전자주식회사 반도체 장치

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8286040B2 (en) * 2007-02-09 2012-10-09 Freescale Semiconductor, Inc. Device and method for testing a circuit
US7865788B2 (en) * 2007-11-15 2011-01-04 Verigy (Singapore) Pte. Ltd. Dynamic mask memory for serial scan testing
US8522097B2 (en) * 2010-03-16 2013-08-27 Qualcomm Incorporated Logic built-in self-test programmable pattern bit mask
JP2012198065A (ja) * 2011-03-18 2012-10-18 Fujitsu Ltd 半導体集積回路、試験方法、情報処理装置、及びプログラム
EP2608039B1 (en) * 2011-12-22 2014-05-21 Nxp B.V. Secure low pin count scan
US9268892B1 (en) * 2014-12-19 2016-02-23 International Business Machines Corporation Identification of unknown sources for logic built-in self test in verification
US9881694B2 (en) 2015-07-15 2018-01-30 International Business Machines Corporation Built-in-self-test (BIST) engine configured to store a per pattern based fail status in a pattern mask register
JP6697993B2 (ja) * 2016-09-29 2020-05-27 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の診断方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000250946A (ja) * 1999-02-25 2000-09-14 Toshiba Corp Ｌｓｉ回路のテスト容易化設計方法および装置ならびにテスト容易化設計処理プログラムを記録したコンピュータ読取り可能な記録媒体
JP2002181905A (ja) * 2000-12-13 2002-06-26 Hitachi Ltd 半導体集積回路のテスト方法及びテストパターン発生回路
JP2002236144A (ja) * 2000-12-07 2002-08-23 Fujitsu Ltd 集積回路の試験装置および試験方法
JP2004012420A (ja) * 2002-06-11 2004-01-15 Fujitsu Ltd 集積回路の診断装置および診断方法並びに集積回路
JP2004170244A (ja) * 2002-11-20 2004-06-17 Matsushita Electric Ind Co Ltd 組み込み自己検査回路
WO2005031378A1 (en) * 2003-09-26 2005-04-07 Koninklijke Philips Electronics N.V. Method and system for selectively masking test responses

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6557129B1 (en) * 1999-11-23 2003-04-29 Janusz Rajski Method and apparatus for selectively compacting test responses
US20020093356A1 (en) * 2000-11-30 2002-07-18 Williams Thomas W. Intelligent test vector formatting to reduce test vector size and allow encryption thereof for integrated circuit testing
US6901546B2 (en) * 2001-06-07 2005-05-31 International Business Machines Corporation Enhanced debug scheme for LBIST
US7096397B2 (en) * 2001-09-17 2006-08-22 Intel Corporation Dft technique for avoiding contention/conflict in logic built-in self-test
US6745359B2 (en) * 2002-06-06 2004-06-01 Logicvision, Inc. Method of masking corrupt bits during signature analysis and circuit for use therewith
US7058869B2 (en) * 2003-01-28 2006-06-06 Syntest Technologies, Inc. Method and apparatus for debug, diagnosis, and yield improvement of scan-based integrated circuits
US7032148B2 (en) * 2003-07-07 2006-04-18 Syntest Technologies, Inc. Mask network design for scan-based integrated circuits
US20050240848A1 (en) * 2004-04-22 2005-10-27 Logicvision, Inc. Masking circuit and method of masking corrupted bits
US7404126B2 (en) * 2006-03-29 2008-07-22 Texas Instruments Incorporated Scan tests tolerant to indeterminate states when employing signature analysis to analyze test outputs

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000250946A (ja) * 1999-02-25 2000-09-14 Toshiba Corp Ｌｓｉ回路のテスト容易化設計方法および装置ならびにテスト容易化設計処理プログラムを記録したコンピュータ読取り可能な記録媒体
JP2002236144A (ja) * 2000-12-07 2002-08-23 Fujitsu Ltd 集積回路の試験装置および試験方法
JP2002181905A (ja) * 2000-12-13 2002-06-26 Hitachi Ltd 半導体集積回路のテスト方法及びテストパターン発生回路
JP2004012420A (ja) * 2002-06-11 2004-01-15 Fujitsu Ltd 集積回路の診断装置および診断方法並びに集積回路
JP2004170244A (ja) * 2002-11-20 2004-06-17 Matsushita Electric Ind Co Ltd 組み込み自己検査回路
WO2005031378A1 (en) * 2003-09-26 2005-04-07 Koninklijke Philips Electronics N.V. Method and system for selectively masking test responses

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009156761A (ja) * 2007-12-27 2009-07-16 Hitachi Ltd 半導体装置
JP2010539518A (ja) * 2008-10-21 2010-12-16 シノプシイス インコーポレイテッド 完全に不定値許容性であって非常に高スキャン圧縮なスキャンテストシステム及び技術（関連出願）本出願は、２００８年１０月２１日に出願され「完全に不定値許容性であって非常に高いスキャン圧縮」と題された米国特許仮出願６１／１０７，２３９号の優先権を主張する。
KR20110070649A (ko) * 2008-10-21 2011-06-24 시놉시스, 인크. 스캔 테스트 시스템 및 방법
JP2012230131A (ja) * 2008-10-21 2012-11-22 Synopsys Inc 完全に不定値許容性であって非常に高スキャン圧縮なスキャンテストシステム及び技術
US8464115B2 (en) 2008-10-21 2013-06-11 Synopsys, Inc. Fully X-tolerant, very high scan compression scan test systems and techniques
US8645780B2 (en) 2008-10-21 2014-02-04 Synopsys, Inc. Fully X-tolerant, very high scan compression scan test systems and techniques
KR101643776B1 (ko) * 2008-10-21 2016-07-28 시놉시스, 인크. 스캔 테스트 시스템 및 방법
KR20190097466A (ko) * 2018-02-12 2019-08-21 삼성전자주식회사 반도체 장치
KR102453710B1 (ko) 2018-02-12 2022-10-11 삼성전자주식회사 반도체 장치

Also Published As

Publication number Publication date
US7757138B2 (en) 2010-07-13
US20070288821A1 (en) 2007-12-13
JP5034576B2 (ja) 2012-09-26

Similar Documents

Publication Publication Date Title
JP5034576B2 (ja) 半導体集積回路、テストデータ生成装置およびｌｓｉ試験装置
US7055077B2 (en) Systems and methods for circuit testing
JP4031954B2 (ja) 集積回路の診断装置および診断方法
JP2010539518A (ja) 完全に不定値許容性であって非常に高スキャン圧縮なスキャンテストシステム及び技術（関連出願）本出願は、２００８年１０月２１日に出願され「完全に不定値許容性であって非常に高いスキャン圧縮」と題された米国特許仮出願６１／１０７，２３９号の優先権を主張する。
JP3645578B2 (ja) スマート・メモリの組込み自己検査のための装置と方法
US7266746B2 (en) Device and method for testing integrated circuit
US11815555B2 (en) Universal compactor architecture for testing circuits
US9929749B2 (en) Clock path technique for using on-chip circuitry to generate a correct encode pattern to test the on-chip circuitry
US10996273B2 (en) Test generation using testability-based guidance
US9519026B2 (en) Compressed scan testing techniques
US11150299B2 (en) Flexible isometric decompressor architecture for test compression
US20120239337A1 (en) Semiconductor integrated circuit, test method and information processing apparatus
JP2007198754A (ja) スキャンチェーン抽出プログラム、スキャンチェーン抽出方法及び試験装置
US9915701B2 (en) Bypassing an encoded latch on a chip during a test-pattern scan
JP4717027B2 (ja) 半導体集積回路、テストデータ生成装置およびｌｓｉ試験装置
JP6391336B2 (ja) スキャンｂｉｓｔのｌｆｓｒシード生成法及びそのプログラムを記憶する記憶媒体
JP5158087B2 (ja) 半導体集積回路装置および半導体集積回路装置の試験方法
JP2006058152A (ja) 半導体装置の試験方法及び半導体装置の試験回路
WO2023107096A1 (en) X-masking for in-system deterministic test

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090108

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100812

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100817

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101018

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110322

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110520

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120119

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120605

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120618

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150713

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees