JP2001357095A

JP2001357095A - 半導体装置設計支援装置

Info

Publication number: JP2001357095A
Application number: JP2000174928A
Authority: JP
Inventors: Fumiyo Kawato; 富美代川藤; Hisanori Fujisawa; 久典藤澤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-06-12
Filing date: 2000-06-12
Publication date: 2001-12-26

Abstract

(57)【要約】【課題】回路の一部に変更が加えられた場合に、回路
全体の解析を迅速に行う。【解決手段】分割手段１ａは、設計対象となる回路を
２つ以上のブロックと呼ばれる部分回路に分割する。シ
ミュレーション手段１ｂは、ブロック単位でシミュレー
ションを実行する。シミュレーション結果格納手段１ｃ
は、シミュレーション結果をブロック単位で格納する。
入力波形格納手段１ｄは、各ブロックの入力波形を格納
する。影響ブロック特定手段１ｅは、回路変更がなされ
た場合には、その影響を受けるブロックを特定する。再
シミュレーション手段１ｆは、影響ブロック特定手段１
ｅによって特定されたブロックのみについて、入力波形
格納手段１ｄに格納されている波形を用いてシミュレー
ションを再度実行する。算出手段１ｇは、再シミュレー
ション手段１ｆによるシミュレーション結果と、シミュ
レーション結果格納手段１ｃに格納されている他のブロ
ックに係るシミュレーション結果とを総合して、変更後
の回路の特性を算出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置設計支援
装置に関し、特に、対象となる回路の特性に関するシミ
ュレーションを行う半導体装置設計支援装置に関する。

【０００２】

【従来の技術】ＬＳＩ（Large Scale Integrated Circu
it）等の設計を行う際には、様々なＣＡＤ（Computer A
ided Design）ツールが用いられている。

【０００３】そのなかでも、タイミング解析ツールは、
回路の動作の確実を図り、速度性能を向上させるために
必要不可欠なツールである。ところで、タイミング解析
ツールは、高精度であることが要求されるが、精度を向
上させるためには計算時間を要し、また、計算時間を短
くすると精度が低下するというトレードオフの問題があ
る。

【０００４】このような問題を解決し、できるだけ高精
度でしかも短時間に計算を行う方法として、従来、対象
となる回路を複数のブロックに分割して解析を行う方法
（以下、ブロック分割解析方法と称す）が提案されてい
る。このような方法の概略を図１５に示す。

【０００５】図１５に示すように、従来のブロック分割
解析方法では、回路記述（回路データ）を入力し、先
ず、対象となる回路をブロックと呼ばれる部分回路に分
割する「ブロック分割処理」（ステップＳ１）を実行す
る。次に、分割されたブロック毎にシミュレーションを
施し、シミュレーション結果としてのライブラリを作成
する「ライブラリ作成処理」（ステップＳ２）を実行す
る。

【０００６】そして、作成されたブロック毎のライブラ
リを用いて、回路の入力端子から出力端子への経路（以
下、パスと称す）毎に入力端子の波形の変化が出力端子
に伝わるまでの遅延時間を算出する「パス遅延算出処
理」（ステップＳ３）を実行し、目的のパス遅延時間を
出力する。

【０００７】

【発明が解決しようとする課題】ところで、このような
従来のブロック分割解析方法では、回路設計者が大規模
な回路のごく一部に対して変更を加えた場合であって
も、回路全体についてシミュレーションを再度実行する
必要があり、設計変更の度に多大な時間を要するという
問題点があった。

【０００８】本発明はこのような点に鑑みてなされたも
のであり、部分的な回路変更がなされた場合に、変更の
大きさに依存した高速化を実現し、しかも高精度に回路
の解析を行うことが可能な半導体装置設計支援装置を提
供することを目的とする。

【０００９】

【課題を解決するための手段】本発明では上記課題を解
決するために、図１に示す、半導体装置の設計を支援す
る半導体装置設計支援装置１において、設計対象となる
回路を２つ以上のブロックと呼ばれる部分回路に分割す
る分割手段１ａと、ブロック単位でシミュレーションを
実行するシミュレーション手段１ｂと、シミュレーショ
ン結果をブロック単位で格納するシミュレーション結果
格納手段１ｃと、回路変更がなされた場合には、その影
響を受けるブロックを特定する影響ブロック特定手段１
ｅと、影響ブロック特定手段１ｅによって特定されたブ
ロックのみについて再度シミュレーションを実行する再
シミュレーション手段１ｆと、再シミュレーション手段
１ｆによるシミュレーション結果と、シミュレーション
結果格納手段１ｃに格納されている他のブロックに係る
シミュレーション結果とを総合して、変更後の回路の特
性を算出する算出手段１ｇと、を有することを特徴とす
る半導体装置設計支援装置が提供される。

【００１０】ここで、分割手段１ａは、設計対象となる
回路を２つ以上のブロックと呼ばれる部分回路に分割す
る。シミュレーション手段１ｂは、ブロック単位でシミ
ュレーションを実行する。シミュレーション結果格納手
段１ｃは、シミュレーション結果をブロック単位で格納
する。影響ブロック特定手段１ｅは、回路変更がなされ
た場合には、その影響を受けるブロックを特定する。再
シミュレーション手段１ｆは、影響ブロック特定手段１
ｅによって特定されたブロックのみについて再度シミュ
レーションを実行する。算出手段１ｇは、再シミュレー
ション手段１ｆによるシミュレーション結果と、シミュ
レーション結果格納手段１ｃに格納されている他のブロ
ックに係るシミュレーション結果とを総合して、変更後
の回路の特性を算出する。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の動作原理を説明
する原理図である。この図に示すように、本発明に係る
半導体装置設計支援装置１は、分割手段１ａ、シミュレ
ーション手段１ｂ、シミュレーション結果格納手段１
ｃ、入力波形格納手段１ｄ、影響ブロック特定手段１
ｅ、再シミュレーション手段１ｆ、および、算出手段１
ｇによって構成されている。

【００１２】ここで、分割手段１ａは、設計対象となる
回路を２つ以上のブロックと呼ばれる部分回路に分割す
る。シミュレーション手段１ｂは、分割された回路をブ
ロック単位でシミュレーションする。

【００１３】シミュレーション結果格納手段１ｃは、シ
ミュレーション結果をブロック単位で格納する。入力波
形格納手段１ｄは、シミュレーション結果である各ブロ
ックからの出力波形をその後段のブロックの入力波形と
して格納する。

【００１４】影響ブロック特定手段１ｅは、回路変更が
なされた場合には、その影響を受けるブロックを特定す
る。再シミュレーション手段１ｆは、影響ブロック特定
手段によって特定されたブロックのみについて再度シミ
ュレーションを実行する。

【００１５】算出手段１ｇは、再シミュレーション手段
１ｆによるシミュレーション結果と、シミュレーション
結果格納手段１ｃに格納されているシミュレーション結
果とを総合して、変更後の回路の特性を算出する。

【００１６】次に、以上の原理図の動作について説明す
る。いま、図１に示す半導体装置設計支援装置１に対し
て、所定の回路データが入力されたとすると、分割手段
１ａは回路データを複数のブロックに分割する。例え
ば、分割手段１ａは対象となる回路をブロックＢ１〜Ｂ
１０の１０個のブロックに分割する。

【００１７】シミュレーション手段１ｂは、分割手段１
ａによって生成されたブロックのそれぞれについてシミ
ュレーションを行ってその結果を得る。このとき、生成
されたシミュレーション結果は、ブロック単位でシミュ
レーション結果格納手段１ｃに格納される。また、シミ
ュレーションによって得られた各ブロックからの出力波
形は、その後段のブロックの入力波形としてブロック単
位で入力波形格納手段１ｄに格納される。具体的には、
シミュレーション手段１ｂは、ブロックＢ１〜Ｂ１０の
それぞれに対してシミュレーションを行い、シミュレー
ション結果をシミュレーション結果格納手段１ｃにブロ
ック単位で格納する。また、各ブロックＢ１〜Ｂ１０か
らの出力波形は、それぞれのブロックの後段に接続され
たブロックの入力波形として入力波形格納手段１ｄに対
して格納する。

【００１８】このようにして、全てのブロックＢ１〜Ｂ
１０に対するシミュレーションが終了すると、算出手段
１ｇは、各ブロックに対するシミュレーション結果を総
合して、回路全体としてのパス遅延時間を算出する。

【００１９】このような状態において、設計者が回路の
一部に対して変更を加えたとすると、影響ブロック特定
手段１ｅは、変更の影響を受けるブロックを特定する。
例えば、ブロックＢ４〜６がこの順番で接続されている
場合に、ブロックＢ５に対して変更が加えられたとする
と、ブロックＢ５の前後に位置するブロックＢ４，Ｂ６
が影響を受けるブロックとして特定される。

【００２０】再シミュレーション手段１ｆは、ブロック
Ｂ５の変更にともなって影響を受ける影響ブロックＢ
４，Ｂ６と、変更されたブロックＢ５のみについてシミ
ュレーションを実行する。なお、このとき、再シミュレ
ーション手段１ｆは、入力波形格納手段１ｄに格納され
ている入力波形を取得し、各ブロックへの入力波形とし
てシミュレーションを実行し、シミュレーション結果を
格納する。

【００２１】算出手段１ｇは、このようにして算出（格
納）されたブロックＢ４〜Ｂ６のシミュレーション結果
と、過去にシミュレーションされたブロックＢ１〜Ｂ３
およびブロックＢ７〜１０を総合して回路全体のパス遅
延時間を算出する。

【００２２】以上に説明したように、本発明に係る半導
体装置設計支援装置１によれば、変更されたブロック
と、変更の影響を受けるブロックのみについてシミュレ
ーションを実行し、その他の部分については過去のシミ
ュレーション結果を利用するようにしたので、再度のシ
ミュレーション時において、計算時間を短縮することが
可能となる。

【００２３】また、本発明に係る半導体装置設計支援装
置１によれば、各ブロックから出力されるシミュレーシ
ョン結果としての出力波形を、後段の回路の入力波形と
して格納しておき、次にシミュレーションを実行する際
に、この入力波形を利用するようにしたので、一部のブ
ロックに対してのみシミュレーションを実行する場合で
も正確な結果を得ることが可能となる。

【００２４】次に、本発明の実施の形態について説明す
る。図２は、本発明の第１の実施の形態の構成例を示す
ブロック図である。この図に示すように、本発明に係る
半導体装置設計支援装置１０は、ＣＰＵ（CentralProce
ssing Unit）１０ａ、ＲＯＭ（Read Only Memory）１０
ｂ、ＲＡＭ（Random Access Memory）１０ｃ、ＨＤＤ
（Hard Disk Drive）１０ｄ、ＧＣ（GraphicsCard）１
０ｅ、Ｉ／Ｆ（Interface）１０ｆによって構成されて
おり、その外部には表示装置１１と入力装置１２とが接
続されている。

【００２５】ここで、ＣＰＵ１０ａは、ＨＤＤ１０ｄに
格納されているプログラムを読み出して実行することに
より、装置の各部を制御するとともに、各種演算処理を
実行する。

【００２６】ＲＯＭ１０ｂは、ＣＰＵ１０ａが実行する
基本的なプログラムやデータを格納している。ＲＡＭ１
０ｃは、ＣＰＵ１０ａが実行途中のプログラムや演算途
中のデータを一時的に格納する。

【００２７】ＨＤＤ１０ｄは、ＣＰＵ１０ａが実行する
プログラムや各種データを格納する。ＧＣ１０ｅは、Ｃ
ＰＵ１０ａから供給された描画命令に従って描画処理を
実行し、得られた画像データを映像信号に変換して表示
装置１１に対して出力する。

【００２８】Ｉ／Ｆ１０ｆは、例えば、ＵＳＢ（Univer
sal Serial Bus）等によって構成されており、入力装置
１２から供給されたデータのフォーマットを変換する。
表示装置１１は、例えば、ＣＲＴ（Cathode Ray Tube）
によって構成されており、ＧＣ１０ｅから出力された映
像信号を表示出力する。

【００２９】入力装置１２は、例えば、キーボードやマ
ウスによって構成されており、ユーザの操作に応じて所
定のデータを生成して出力する。本発明においては、Ｈ
ＤＤ１０ｄに格納されている所定のプログラムが実行さ
れることにより、以下に示す機能を実現する。

【００３０】図３は、図２に示す実施の形態において、
ＨＤＤ１０ｄに記憶された所定のプログラムが実行され
た場合に実現される機能を処理ブロックとして示した図
である。なお、この図において、旧ライブラリＯＬ、更
新部ライブラリＲＬ、および、新ライブラリＮＬは、Ｈ
ＤＤ１０ｄによって実現される。

【００３１】以下では、所定の波形が入力端子Ｔ１，Ｔ
２に対して入力された場合における、遅延パス時間を求
める処理について説明する。いま、所定の回路の回路記
述データが処理の対象として図３に示す半導体装置設計
支援装置１０に対して入力されたとすると、ＣＰＵ１０
ａは、ブロック分割処理（ステップＳ１）により、複数
のブロックに分割する。図４は、分割された回路の一例
を示す図である。この例では、回路はブロックＢ１〜Ｂ
８の８個のブロックに分割されており、それぞれのブロ
ックはノードＰ１〜Ｐ８によって連結されている。ま
た、回路の外部には入力端子Ｔ１，Ｔ２および出力端子
Ｔ３〜Ｔ６が具備されている。

【００３２】次に、ＣＰＵ１０ａは、ライブラリ作成処
理（ステップＳ２）により、各ブロックに対してシミュ
レーションを実行して得られた結果を旧ライブラリＯＬ
に格納する。このとき、ＣＰＵ１０ａは、入力端子Ｔ
１，Ｔ２に対して印加される波形を、ブロックＢ１，Ｂ
５のそれぞれの入力波形としてこれらのシミュレーショ
ンを実行し、その結果得られたブロックＢ１，Ｂ５から
の出力波形を、次のブロックＢ２，Ｂ６のそれぞれの入
力波形としてブロックＢ２，Ｂ６のシミュレーションを
実行するといった手法を繰り返すことにより、全てのブ
ロックのシミュレーションを行う。

【００３３】続いて、ＣＰＵ１０ａは、パス遅延算出処
理（ステップＳ３）により、旧ライブラリＯＬに格納さ
れているブロックＢ１〜Ｂ８のシミュレーション結果を
総合し、回路全体としてのパス遅延時間を算出し、解析
結果データとして出力する。

【００３４】以上の処理により、対象となる回路のパス
遅延時間を得ることができる。ここで、シミュレーショ
ンの結果に応じて、例えば、ブロックＢ３およびブロッ
クＢ７を変更した場合について考える。図５は、変更後
の回路の一例を示す図である。この図では、変更後のブ
ロックＢ３はブロックＢ３’とされている。また、ブロ
ック同士の接続関係が一部変更されており、出力端子の
個数も減少している。

【００３５】このような回路に対して再度シミュレーシ
ョンを実行する場合には、図３に示す右側の処理が実行
される。即ち、ブロック分割処理（ステップＳ２０）
は、変更された回路の回路記述データ（以下、新回路記
述データと称す）と、変更前の回路データ（以下、旧回
路記述データと称す）と、新旧外部端子対応表とを入力
する。ここで、新旧外部端子対応表とは、変更前後にお
ける回路の外部端子の対応関係を示す表であり、例え
ば、図６に示すものをいう。この例では、２列に並んだ
文字列のうち、左側が旧回路が有する端子の端子名を示
し、右側が新回路が有する端子の端子名を示す。また、
右側にある下線「＿」は、その端子が削除されたことを
示している。なお、このような新旧外部端子対応表の代
わりに、例えば、図７に示すように、変更がなされた端
子に関する変更内容を記述した対応表を用いることも可
能である。この例において、「ｄｅｌ＿ｐｉｎ」は削除
された端子を示し、「ｒｅｆ＿ｐｉｎ」は変更された端
子を示している。

【００３６】ブロック分割処理（ステップＳ２０）で
は、これらのデータに基づいて新回路記述データと、旧
回路記述データのそれぞれについてブロックの分割処理
を実行し、分割された回路記述データを差分抽出処理
（ステップＳ２１）に対して供給する。

【００３７】差分抽出処理（ステップＳ２１）では、変
更の前後の回路記述データを比較し、新旧回路のブロッ
クの対応付けができるか否かを判定する。そして、対応
付けができないブロックについては、図８に示すライブ
ラリを作成するブロックリスト（以下、ライブラリ作成
ブロックリストと称す）に記述する。この図において、
「ｓｉｍｂｌｏｃｋ」は、更新されたブロックであるこ
とを示し、図５の例ではブロックＢ３が該当している。
また、「ｒｅｓｂｌｏｃｋ」は、更新されたブロックの
影響を強く受ける新回路のブロックであることを示し、
図５の例ではブロックＢ２，Ｂ４，Ｂ６（更新されたブ
ロックの前後に位置するブロック）が該当している。更
に、「ｄｅｌｂｌｏｃｋ」は、旧回路のブロックでは冗
長ブロックではなかったが新回路では冗長ブロックにな
ったブロックを示し、図５の例ではブロックＢ７が該当
している。なお、この図には例示していないが、この他
にも、旧回路では冗長ブロックであったブロックが新回
路では冗長ブロックでは無くなったブロックを示す「ａ
ｄｄｂｌｏｃｋ」も場合によって使用する。

【００３８】一方、新旧回路間で対応付けができるブロ
ックに関しては、図９に示すような新旧回路の対応関係
を示すリスト（以下、新旧対応リスト）に記述する。こ
の図において、第１行目の「ｃｉｒｃｕｉｔ＿ｎａｍ
ｅ」には、新旧回路の回路名を示す。また、それ以降の
行では、対応するブロックのブロック番号や入出力ノー
ド番号に違いがある場合には、ブロックの対応関係を
「ｂｌｏｃｋ」の右側に記述し、それ以降の行において
当該ブロックの入出力ノードの対応関係情報を「ｉｎｐ
ｕｔ」、「ｏｕｔｐｕｔ」の右側に記述する。この例で
は、「ｂｌｏｃｋＢ８’ Ｂ８；」という行の次に「ｉ
ｎｐｕｔＰ８Ｐ８；」と「ｏｕｔｐｕｔＴ４Ｔ
６；」が記述されている。最初の「ｂｌｏｃｋＢ８’
Ｂ８；」は、旧回路中のブロックＢ８が新回路ではブ
ロックＢ８’に変更されていることを示している。ま
た、「ｉｎｐｕｔＰ８Ｐ８；」は、ブロックＢ８’
の入力は、ノードＰ８のままであることを示す。更に、
「ｏｕｔｐｕｔＴ４Ｔ６；」は、ブロックＢ８’の
入力がＴ６からＴ４に変更されていることを示す。な
お、ブロック番号のみが異なる場合には、それのみを記
述することも可能である。つまり、「ｉｎｐｕｔＰ８
Ｐ８；」のように変更の前後が同じものは省略するこ
とも可能である。「ｓａｍｅｂｌｏｃｋ」は、新旧回路
間で変更されていないブロックであることを示す。「ｎ
ｅｗｂｌｏｃｋ」および「ｄｅｌｅｔｅｂｌｏｃｋ」
は、新旧回路間で対応するブロックがないことを示し、
「ｎｅｗｂｌｏｃｋ」は新回路のブロックを、また、
「ｄｅｌｅｔｅｂｌｏｃｋ」は旧回路のブロックを示
す。「ｖｏｉｄｂｌｏｃｋ」は、冗長ブロックを示す。

【００３９】続いて、ライブラリ作成処理（ステップＳ
２２）では、差分抽出処理（ステップＳ２１）によって
作成されたライブラリ作成ブロックリストと、新旧対応
リストとを参照して、更新されたブロックと、その影響
を受けるブロック（以下、これらをまとめて「更新に係
るブロック」と称す）についてシミュレーションを実行
し、これらのブロックのライブラリを生成する。

【００４０】図５の例では、ブロックＢ３’，Ｂ７’が
更新されたブロックであり、ブロックＢ２’，Ｂ４’，
Ｂ６’が影響を受けるブロックである。しかしながら、
ブロックＢ７は、外部に至るパスを有しないので、冗長
ブロックであり、処理の対象から除外される。従って、
ブロックＢ２’，Ｂ３’，Ｂ４’，Ｂ６’が更新に係る
ブロックであり、これらについてシミュレーションが実
行される。

【００４１】なお、シミュレーションを実行する際に
は、最前段のブロックであるＢ２’およびＢ６’に対し
て、入力端子Ｔ１，Ｔ２に入力されるのと同様の波形が
入力された場合の特性が解析される。図１０は、入力波
形の一例を示す図である。この図では、ブロックＢ１と
ブロックＢ２とがノードＰ１によって接続されており、
ブロックＢ１から出力された波形がブロックＢ２に対し
て入力される。入力波形Ｉｓ１〜Ｉｓ４は、ブロックＢ
１とブロックＢ２との間で伝搬される波形の一例であ
る。実際の計算においては、その下に示す近似波形Ｉａ
１〜Ｉａ４を用いてシミュレーションを行う。このよう
にして生成された更新に係るブロックのライブラリは、
更新部ライブラリＲＬに格納される。

【００４２】一方、更新に係るブロック以外のブロック
については、以前に作成されたライブラリを再利用する
ことができるので、ライブラリを作成しないブロックの
旧ブロック番号や入出力ノード番号を新旧対応リストか
ら取得し、ライブラリ結合処理（ステップＳ２３）に対
して供給する。

【００４３】以上の処理により、変更されたブロックＢ
２’，Ｂ３’，Ｂ４’，Ｂ６’のシミュレーション結果
が生成され、更新部ライブラリＲＬに格納され、また、
ライブラリ結合処理（ステップＳ２３）に対して、それ
以外のブロックを特定するための情報が供給される。

【００４４】続いて、ライブラリ結合処理（ステップＳ
２３）は、更新部ライブラリＲＬに格納されているブロ
ックＢ２’，Ｂ３’，Ｂ４’，Ｂ６’のそれぞれのシミ
ュレーション結果と、旧ライブラリＯＬに格納されてい
るブロックＢ１，Ｂ５，Ｂ８のシミュレーション結果を
取得し、これらを結合して回路全体に係る新たなライブ
ラリを生成し、新ライブラリＮＬに格納する。

【００４５】次に、パス遅延算出処理（ステップＳ２
４）は、新ライブラリＮＬに格納されているブロックＢ
１，Ｂ２’，Ｂ３’，Ｂ４’，Ｂ５，Ｂ６’，Ｂ８のシ
ミュレーション結果から、回路全体のパス遅延時間を算
出し、解析結果データとして出力する。

【００４６】次に、以上の処理の流れを図１１に示すフ
ローチャートを参照して説明する。このフローチャート
が開始されると、以下の処理が実行される。［Ｓ３０］ＣＰＵ１０ａは、新回路記述データ、旧回路
記述データ、および、新旧外部端子対応表をＨＤＤ１０
ｄから取得する。［Ｓ３１］ＣＰＵ１０ａは、新回路記述データと旧回路
記述データとをそれぞれブロックに分割する。

【００４７】［Ｓ３２］ＣＰＵ１０ａは、新旧外部端子
対応表から、新旧の外部端子を対応付けする。［Ｓ３３］ＣＰＵ１０ａは、新回路記述データと旧回路
記述データの外部端子を始点として、それぞれの端子に
接続されている素子の異同を比較する。［Ｓ３４］ＣＰＵ１０ａは、比較結果に基づいて、各ブ
ロック毎に更新の有無を決定する。

【００４８】［Ｓ３５］ＣＰＵ１０ａは、外部端子に接
続されていない冗長ブロックを特定する。［Ｓ３６］ＣＰＵ１０ａは、シミュレーションの対象と
なるブロックを特定する。即ち、ＣＰＵ１０ａは、更新
されたブロックまたはその影響を受けるブロックであっ
て、冗長ブロックではないものをシミュレーションの対
象とする。［Ｓ３７］ＣＰＵ１０ａは、対象となるブロックのシミ
ュレーションを実行する。

【００４９】［Ｓ３８］ＣＰＵ１０ａは、シミュレーシ
ョンにより得られた結果により、更新部ライブラリＲＬ
を作成する。［Ｓ３９］ＣＰＵ１０ａは、今回シミュレーションの対
象となっていないブロックのシミュレーション結果を、
旧ライブラリＯＬから取得する。［Ｓ４０］ＣＰＵ１０ａは、今回のシミュレーション結
果と、前回のシミュレーション結果とを合わせて新ライ
ブラリＮＬを作成する。［Ｓ４１］ＣＰＵ１０ａは、回路全体のパス遅延時間を
算出する。

【００５０】以上に説明したように、本発明の実施の形
態では、変更された回路をシミュレーションする場合に
は、変更されたブロックとそのブロックの影響を受ける
ブロックとを特定し、それらについてのみシミュレーシ
ョンを再実行し、他のブロックについては前回のシミュ
レーション結果を利用するようにしたので、演算処理を
高速に実行することが可能となる。なお、本実施の形態
では更新部分を特定する「差分抽出処理」やライブラリ
を結合する「ライブラリ結合処理」が必要になるが、こ
れらの処理はライブラリを全て作り直すことに比較する
と、非常に短時間で処理することが可能であるので、結
果として処理を高速化することが可能となる。

【００５１】次に、図１２を参照して、本発明の第２の
実施の形態について説明する。この実施の形態は、図３
の場合と比較すると、ＳＲ（Slew Rate）ライブラリＳ
ＲＬが新たに追加されている点を除くと図３の場合と同
様である。

【００５２】ＳＲライブラリＳＲＬは、シミュレーショ
ンの結果として得られる各ブロックの出力波形のスルー
レートを、その後段に接続されるブロックの入力波形と
して格納する。

【００５３】図１３は、ＳＲライブラリＳＲＬに格納さ
れているデータの一例を示す図である。この例では、各
ブロックの番号と、立ち上がり、または、立ち下がり波
形の傾きが関連付けて格納されている。例えば、２番目
の「Ｂ２Ｎ１Ｕ＝１．４，０．７Ｄ＝１．３，
０．５」では、「Ｂ２」はブロックＢ２の入力波形、す
なわち、ブロックＢ１の出力波形であることを示し、ま
た、「Ｕ＝１．４，０．７」は、入力ノードＮ１の入力
波形Ｉｓ１，Ｉｓ２に対するブロックＢ１の出力波形
（立ち上がり波形）を直線近似した場合の傾きを示して
いる。更に、「Ｄ＝１．３，０．５」は、入力ノードＮ
１の入力波形Ｉｓ３，Ｉｓ４に対するブロックＢ１の出
力波形（立ち下がり波形）を直線近似した場合の傾きを
示している。

【００５４】なお、図１３の例では、入力波形の直線近
似を行ったので、各波形の傾きに関する値は１つのみで
あるが、波形を折れ線近似した場合には複数となる。ま
た、この例では、立ち下がりと立ち上がりを分けて記述
するようにしたが、これらをまとめて記述するようにし
てもよい。

【００５５】次に、以上の実施の形態の動作について説
明する。なお、図３に示す第１の実施の形態と共通する
部分の動作については適宜割愛し、第２の実施の形態の
特徴的な部分のみについて説明を行う。

【００５６】ブロック分割処理（ステップＳ１）によっ
てブロック分割が行われると、ライブラリ作成処理（ス
テップＳ２）では、ブロック単位でシミュレーションが
実行され、ライブラリが生成される。このとき、シミュ
レーションの結果として得られるブロックの出力波形
は、その後段に位置するブロックの入力波形としてＳＲ
ライブラリＳＲＬ（図１３参照）に格納される。

【００５７】それ以外については、第１の実施の形態の
場合と同様の処理が実行され、旧ライブラリＯＬが作成
されることになる。このような状態において、回路に変
更が加えられ、再度シミュレーションを実行する場合に
は、第１の実施の形態の場合と同様に、ブロック分割処
理（ステップＳ２０）により、ブロック分割がなされ、
差分抽出処理（ステップＳ２１）によって旧回路と新回
路との間の差分が抽出される。

【００５８】次に、ライブラリ作成処理（ステップＳ２
２）では、更新に係るブロックに対するライブラリを作
成する処理が実行されるが、前段がシミュレーション対
象ブロックでないとき、各ブロックの入力波形として
は、ＳＲライブラリＳＲＬに格納されている該当するデ
ータが使用され、シミュレーションが実行される。具体
的には、ブロックＢ２’およびブロックＢ６’の入力波
形（ブロックＢ１とブロックＢ５の出力波形）がＳＲラ
イブラリＳＲＬから取得され、ブロックＢ２’およびブ
ロックＢ６’についてのシミュレーションが実行され
る。

【００５９】そして、シミュレーションの結果として得
られたブロックＢ２’およびブロックＢ６’の出力波形
は、ブロックＢ３’の入力波形とされ、ブロックＢ３’
に対するシミュレーションが実行される。更に、ブロッ
クＢ３’の出力は、ブロックＢ４’に対して与えられ、
ブロックＢ４’に対するシミュレーションが実行され
る。このようにして作成された更新に係るブロックのラ
イブラリは、更新部ライブラリＲＬに対して格納され
る。

【００６０】ライブラリ結合処理（ステップＳ２３）
は、更新に係るブロックのライブラリを更新部ライブラ
リＲＬから取得し、更新されていないブロックのライブ
ラリを旧ライブラリＯＬから取得し、これらを結合して
新たなライブラリを作成し、新ライブラリＮＬに格納す
る。

【００６１】パス遅延算出処理（ステップＳ２４）は、
新ライブラリＮＬに格納されているライブラリを参照し
て、回路全体に係るパス遅延時間を算出し、解析結果デ
ータとして出力する。

【００６２】ところで、第１の実施の形態の場合では、
更新されたブロックとその影響を受けるブロックに対し
て入力端子Ｔ１，Ｔ２に印加される入力波形を印加して
シミュレーションを実行したが、第２の実施の形態の場
合では、ライブラリ作成時に各ブロックの出力波形をＳ
ＲライブラリＳＲＬに登録しておき、回路変更がなされ
た場合には、回路変更がなされたブロックと、その影響
を受けるブロックについては、ＳＲライブラリＳＲＬに
登録されている入力波形を用いてシミュレーションを実
行するようにしたので、第１の実施の形態よりも高い精
度の解析結果を得ることが可能となる。

【００６３】次に、本発明の第３の実施の形態について
説明する。第２の実施の形態においては、回路の更新が
なされた場合には、ＳＲライブラリＳＲＬと、旧ライブ
ラリＯＬに格納されている最初のシミュレーションに係
るデータに基づいて変更後の回路のシミュレーションが
実行される。従って、常に、最初に実行されたシミュレ
ーション結果との比較で更新ブロックが決定されること
になる。

【００６４】ところで、このような方法では、回路の変
更が繰り返し行われ、最初の回路との差異が大きくなっ
た場合には、変更ブロックとして選択されるブロックの
個数が増加することになる。

【００６５】そこで、第３の実施の形態においては、直
前のシミュレーションの結果を基準にして変更ブロック
を決定することにより、回路の変更が繰り返された場合
でも、短時間に解析結果を得ることを可能とする。

【００６６】図１４は、本発明の第３の実施の形態の構
成例を示す図である。この図において、図１２の場合と
対応する部分には同一の符号を付してあるので、その説
明は適宜省略する。

【００６７】図１４の例では、図１２の場合と比較し
て、ＳＲライブラリＳＲＬが旧ＳＲライブラリＯＳＲＬ
に置換され、更新部ＳＲライブラリＲＳＲＬと新ＳＲラ
イブラリＮＳＲＬとが新たに追加されている。その他の
部分は、図１２の場合と同様である。

【００６８】ここで、旧ＳＲライブラリＯＳＲＬは、直
前に実行されたシミュレーションにおける各ブロックの
入力波形を格納している。更新部ＳＲライブラリＲＳＲ
Ｌは、更新に係るブロックの出力波形を格納している。

【００６９】新ＳＲライブラリＮＳＲＬは、更新に係る
ブロックの出力波形と、更新されていないブロックの出
力波形とから生成された回路全体のブロックに対応する
ＳＲライブラリである。

【００７０】次に、以上の実施の形態の動作について説
明する。なお、図１２に示す第２の実施の形態と共通す
る部分の動作については適宜割愛し、第３の実施の形態
の特徴的な部分のみについて説明を行う。

【００７１】第３の実施の形態においても、第２の実施
の形態の場合と同様に、各ブロックの出力波形が算出さ
れ、得られた波形は旧ＳＲライブラリＯＳＲＬに格納さ
れる。なお、２回目以降のシミュレーションにおいて
は、新ＳＲライブラリＮＳＲＬの内容が旧ＳＲライブラ
リに移送されて用いられる。

【００７２】それ以外については、第２の実施の形態の
場合と同様の処理が実行され、旧ライブラリが作成され
ることになる。このような状態において、回路に変更が
加えられ、シミュレーションを再度実行する場合には、
第２の実施の形態の場合と同様に、ブロック分割処理
（ステップＳ２０）により、ブロック分割がなされ、差
分抽出処理（ステップＳ２１）によって旧回路と新回路
との間の差分が抽出される。

【００７３】次に、ライブラリ作成処理（ステップＳ２
２）では、更新に係るブロックのライブラリを作成する
処理が実行されるが、このとき、各ブロックの入力波形
としては、旧ＳＲライブラリＯＳＲＬに格納されている
データが取得され、シミュレーションが実行される。具
体的には、ブロックＢ２’およびブロックＢ６’の入力
波形（ブロックＢ１とブロックＢ５の出力波形）が旧Ｓ
ＲライブラリＯＳＲＬから取得され、ブロックＢ２’お
よびブロックＢ６’についてのシミュレーションが実行
される。

【００７４】そして、シミュレーションの結果として得
られたブロックＢ２’およびブロックＢ６’の出力波形
は、ブロックＢ３’の入力波形とされ、ブロックＢ３’
に対するシミュレーションが実行される。また、ブロッ
クＢ３’の出力は、ブロックＢ４’に対して与えられ、
ブロックＢ４’に対するシミュレーションが実行され
る。このようにして作成された更新に係るブロックのラ
イブラリは、更新部ライブラリＲＬに対して格納され
る。

【００７５】ライブラリ結合処理（ステップＳ２３）で
は、更新されたブロックに係るライブラリがライブラリ
作成処理（ステップＳ２２）を介して更新部ＳＲライブ
ラリＲＳＲＬから取得され、更新されていないブロック
のライブラリがライブラリ作成処理（ステップＳ２２）
を介して旧ＳＲライブラリＯＳＲＬから取得され、これ
らを結合して新たなライブラリが作成され、新ＳＲライ
ブラリＮＳＲＬに格納される。また、ライブラリ結合処
理（ステップＳ２３）では、更新に係るブロックのライ
ブラリが更新部ライブラリＲＬから取得され、更新され
ていないブロックのライブラリが旧ライブラリＯＬから
取得され、これらを結合して新たなライブラリが作成さ
れ、新ライブラリＮＬに格納される。

【００７６】パス遅延算出処理（ステップＳ２４）で
は、新ライブラリＮＬに格納されているライブラリを参
照して、回路全体に係るパス遅延時間が算出され、解析
結果データとして出力される。

【００７７】ところで、回路に変更が再度加えられてシ
ミュレーションが実行される場合には、新ＳＲライブラ
リＮＳＲＬの内容が旧ＳＲライブラリＯＳＲＬに移送さ
れ、また、新ライブラリＮＬの内容が旧ライブラリＯＬ
に移送され、前述の場合と同様の手続きにより、処理が
実行されることになる。

【００７８】本発明の第２の実施の形態の場合では、最
初のシミュレーションで得られた結果を、ＳＲライブラ
リＳＲＬおよび旧ライブラリＯＬに対して登録し、それ
以降のシミュレーションでは、これらのライブラリに格
納されたデータとの差異をもとめて更新に係るブロック
に関してのみシミュレーションを行うようにしたが、第
３の実施の形態では、直前の回路のシミュレーションで
得られた結果を、旧ＳＲライブラリＯＳＲＬおよび旧ラ
イブラリＯＬに対して登録し、更新に係るブロックに対
するシミュレーションでは、これらのライブラリに格納
されたデータの差異を求め、変更されている部分に関し
てのみシミュレーションを行うようにしたので、回路の
変更が繰り返された場合でも、解析処理を高速に実行す
ることが可能となる。

【００７９】なお、第２の実施の形態と、第３の実施の
形態とを比較すると、第３の実施の形態では、処理は高
速であるが、回路の変更を繰り返した場合には直前の回
路との比較でデータが生成されるため、シミュレーショ
ンの度に誤差が累積する傾向にある。しかし、第２の実
施の形態では、比較の対象は常に初回のシミュレーショ
ンにおける結果であるので、誤差の累積が発生しない代
わりに、処理速度が低下するという特徴を有している。

【００８０】以上に説明したように、本発明によれば、
回路の設計時に頻繁に発生する回路の変更に伴うタイミ
ング解析処理を迅速に実行することが可能となり、その
結果、回路設計に要する時間を大幅に短縮することが可
能となる。

【００８１】なお、以上の実施の形態では、パス遅延特
性を求めるシミュレーションを例に挙げて説明を行った
が、本発明はこのような場合にのみ限定されるものでは
ない。

【００８２】また、以上の実施の形態では、更新された
ブロックの前後に位置するブロックを影響を受けるブロ
ックとして特定するようにしたが、実際にライブラリを
作成した際の値の変化を基準にして影響を受けるブロッ
クを特定するようにしてもよい。

【００８３】更に、本実施の形態では、先ず、回路をブ
ロックに分割してから更新部分を認識する処理を行って
いるが、先に外部端子の対応付けを行い、新旧回路を比
較して更新部分を認識してからブロック分割を行い、ブ
ロック毎に更新の有無を判定するようにしてもよい。な
お、冗長ブロックに関しては、特に考慮しないようにし
てもよい。

【００８４】最後に、上記の処理機能は、コンピュータ
によって実現することができる。その場合、半導体設計
支援装置が有すべき機能の処理内容は、コンピュータで
読み取り可能な記録媒体に記録されたプログラムに記述
されており、このプログラムをコンピュータで実行する
ことにより、上記処理がコンピュータで実現される。コ
ンピュータで読み取り可能な記録媒体としては、磁気記
録装置や半導体メモリ等がある。市場へ流通させる場合
には、ＣＤ−ＲＯＭ(Compact Disk Read OnlyMemory)や
フロッピー（登録商標）ディスク等の可搬型記録媒体に
プログラムを格納して流通させたり、ネットワークを介
して接続されたコンピュータの記憶装置に格納してお
き、ネットワークを通じて他のコンピュータに転送する
こともできる。コンピュータで実行する際には、コンピ
ュータ内のハードディスク装置等にプログラムを格納し
ておき、メインメモリにロードして実行する。

【００８５】（付記１）半導体装置の設計を支援する
半導体装置設計支援装置において、設計対象となる回路
を２つ以上のブロックと呼ばれる部分回路に分割する分
割手段と、前記ブロック単位でシミュレーションを実行
するシミュレーション手段と、前記シミュレーション結
果をブロック単位で格納するシミュレーション結果格納
手段と、回路変更がなされた場合には、その影響を受け
るブロックを特定する影響ブロック特定手段と、前記影
響ブロック特定手段によって特定されたブロックのみに
ついて再度シミュレーションを実行する再シミュレーシ
ョン手段と、前記再シミュレーション手段によるシミュ
レーション結果と、前記シミュレーション結果格納手段
に格納されている他のブロックに係るシミュレーション
結果とを総合して、変更後の回路の特性を算出する算出
手段と、を有することを特徴とする半導体装置設計支援
装置。

【００８６】（付記２）各ブロックへの入力波形を、
ブロック単位で格納する入力波形格納手段を更に有し、
前記再シミュレーション手段は、前記影響ブロック特定
手段によって特定されたブロックに対するシミュレーシ
ョンを実行する際には、前記入力波形格納手段に格納さ
れている該当する入力波形を使用してシミュレーション
を実行することを特徴とする付記１記載の半導体装置設
計支援装置。

【００８７】（付記３）前記影響ブロック特定手段
は、最初のシミュレーション時における回路との比較に
より影響を受けるブロックを特定することを特徴とする
付記１記載の半導体装置設計支援装置。

【００８８】（付記４）前記影響ブロック特定手段
は、変更直前のシミュレーション時における回路との比
較により影響を受けるブロックを特定することを特徴と
する付記１記載の半導体装置設計支援装置。

【００８９】（付記５）前記シミュレーション手段
は、出力に対して影響を与えない冗長ブロックに関して
は、シミュレーションの対象から除外することを特徴と
する付記１記載の半導体装置設計支援装置。

【００９０】（付記６）半導体装置の設計を支援する
処理をコンピュータに実行させるプログラムを記録した
コンピュータ読み取り可能な記録媒体において、コンピ
ュータを、設計対象となる回路を２つ以上のブロックと
呼ばれる部分回路に分割する分割手段、前記ブロック単
位でシミュレーションを実行するシミュレーション手
段、前記シミュレーション結果をブロック単位で格納す
るシミュレーション結果格納手段、回路変更がなされた
場合には、その影響を受けるブロックを特定する影響ブ
ロック特定手段、前記影響ブロック特定手段によって特
定されたブロックのみについて再度シミュレーションを
実行する再シミュレーション手段、前記再シミュレーシ
ョン手段によるシミュレーション結果と、前記シミュレ
ーション結果格納手段に格納されている他のブロックに
係るシミュレーション結果とを総合して、変更後の回路
の特性を算出する算出手段、として機能させるプログラ
ムを記録したコンピュータ読み取り可能な記録媒体。

【００９１】

【発明の効果】以上説明したように本発明では、半導体
装置の設計を支援する半導体装置設計支援装置におい
て、設計対象となる回路を２つ以上のブロックと呼ばれ
る部分回路に分割する分割手段と、ブロック単位でシミ
ュレーションを実行するシミュレーション手段と、シミ
ュレーション結果をブロック単位で格納するシミュレー
ション結果格納手段と、回路変更がなされた場合には、
その影響を受けるブロックを特定する影響ブロック特定
手段と、影響ブロック特定手段によって特定されたブロ
ックのみについて再度シミュレーションを実行する再シ
ミュレーション手段と、再シミュレーション手段による
シミュレーション結果と、シミュレーション結果格納手
段に格納されている他のブロックに係るシミュレーショ
ン結果とを総合して、変更後の回路の特性を算出する算
出手段と、を有するようにしたので、回路の一部に変更
が加えられた場合に、回路のシミュレーションを迅速に
実行することが可能となる。

【図面の簡単な説明】

【図１】本発明の動作原理を説明する原理図である。

【図２】本発明の第１の実施の形態の構成例を示すブロ
ック図である。

【図３】本発明の第１の実施の形態の動作を説明する図
である。

【図４】分割された回路の一例を示す図である。

【図５】変更後の回路の一例を示す図である。

【図６】変更前後における回路の外部端子の対応関係を
示す表である新旧外部端子対応表の一例を示す図であ
る。

【図７】新旧外部端子対応表の他の一例を示す図であ
る。

【図８】ライブラリ作成ブロックリストの一例を示す図
である。

【図９】新旧対応リストの一例を示す図である。

【図１０】入力波形の一例を示す図である。

【図１１】図３に示す実施の形態において実行される処
理の一例を説明するフローチャートである。

【図１２】本発明の第２の実施の形態の動作を説明する
図である。

【図１３】ＳＲライブラリに格納されているデータの一
例を示す図である。

【図１４】本発明の第３の実施の形態の動作を説明する
図である。

【図１５】従来において、対象となる回路を複数のブロ
ックに分割して解析を行う方法の概略を示す図である。

【符号の説明】

１半導体装置設計支援装置１ａ分割手段１ｂシミュレーション手段１ｃシミュレーション結果格納手段１ｄ入力波形格納手段１ｅ影響ブロック特定手段１ｆ再シミュレーション手段１ｇ算出手段１０半導体装置設計支援装置１０ａＣＰＵ１０ｂＲＯＭ１０ｃＲＡＭ１０ｄＨＤＤ１０ｅＧＣ１０ｆＩ／Ｆ１１表示装置１２入力装置

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B046 AA08 GA01 JA04 KA06 5B049 BB07 CC21 DD00 DD05 EE01 EE42 FF03 FF04 FF09 5F064 DD04 DD07 EE47 HH06 HH09 HH12

Claims

【特許請求の範囲】

【請求項１】半導体装置の設計を支援する半導体装置
設計支援装置において、設計対象となる回路を２つ以上のブロックと呼ばれる部
分回路に分割する分割手段と、前記ブロック単位でシミュレーションを実行するシミュ
レーション手段と、前記シミュレーション結果をブロック単位で格納するシ
ミュレーション結果格納手段と、回路変更がなされた場合には、その影響を受けるブロッ
クを特定する影響ブロック特定手段と、前記影響ブロック特定手段によって特定されたブロック
のみについて再度シミュレーションを実行する再シミュ
レーション手段と、前記再シミュレーション手段によるシミュレーション結
果と、前記シミュレーション結果格納手段に格納されて
いる他のブロックに係るシミュレーション結果とを総合
して、変更後の回路の特性を算出する算出手段と、を有することを特徴とする半導体装置設計支援装置。
【請求項２】各ブロックへの入力波形を、ブロック単
位で格納する入力波形格納手段を更に有し、前記再シミュレーション手段は、前記影響ブロック特定
手段によって特定されたブロックに対するシミュレーシ
ョンを実行する際には、前記入力波形格納手段に格納さ
れている該当する入力波形を使用してシミュレーション
を実行することを特徴とする請求項１記載の半導体装置
設計支援装置。
【請求項３】前記影響ブロック特定手段は、最初のシ
ミュレーション時における回路との比較により影響を受
けるブロックを特定することを特徴とする請求項１記載
の半導体装置設計支援装置。
【請求項４】前記影響ブロック特定手段は、変更直前
のシミュレーション時における回路との比較により影響
を受けるブロックを特定することを特徴とする請求項１
記載の半導体装置設計支援装置。
【請求項５】半導体装置の設計を支援する処理をコン
ピュータに実行させるプログラムを記録したコンピュー
タ読み取り可能な記録媒体において、コンピュータを、設計対象となる回路を２つ以上のブロックと呼ばれる部
分回路に分割する分割手段、前記ブロック単位でシミュレーションを実行するシミュ
レーション手段、前記シミュレーション結果をブロック単位で格納するシ
ミュレーション結果格納手段、回路変更がなされた場合には、その影響を受けるブロッ
クを特定する影響ブロック特定手段、前記影響ブロック特定手段によって特定されたブロック
のみについて再度シミュレーションを実行する再シミュ
レーション手段、前記再シミュレーション手段によるシミュレーション結
果と、前記シミュレーション結果格納手段に格納されて
いる他のブロックに係るシミュレーション結果とを総合
して、変更後の回路の特性を算出する算出手段、として機能させるプログラムを記録したコンピュータ読
み取り可能な記録媒体。