JP2021007025A - 集積回路の設計システムおよび方法 - Google Patents
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Abstract
Description
def inplane_capacitor(width, length, offset, wiring_layer):
draw_box(
-width/2,
-length/2,
width/2,
length/2,
wiring_layer) //draws plate one
draw_box(
-width/2 + offset,
-length/2+ offset,
width/2 + offset,
length/2 + offset,
wiring layer_layer) //draws plate two
def inplane_capacitor(width, length, offset, pad_width, pad_length, wiring_layer):
draw_box(
-width/2,
-length/2,
width/2,
length/2,
wiring_layer) //draws plate 1
//draw plate two, with extra pad:
draw_box(
-width/2 + offset,
-length/2+ offset,
width/2 + offset,
length/2 + offset,
wiring_layer)
draw_box(
-pad_width/2,
length/2,
pad_width/2,
length/2 + pad_length,
wiring_layer)
106 ユーザデバイス
110 集積回路の設計システム
112 設計モジュール
114 開発モジュール
120 構成要素の定義ライブラリ
122 構成要素の定義の第1のセット
124 構成要素の定義の第2のセット
130 デバイス設計ライブラリ
132 デバイス設計の第1のセット
134 デバイス設計の第2のセット
200 平面キャパシタ
202 プレート、平面電極
204 プレート、平面電極
220 平面キャパシタ
Claims (15)
- コンピュータによって実行される方法であって、前記方法が、
ユーザ入力によって、複数の構成要素の定義を生成するステップを含み、構成要素の定義が、電子回路で使用するためのディスクリート回路の構成要素を定義し、かつ構成要素メタデータを含み、前記構成要素メタデータが、
前記構成要素の定義によって定義される前記ディスクリート回路の構成要素の構成要素の種類と、
電子回路の1つまたは複数のレイヤにおける、前記ディスクリート回路の構成要素の物理的な実現のための物理的な寸法を定義するジオメトリックなパラメータ化データと、
前記構成要素の定義によって記述される前記ディスクリート回路の構成要素のバージョンレベルとを記述し、
同一のディスクリート回路の構成要素についての構成要素の定義について少なくとも2つのバージョンレベルが、前記それぞれのジオメトリックなパラメータ化データによって定義される物理的な寸法で異なっており、
前記方法が、
構成要素の定義ライブラリに前記構成要素の定義を記憶するステップを含む、
コンピュータによって実行される方法。 - 前記コンピュータによって実行される方法が、
ユーザ入力によって、デバイス設計を生成するステップをさらに含み、前記デバイス設計が、デバイスメタデータを含み、前記デバイスメタデータが、
前記構成要素の定義ライブラリに記憶される構成要素の定義から選択されるディスクリート回路の構成要素のセットであって、デバイスに含まれるディスクリート回路の構成要素のセットと、
ディスクリート回路の構成要素についての前記構成要素のバージョンレベルと、
前記デバイスに含まれる前記ディスクリート回路の構成要素のセットの回路接続を記述するネットワークリストと、
前記デバイス設計についてのバージョンレベルとを記述し、前記バージョンレベルが、ネットワークリスト、ディスクリート回路の構成要素のセット、および前記ディスクリート回路の構成要素のバージョンレベルの一意な組み合わせを定義し、
前記コンピュータによって実行される方法が、
前記デバイス設計から前記ディスクリート回路の構成要素のセットおよび前記デバイスに含まれる前記ディスクリート回路の構成要素の回路接続に基づいて、回路レイアウトを生成するステップをさらに含み、前記回路レイアウトを生成するステップが、前記バージョンレベルについて前記回路レイアウトを検証するステップを含む、
請求項1に記載のコンピュータによって実行される方法。 - 前記ディスクリート回路の構成要素の物理的な実現のための新しい物理的な寸法を定義する新しいジオメトリックなパラメータ化データを生成するために、前記ディスクリート回路の構成要素の前記物理的な実現のための物理的な寸法を定義する前記ジオメトリックなパラメータ化データを変更するとともに、変更されたジオメトリックなパラメータ化データに基づいて、前記ディスクリート回路の構成要素についての新しいバージョンレベルを生成することによって、前記デバイス設計における前記ディスクリート回路の構成要素の前記構成要素の定義のうちの1つについての前記構成要素メタデータを、ユーザ入力によって、修正するステップと、
新しい構成要素の定義として、前記修正された構成要素メタデータを記憶するステップと、
前記デバイス設計における前記構成要素の前記ディスクリート回路の構成要素の定義のうちの1つについての前記構成要素メタデータを修正したことに応じて、前記デバイス設計について新しいバージョンレベルを生成するステップと、
前記新しいバージョンレベルについて前記回路レイアウトを検証するステップとをさらに含む、
請求項2に記載の方法。 - 前記パラメータ化データが、1つまたは複数のレイヤのレイヤについて、ディスクリート回路の構成要素のそれぞれの回路素子についての素子ジオメトリを定義する、
請求項1に記載の方法。 - 前記回路素子が、導電性のトレースと、トレース間の非導電性のギャップとを含む、
請求項4に記載の方法。 - 1つまたは複数のプロセッサを含むデータ処理装置と、
前記データ処理装置とデータ通信するとともに、命令を記憶しているコンピュータ可読記憶媒体とを備えたシステムであって、前記命令が、
設計モジュールを定義し、前記設計モジュールが、前記データ処理装置によって実行されると、前記データ処理装置に以下の動作を実行させ、前記動作が、
ユーザ入力によって、複数の構成要素の定義を生成するステップを含み、各構成要素の定義が、電子回路で使用するための構成要素を定義し、かつ構成要素メタデータを含み、前記構成要素メタデータが、
前記構成要素の定義によって定義される前記構成要素の構成要素の種類と、
電子回路の1つまたは複数のレイヤにおける、前記構成要素の物理的な実現のための物理的な寸法を定義するジオメトリックなパラメータ化データと、
前記構成要素の定義によって記述される前記構成要素のバージョンレベルとを記述し、
同一の構成要素について定義する構成要素について少なくとも2つのバージョンレベルが、それぞれのジオメトリックなパラメータ化データによって定義される物理的な寸法で異なっており、
前記命令が、開発モジュールを定義し、前記開発モジュールが、前記データ処理装置によって実行されると、前記データ処理装置に以下の動作を実行させ、前記動作が、
ユーザ入力によって、デバイス設計を生成するステップを含み、前記デバイス設計が、デバイスメタデータを含み、前記デバイスメタデータが、
デバイスに含まれる構成要素のセットと、
各構成要素についての前記構成要素のバージョンレベルと、
前記構成要素のそれぞれについての、前記デバイスに含まれる前記構成要素のセットの回路接続を記述するネットワークリストと、
前記デバイス設計についてのバージョンレベルとを記述し、前記デバイス設計についての各バージョンレベルが、ネットワークリスト、構成要素のセット、および前記構成要素のバージョンレベルの一意な組み合わせを定義し、
前記動作が、
前記デバイス設計から、前記デバイスに含まれる前記構成要素のセットおよび前記構成要素の回路接続に基づいて、回路レイアウトを生成するステップを含み、前記回路レイアウトを生成するステップが、前記バージョンレベルについて前記回路レイアウトを物理的に検証するステップを含む、
システム。 - 前記設計モジュールが、以下のさらなる動作を実行し、前記さらなる動作が、
前記デバイス設計において前記構成要素のうちの1つを選択するステップと、
前記構成要素の物理的な実現のための新しい物理的な寸法を定義する新しいジオメトリックなパラメータ化データを生成するために、前記構成要素の前記物理的な実現のための物理的な寸法を定義する前記ジオメトリックなパラメータ化データを変更するとともに、変更されたジオメトリックなパラメータ化データに基づいて、前記構成要素についての新しいバージョンレベルを生成することによって、前記構成要素メタデータを、ユーザ入力によって、修正するステップと、
新しい構成要素の定義として、前記修正された構成要素メタデータを生成するステップとを含み、
前記開発モジュールが、以下のさらなる動作を実行し、前記さらなる動作が、
前記デバイス設計における前記構成要素のうちの1つについての選択、および前記新しい構成要素の定義の生成に応じて、前記デバイス設計について新しいバージョンレベルを生成するステップと、
前記新しいバージョンレベルについて前記回路レイアウトを物理的に検証するステップとを含み、
請求項6に記載のシステム。 - 前記パラメータ化データが、1つまたは複数のレイヤのそれぞれの、それぞれのレイヤについて、構成要素のそれぞれの回路素子についての素子ジオメトリを定義する、
請求項6に記載のシステム。 - 前記回路素子が、導電性のトレースと、トレース間の非導電性のギャップとを含む、
請求項8に記載のシステム。 - 前記パラメータ化データが、1つまたは複数のレイヤのそれぞれの、それぞれのレイヤについて、構成要素のそれぞれの回路素子における素子ジオメトリの互いの配置をさらに定義する、
請求項8に記載のシステム。 - コンピュータによって実行される方法であって、
データ記憶に記憶されるデバイス設計にアクセスするステップを含み、前記デバイス設計が、デバイスメタデータを含み、前記デバイスメタデータが、
デバイスに含まれる構成要素のセットと、
各構成要素についての前記構成要素のバージョンレベルとを含み、それぞれの構成要素が、構成要素の定義によって定義され、それぞれの構成要素の定義が、電子回路で使用するための構成要素を定義し、かつ構成要素メタデータを含み、前記構成要素メタデータが、
前記構成要素の定義によって定義される前記構成要素の構成要素の種類と、
電子回路の1つまたは複数のレイヤにおける、前記構成要素の物理的な実現のための物理的な寸法を定義するジオメトリックなパラメータ化データと、
前記構成要素の定義によって記述される構成要素のバージョンレベルとを記述し、
同一の構成要素を定義する構成要素について少なくとも2つのバージョンレベルが、それぞれのジオメトリックなパラメータ化データによって定義される物理的な寸法が異なっており、
前記デバイスメタデータが、
前記構成要素のそれぞれについて前記デバイスに含まれる前記構成要素のセットの回路接続を記述するネットワークリストと、
前記デバイス設計についてのバージョンレベルを記述し、各バージョンレベルが、ネットワークリスト、構成要素のセット、および前記構成要素のバージョンレベルの一意な組み合わせを定義し、
前記コンピュータによって実行される方法が、
前記構成要素の物理的な実現のための新しい物理的な寸法を定義する新しいジオメトリックなパラメータ化データを生成するために、前記構成要素の前記物理的な実現のための物理的な寸法を定義する前記ジオメトリックなパラメータ化データを変更するとともに、変更されたジオメトリックなパラメータ化データに基づいて、前記構成要素についての新しいバージョンレベルを生成することによって、選択された要素を、ユーザ入力によって、修正するステップと、
新しい構成要素の定義として、前記修正された構成要素メタデータを生成するステップと、
前記デバイス設計についての新しいバージョンレベルを生成するステップと、
前記新しいバージョンレベルについて前記回路レイアウトを物理的に検証するステップとを含む、
コンピュータによって実行される方法。 - 前記パラメータ化データが、1つまたは複数のレイヤのそれぞれの、それぞれのレイヤについて、構成要素のそれぞれの回路素子についての素子ジオメトリを定義する、
請求項11に記載の方法。 - 前記回路素子が、導電性のトレースと、トレース間の非導電性のギャップとを含む、
請求項12に記載の方法。 - 前記パラメータ化データが、1つまたは複数のレイヤのそれぞれの、それぞれのレイヤについて、構成要素のそれぞれの回路素子についての素子ジオメトリの互いの配置をさらに定義する、
請求項12に記載の方法。 - コンピュータプログラムを記憶するコンピュータ可読記憶媒体であって、前記コンピュータプログラムが、データ処理装置によって実行されると、前記データ処理装置に以下の動作を実行させる命令を含み、前記動作が、
ユーザ入力によって、複数の構成要素の定義を生成するステップを含み、各構成要素の定義が、電子回路で使用するためのディスクリート回路の構成要素を定義し、かつ構成要素メタデータを含み、前記構成要素メタデータが、
前記構成要素の定義によって定義される前記ディスクリート回路の構成要素の構成要素の種類と、
電子回路の1つまたは複数のレイヤにおける、前記ディスクリート回路の構成要素の物理的な実現のための物理的な寸法を定義するジオメトリックなパラメータ化データと、
前記構成要素の定義によって記述される前記ディスクリート回路の構成要素のバージョンレベルとを記述し、
同一のディスクリート回路の構成要素についての構成要素の定義について少なくとも2つのバージョンレベルが、それぞれのジオメトリックなパラメータ化データによって定義される物理的な寸法が異なっており、
前記動作が、
構成要素の定義ライブラリに前記構成要素の定義を記憶するステップを含む、
コンピュータ可読記憶媒体。
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Application Number | Priority Date | Filing Date | Title |
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JP2020158351A JP6968245B2 (ja) | 2016-12-23 | 2020-09-23 | 集積回路の設計システムおよび方法 |
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-
2020
- 2020-09-23 JP JP2020158351A patent/JP6968245B2/ja active Active
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