JP2003036280A - 設計用データライブラリ、半導体集積回路の設計方法、及び半導体集積回路の製造方法 - Google Patents
設計用データライブラリ、半導体集積回路の設計方法、及び半導体集積回路の製造方法Info
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Abstract
(57)【要約】
【課題】 半導体集積回路の基本セルを新規に揃える処
理を容易化するのに役立つ設計用データライブラリを提
供する。 【解決手段】 設計用データライブラリ（１）は、夫々
所定機能を有する回路の特性を複数のパラメータ（４Ｐ
ａ〜４Ｐｉ）を用いて表現した複数の回路データ（４ａ
〜４ｉ）がコンピュータ装置（２）で読取り可能な記録
媒体（３）に格納され、前記複数の回路データのパラメ
ータの値は前記回路データとは別に与えられるパラメー
タデータ（５，６）によって決定される。基本セルを新
規に用意するときは、回路データに対してそのパラメー
タデータを変更すればよい。回路特性を示すパラメータ
によって回路データ毎の相関を把握することができ、製
造プロセス世代間を渡る基本セル設計において、基本セ
ルに与える回路特性の設計思想を継承でき、新規基本セ
ルを用意するときは、回路データに対してその具体的な
設計値の変更が容易になる。
理を容易化するのに役立つ設計用データライブラリを提
供する。 【解決手段】 設計用データライブラリ（１）は、夫々
所定機能を有する回路の特性を複数のパラメータ（４Ｐ
ａ〜４Ｐｉ）を用いて表現した複数の回路データ（４ａ
〜４ｉ）がコンピュータ装置（２）で読取り可能な記録
媒体（３）に格納され、前記複数の回路データのパラメ
ータの値は前記回路データとは別に与えられるパラメー
タデータ（５，６）によって決定される。基本セルを新
規に用意するときは、回路データに対してそのパラメー
タデータを変更すればよい。回路特性を示すパラメータ
によって回路データ毎の相関を把握することができ、製
造プロセス世代間を渡る基本セル設計において、基本セ
ルに与える回路特性の設計思想を継承でき、新規基本セ
ルを用意するときは、回路データに対してその具体的な
設計値の変更が容易になる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
設計に用いる設計用データライブラリ、その設計用デー
タライブラリを用いた半導体集積回路の設計方法、その
設計方法で設計された半導体集積回路の製造方法に関
し、例えば、半導体集積回路製造プロセスの世代交代を
念頭においたプリミティブセルライブラリの実現のため
に適用して有効な技術に関する。
設計に用いる設計用データライブラリ、その設計用デー
タライブラリを用いた半導体集積回路の設計方法、その
設計方法で設計された半導体集積回路の製造方法に関
し、例えば、半導体集積回路製造プロセスの世代交代を
念頭においたプリミティブセルライブラリの実現のため
に適用して有効な技術に関する。
【０００２】
【従来の技術】半導体集積回路の設計では、既に検証済
みの設計資産の有効活用を図るために、予めセルライブ
ラリで定義された論理ゲート、アンプ、機能モジュール
等の多数の基本セルを設計部品として用いることが行わ
れている。従来、基本セルとして定義されている回路の
性質は、トランジスタサイズ、ＣＭＯＳ回路におけるｐ
チャネル型とｎチャンネル型との間のＭＯＳトランジス
タサイズ比、回路パターン形状などを具体的に数値で定
義している。
みの設計資産の有効活用を図るために、予めセルライブ
ラリで定義された論理ゲート、アンプ、機能モジュール
等の多数の基本セルを設計部品として用いることが行わ
れている。従来、基本セルとして定義されている回路の
性質は、トランジスタサイズ、ＣＭＯＳ回路におけるｐ
チャネル型とｎチャンネル型との間のＭＯＳトランジス
タサイズ比、回路パターン形状などを具体的に数値で定
義している。
【０００３】
【発明が解決しようとする課題】本発明者は、プロセス
世代の移行などに呼応して設計部品としての基本セルの
ライブラリもそれに追従させることについて検討した。
例えば、既存の基本セルライブラリに対し、プロセス世
代の移行、トランジスタサイズの変更、ＣＭＯＳ回路に
おけるｐチャネル型とｎチャンネル型との間のＭＯＳト
ランジスタサイズ比変更などを行うことを想定する。従
来のように、基本セルにおけるトランジスタサイズなど
の回路の性質が夫々個別に数値だけで定義される場合に
は、定義された数値に内在されている設計思想を把握す
ることが実質的に不可能である。例えば、基本セル相互
間でパターン形状やトランジスタのスタック数に相異が
あるとき、トランジスタの回路特性を決定する数値には
其の相違点の何が考慮されているかを把握するための手
がかりになるものがない。要するに、回路定数が単なる
数値で定義されているだけの既存の基本セルに対して製
造プロセスの世代移行等を図ろうとしても、その基本セ
ルに内在する回路設計思想を継承することができない。
結局、製造プロセスの世代移行等を企図した新規の基本
セルに対してある程度の信頼性を得るには、基本セル夫
々の回路の性質に応じた数値を新規に入力し直し、最初
から特性の検証を全てやり直す手間をかけることが必要
になってしまう。
世代の移行などに呼応して設計部品としての基本セルの
ライブラリもそれに追従させることについて検討した。
例えば、既存の基本セルライブラリに対し、プロセス世
代の移行、トランジスタサイズの変更、ＣＭＯＳ回路に
おけるｐチャネル型とｎチャンネル型との間のＭＯＳト
ランジスタサイズ比変更などを行うことを想定する。従
来のように、基本セルにおけるトランジスタサイズなど
の回路の性質が夫々個別に数値だけで定義される場合に
は、定義された数値に内在されている設計思想を把握す
ることが実質的に不可能である。例えば、基本セル相互
間でパターン形状やトランジスタのスタック数に相異が
あるとき、トランジスタの回路特性を決定する数値には
其の相違点の何が考慮されているかを把握するための手
がかりになるものがない。要するに、回路定数が単なる
数値で定義されているだけの既存の基本セルに対して製
造プロセスの世代移行等を図ろうとしても、その基本セ
ルに内在する回路設計思想を継承することができない。
結局、製造プロセスの世代移行等を企図した新規の基本
セルに対してある程度の信頼性を得るには、基本セル夫
々の回路の性質に応じた数値を新規に入力し直し、最初
から特性の検証を全てやり直す手間をかけることが必要
になってしまう。
【０００４】本発明の目的は、半導体集積回路製造プロ
セスの世代移行、トランジスタサイズの変更、ＣＭＯＳ
回路におけるｐチャネル型とｎチャンネル型とのＭＯＳ
トランジスタサイズ比変更などに答えるための基本セル
を新規に揃える処理を容易化するのに役立つ設計用デー
タライブラリを提供することにある。
セスの世代移行、トランジスタサイズの変更、ＣＭＯＳ
回路におけるｐチャネル型とｎチャンネル型とのＭＯＳ
トランジスタサイズ比変更などに答えるための基本セル
を新規に揃える処理を容易化するのに役立つ設計用デー
タライブラリを提供することにある。
【０００５】本発明の別の目的は、半導体集積回路製造
プロセスの世代移行などを念頭においた、プリミティブ
セルライブラリの実現を可能にする設計用データライブ
ラリを提供することにある。
プロセスの世代移行などを念頭においた、プリミティブ
セルライブラリの実現を可能にする設計用データライブ
ラリを提供することにある。
【０００６】本発明の更に別の目的は、半導体集積回路
製造プロセスの世代移行などが必要であっても、設計工
数の短縮と効率向上に寄与する半導体集積回路の設計方
法を提供することにある。
製造プロセスの世代移行などが必要であっても、設計工
数の短縮と効率向上に寄与する半導体集積回路の設計方
法を提供することにある。
【０００７】本発明のその他の目的は、半導体集積回路
製造プロセスの世代移行などに対して、低いコストで高
い信頼性をもった半導体集積回路を製造するのに好適な
方法を提供することにある。
製造プロセスの世代移行などに対して、低いコストで高
い信頼性をもった半導体集積回路を製造するのに好適な
方法を提供することにある。
【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１０】〔１〕《設計用データライブラリ》設計用
データライブラリ（１）は、夫々所定機能を有する回路
の特性を複数のパラメータを用いて表現した複数の回路
データ（４ａ〜４ｉ）がコンピュータ装置（２）で読取
り可能な記録媒体（３）に格納され、前記複数の回路デ
ータのパラメータの値は前記回路データとは別に与えら
れるパラメータデータ（５，６）によって決定されるも
のである。
データライブラリ（１）は、夫々所定機能を有する回路
の特性を複数のパラメータを用いて表現した複数の回路
データ（４ａ〜４ｉ）がコンピュータ装置（２）で読取
り可能な記録媒体（３）に格納され、前記複数の回路デ
ータのパラメータの値は前記回路データとは別に与えら
れるパラメータデータ（５，６）によって決定されるも
のである。
【００１１】前記回路データは、単数もしくは複数の回
路要素（例えばトランジスタや配線要素等）によって所
定機能（例えばＮＡＮＤゲート等）を実現するための回
路図データ（４Ｆａ〜４Ｆｉ）と、前記回路要素の特性
を表現するパラメータ（４Ｐａ〜４Ｐｉ）とを含む。前
記パラメータは、前記回路要素のパターンの形状を表現
可能な第１パラメータ（例えばｐチャンネル型ＭＯＳト
ランジスタとｎチャンネル型ＭＯＳトランジスタとのペ
アにおける夫々のゲート電極のコンタクト形状などの相
違を表すパラメータ）と、回路要素の駆動能力の倍率を
表現可能な第２パラメータ（例えばＭＯＳトランジスタ
の負荷駆動能力の倍数を表すパラメータ）と、を含んで
よい。前記パラメータには、前記回路図データ上におけ
る回路要素の位置を表現する第３パラメータを更に含ん
でよい。また、前記パラメータには、ＭＯＳトランジス
タの導電型と当該ＭＯＳトランジスタに直列されるＭＯ
Ｓトランジスタの数を示す第４パラメータを更に含んで
よい。
路要素（例えばトランジスタや配線要素等）によって所
定機能（例えばＮＡＮＤゲート等）を実現するための回
路図データ（４Ｆａ〜４Ｆｉ）と、前記回路要素の特性
を表現するパラメータ（４Ｐａ〜４Ｐｉ）とを含む。前
記パラメータは、前記回路要素のパターンの形状を表現
可能な第１パラメータ（例えばｐチャンネル型ＭＯＳト
ランジスタとｎチャンネル型ＭＯＳトランジスタとのペ
アにおける夫々のゲート電極のコンタクト形状などの相
違を表すパラメータ）と、回路要素の駆動能力の倍率を
表現可能な第２パラメータ（例えばＭＯＳトランジスタ
の負荷駆動能力の倍数を表すパラメータ）と、を含んで
よい。前記パラメータには、前記回路図データ上におけ
る回路要素の位置を表現する第３パラメータを更に含ん
でよい。また、前記パラメータには、ＭＯＳトランジス
タの導電型と当該ＭＯＳトランジスタに直列されるＭＯ
Ｓトランジスタの数を示す第４パラメータを更に含んで
よい。
【００１２】上記より、半導体集積回路製造プロセスの
世代移行、トランジスタサイズの変更、ＣＭＯＳ回路に
おけるｐチャネル型とｎチャンネル型とのＭＯＳトラン
ジスタサイズ比変更などに答えるための基本セルを新規
に用意するときは、回路データに対してそのパラメータ
データを変更すればよい。このとき、回路特性を示すパ
ラメータを考慮することにより回路データに対する設計
思想を把握することができる。例えば、ＣＭＯＳインバ
ータの基本セルにおいて、ゲート入力に他の配線層から
のコンタクトを必要とするか否かのパターン形状の相違
によりゲート幅寸法に差がある場合に、その差の要因を
形状に関する第１パラメータが示す。また、論理ゲート
回路におけるＭＯＳトランジスタの直列段数の相違や負
荷駆動能力の相違によりゲート幅寸法に差がある場合
に、その差の要因をトランジスタの導電型及び直列段数
に関する第４パラメータ及び回路要素の負荷駆動能力の
倍数を示す第２パラメータによって把握することができ
る。したがって、パラメータが表現する回路特性と、そ
のパラメータに与えられた数値との間の相関を把握する
ことが可能であり、これは、パラメータに与えられたパ
ラメータデータがそのパラメータデータを採用すること
についての設計思想を表現できることになる。要する
に、製造プロセス世代間を渡るセル設計などにおいて、
セルに与える回路特性の設計思想を継承することができ
る。よって、回路設計上の設計思想が製造プロセス世代
間を渡り正確に移行でき、新規基本セルを用意するとき
は、回路データに対してその具体的な設計値の変更が容
易になる。
世代移行、トランジスタサイズの変更、ＣＭＯＳ回路に
おけるｐチャネル型とｎチャンネル型とのＭＯＳトラン
ジスタサイズ比変更などに答えるための基本セルを新規
に用意するときは、回路データに対してそのパラメータ
データを変更すればよい。このとき、回路特性を示すパ
ラメータを考慮することにより回路データに対する設計
思想を把握することができる。例えば、ＣＭＯＳインバ
ータの基本セルにおいて、ゲート入力に他の配線層から
のコンタクトを必要とするか否かのパターン形状の相違
によりゲート幅寸法に差がある場合に、その差の要因を
形状に関する第１パラメータが示す。また、論理ゲート
回路におけるＭＯＳトランジスタの直列段数の相違や負
荷駆動能力の相違によりゲート幅寸法に差がある場合
に、その差の要因をトランジスタの導電型及び直列段数
に関する第４パラメータ及び回路要素の負荷駆動能力の
倍数を示す第２パラメータによって把握することができ
る。したがって、パラメータが表現する回路特性と、そ
のパラメータに与えられた数値との間の相関を把握する
ことが可能であり、これは、パラメータに与えられたパ
ラメータデータがそのパラメータデータを採用すること
についての設計思想を表現できることになる。要する
に、製造プロセス世代間を渡るセル設計などにおいて、
セルに与える回路特性の設計思想を継承することができ
る。よって、回路設計上の設計思想が製造プロセス世代
間を渡り正確に移行でき、新規基本セルを用意するとき
は、回路データに対してその具体的な設計値の変更が容
易になる。
【００１３】以上により、半導体集積回路製造プロセス
の世代移行、トランジスタサイズの変更、ＣＭＯＳ回路
におけるｐチャネル型とｎチャンネル型とのＭＯＳトラ
ンジスタサイズ比変更など行うことを念頭においた、プ
リミティブセルライブラリを実現することができる。
の世代移行、トランジスタサイズの変更、ＣＭＯＳ回路
におけるｐチャネル型とｎチャンネル型とのＭＯＳトラ
ンジスタサイズ比変更など行うことを念頭においた、プ
リミティブセルライブラリを実現することができる。
【００１４】〔２〕《半導体集積回路の設計方法》半導
体集積回路の設計方法は、夫々所定機能を有する回路の
特性を複数のパラメータを用いて表現した複数の回路デ
ータを入力する第１処理（Ｓ１）と、前記複数の回路デ
ータのパラメータの値を特定するパラメータデータを入
力する第２処理（Ｓ２）と、入力したパラメータデータ
を参照して前記回路データ毎の回路パターンデータを生
成する第３処理（Ｓ３）と、前記第３処理で生成された
回路パターンデータを回路パターン部品として半導体集
積回路のレイアウト設計を行なう第４処理（Ｓ９）と、
を含む。
体集積回路の設計方法は、夫々所定機能を有する回路の
特性を複数のパラメータを用いて表現した複数の回路デ
ータを入力する第１処理（Ｓ１）と、前記複数の回路デ
ータのパラメータの値を特定するパラメータデータを入
力する第２処理（Ｓ２）と、入力したパラメータデータ
を参照して前記回路データ毎の回路パターンデータを生
成する第３処理（Ｓ３）と、前記第３処理で生成された
回路パターンデータを回路パターン部品として半導体集
積回路のレイアウト設計を行なう第４処理（Ｓ９）と、
を含む。
【００１５】前記第２処理においてパラメータデータは
設計すべき半導体集積回路に適用する製造プロセスに応
じて決定すればよい。
設計すべき半導体集積回路に適用する製造プロセスに応
じて決定すればよい。
【００１６】上記設計方法は前記設計用データライブラ
リを上記プリミティブセルライブラリとして用いるもの
であり、固有の製造プロセスなどを用いるユーザ仕様に
則ったセルライブラリを速やかに実現して、半導体集積
回路の設計工数の短縮と効率向上に寄与することができ
る。
リを上記プリミティブセルライブラリとして用いるもの
であり、固有の製造プロセスなどを用いるユーザ仕様に
則ったセルライブラリを速やかに実現して、半導体集積
回路の設計工数の短縮と効率向上に寄与することができ
る。
【００１７】〔３〕《半導体集積回路の製造方法》半導
体集積回路の製造方法は、夫々所定機能を有する回路の
特性を複数のパラメータを用いて表現した複数の回路デ
ータを入力する第１処理（Ｓ１）と、前記複数の回路デ
ータのパラメータの値を特定するパラメータデータを入
力する第２処理（Ｓ２）と、入力したパラメータデータ
を参照して前記回路データ毎の回路パターンデータを生
成する第３処理（Ｓ３）と、前記第３処理で生成された
回路パターンデータを回路パターン部品として半導体集
積回路のレイアウト設計を行なう第４処理（Ｓ９）と、
前記第４処理で設計されたレイアウトに基づいて半導体
基板に回路を形成する第５処理（Ｓ１０）と、を含む。
体集積回路の製造方法は、夫々所定機能を有する回路の
特性を複数のパラメータを用いて表現した複数の回路デ
ータを入力する第１処理（Ｓ１）と、前記複数の回路デ
ータのパラメータの値を特定するパラメータデータを入
力する第２処理（Ｓ２）と、入力したパラメータデータ
を参照して前記回路データ毎の回路パターンデータを生
成する第３処理（Ｓ３）と、前記第３処理で生成された
回路パターンデータを回路パターン部品として半導体集
積回路のレイアウト設計を行なう第４処理（Ｓ９）と、
前記第４処理で設計されたレイアウトに基づいて半導体
基板に回路を形成する第５処理（Ｓ１０）と、を含む。
【００１８】上記製造方法は前記設計用データライブラ
リを上記プリミティブセルライブラリとして用いた設計
方法を適用したものであり、プロセス世代間を渡るセル
設計などにおいて設計思想を継承した回路設計が実現で
き、回路パラメータの信頼性が向上し、高信頼性実現に
寄与でき、結果的に、それによって製造される半導体集
積回路自体の性能向上と信頼性向上を実現することがで
きる。
リを上記プリミティブセルライブラリとして用いた設計
方法を適用したものであり、プロセス世代間を渡るセル
設計などにおいて設計思想を継承した回路設計が実現で
き、回路パラメータの信頼性が向上し、高信頼性実現に
寄与でき、結果的に、それによって製造される半導体集
積回路自体の性能向上と信頼性向上を実現することがで
きる。
【００１９】
【発明の実施の形態】図１には本発明に係る設計用デー
タライブラリの一例である回路データライブラリが示さ
れる。回路データライブラリ１は、特に制限されない
が、コンピュータ装置２で読取り可能なハードディスク
等の記録媒体３に複数の回路データ４ａ〜４ｉを保有し
て成る。回路データ４ａ〜４ｉは夫々所定機能を有する
回路の特性（プロパティー）を複数のパラメータを用い
て表現したデータであり、単数もしくは複数の回路要素
（例えばトランジスタや配線要素等）によって所定機能
（例えばナンドゲート等）を実現するための回路図デー
タ４Ｆａ〜４Ｆｉと、前記回路要素の特性を表現するパ
ラメータ４Ｐａ〜４Ｐｉとを含む。前記複数の回路デー
タ４ａ〜４ｉのパラメータ４Ｐａ〜４Ｐｉの値は前記回
路データ４ａ〜４ｉとは別に与えられるパラメータデー
タのテーブル（パラメータテーブル）５によって決定さ
れる。コンピュータ装置２は回路データ４ａ〜４ｉに対
してパラメータテーブル５を読み込めば、そのパラメー
タテーブル５で定義されるパラメータの具体的な値に従
って、個々の回路データ４ａ〜４ｉに応ずる回路パター
ンデータ等が決定され、それらを、回路設計若しくはレ
イアウト設計（配置配線設計）のための基本セルのライ
ブラリ（回路パターンライブラリ）７として用いること
ができる。パラメータテーブル５に代えて別のパラメー
タテーブル６を読み込めば、今度は、そのテーブル６で
定義されたパラメータの具体的な値に従って、個々の回
路データ４ａ〜４ｉに応ずる回路パターンデータ等が決
定され、それらを、更に別の基本セルのライブラリとし
て用いることができる。
タライブラリの一例である回路データライブラリが示さ
れる。回路データライブラリ１は、特に制限されない
が、コンピュータ装置２で読取り可能なハードディスク
等の記録媒体３に複数の回路データ４ａ〜４ｉを保有し
て成る。回路データ４ａ〜４ｉは夫々所定機能を有する
回路の特性（プロパティー）を複数のパラメータを用い
て表現したデータであり、単数もしくは複数の回路要素
（例えばトランジスタや配線要素等）によって所定機能
（例えばナンドゲート等）を実現するための回路図デー
タ４Ｆａ〜４Ｆｉと、前記回路要素の特性を表現するパ
ラメータ４Ｐａ〜４Ｐｉとを含む。前記複数の回路デー
タ４ａ〜４ｉのパラメータ４Ｐａ〜４Ｐｉの値は前記回
路データ４ａ〜４ｉとは別に与えられるパラメータデー
タのテーブル（パラメータテーブル）５によって決定さ
れる。コンピュータ装置２は回路データ４ａ〜４ｉに対
してパラメータテーブル５を読み込めば、そのパラメー
タテーブル５で定義されるパラメータの具体的な値に従
って、個々の回路データ４ａ〜４ｉに応ずる回路パター
ンデータ等が決定され、それらを、回路設計若しくはレ
イアウト設計（配置配線設計）のための基本セルのライ
ブラリ（回路パターンライブラリ）７として用いること
ができる。パラメータテーブル５に代えて別のパラメー
タテーブル６を読み込めば、今度は、そのテーブル６で
定義されたパラメータの具体的な値に従って、個々の回
路データ４ａ〜４ｉに応ずる回路パターンデータ等が決
定され、それらを、更に別の基本セルのライブラリとし
て用いることができる。
【００２０】図２には前記回路図データとパラメータの
例が示される。回路図データは１個のｐチャンネル型Ｍ
ＯＳトランジスタ（４Ｆｂ）で代表される素子レベル、
２入力ＮＡＮＤ（ナンド）ゲート（４Ｆｃ）で代表され
るゲートレベル、２入力ＮＡＮＤゲート回路（４Ｆｄ）
に代表されるトランジスタ回路レベルの何れのレベルで
定義することも可能である。少なくとも、トランジスタ
回路レベルでの回路図定義は必須である。４Ｆｂ，４Ｆ
ｃ，４Ｆｄで代表される夫々の回路図データにはその記
述レベルに応じたパラメータ４Ｐｂ，４Ｐｃ，４Ｐｄが
付随される。パラメータの詳細は以下で説明する。
例が示される。回路図データは１個のｐチャンネル型Ｍ
ＯＳトランジスタ（４Ｆｂ）で代表される素子レベル、
２入力ＮＡＮＤ（ナンド）ゲート（４Ｆｃ）で代表され
るゲートレベル、２入力ＮＡＮＤゲート回路（４Ｆｄ）
に代表されるトランジスタ回路レベルの何れのレベルで
定義することも可能である。少なくとも、トランジスタ
回路レベルでの回路図定義は必須である。４Ｆｂ，４Ｆ
ｃ，４Ｆｄで代表される夫々の回路図データにはその記
述レベルに応じたパラメータ４Ｐｂ，４Ｐｃ，４Ｐｄが
付随される。パラメータの詳細は以下で説明する。
【００２１】図３にはパラメータの種類が例示される。
パラメータの種類は、特に制限されないが、セルネーム
（ＣＮ）、パワー（ＰＷ）、レイアウト形状（ＬＰ）、
ポジション（ＰＳ）、ゲート折り返し本数（ＧＣ）、配
線（ＥＷ）とされる。
パラメータの種類は、特に制限されないが、セルネーム
（ＣＮ）、パワー（ＰＷ）、レイアウト形状（ＬＰ）、
ポジション（ＰＳ）、ゲート折り返し本数（ＧＣ）、配
線（ＥＷ）とされる。
【００２２】前記セルネーム（ＣＮ）は回路図データを
総称するセルの識別名称、或は回路図データの構成要素
である回路素子などを指称するセルの識別名称を意味す
る。例えばＰ１＿Ｎ１は、ＭＯＳトランジスタの導電型
とスタック数を示すパラメータ（第４パラメータ）であ
り、１個のｐチャネル型ＭＯＳトランジスタ（Ｐ１）を
意味し、これは１個のｎチャネル型ＭＯＳトランジスタ
（Ｎ１）に直列配置されるものであることを意味する。
別の例として、図２の回路図データ４Ｆｄ中のｐチャン
ネル型ＭＯＳトランジスタＴｒｐは、Ｐ１＿Ｎ２と表さ
れ、ｎチャンネル型ＭＯＳトランジスタＴｒｎはＮ２＿
Ｐ１と表される。前記Ｎ２＿Ｐ１の表記は、直列接続さ
れた２個のｎチャネル型ＭＯＳトランジスタ（Ｎ２）を
意味し、これは１個のｐチャネル型ＭＯＳトランジスタ
（Ｐ１）に直列されるものであることを意味する。前記
２ＮＡＮＤは２入力ＮＡＮＤゲートを意味する。
総称するセルの識別名称、或は回路図データの構成要素
である回路素子などを指称するセルの識別名称を意味す
る。例えばＰ１＿Ｎ１は、ＭＯＳトランジスタの導電型
とスタック数を示すパラメータ（第４パラメータ）であ
り、１個のｐチャネル型ＭＯＳトランジスタ（Ｐ１）を
意味し、これは１個のｎチャネル型ＭＯＳトランジスタ
（Ｎ１）に直列配置されるものであることを意味する。
別の例として、図２の回路図データ４Ｆｄ中のｐチャン
ネル型ＭＯＳトランジスタＴｒｐは、Ｐ１＿Ｎ２と表さ
れ、ｎチャンネル型ＭＯＳトランジスタＴｒｎはＮ２＿
Ｐ１と表される。前記Ｎ２＿Ｐ１の表記は、直列接続さ
れた２個のｎチャネル型ＭＯＳトランジスタ（Ｎ２）を
意味し、これは１個のｐチャネル型ＭＯＳトランジスタ
（Ｐ１）に直列されるものであることを意味する。前記
２ＮＡＮＤは２入力ＮＡＮＤゲートを意味する。
【００２３】パワー（ＰＷ）はセルネーム（ＣＮ）で示
される回路の駆動能力を倍力のような相対値（倍率）で
示すパラメータ（第２パラメータ）である。倍力は×０
０、×０５、×１、×１５、×２のように表される。×
１を基準値とすると、×００は抵抗素子互換、×０は最
低動作保証倍力、×２は基準の２倍の倍力を意味する。
される回路の駆動能力を倍力のような相対値（倍率）で
示すパラメータ（第２パラメータ）である。倍力は×０
０、×０５、×１、×１５、×２のように表される。×
１を基準値とすると、×００は抵抗素子互換、×０は最
低動作保証倍力、×２は基準の２倍の倍力を意味する。
【００２４】前記レイアウト形状（ＬＰ）は、セルネー
ム（ＣＮ）で示される回路図データの回路要素のパター
ンの形状を類別化して表現するパラメータ（第１パラメ
ータ）であり、例えば、図４に例示されるように、ＣＭ
ＯＳインバータにおける拡散層などの半導体領域（Ｄｉ
ｆｆ）の大きさとゲート電極（Ｐｏｌｙ）の接続形態を
複数種類に亘って類別化したパラメータである。図４の
例では半導体領域の大きさと他の配線層とのコンタクト
部（ＣＮＴ）の構造の相異によって×Ａ〜×Ｆのパラメ
ータが定義されている。
ム（ＣＮ）で示される回路図データの回路要素のパター
ンの形状を類別化して表現するパラメータ（第１パラメ
ータ）であり、例えば、図４に例示されるように、ＣＭ
ＯＳインバータにおける拡散層などの半導体領域（Ｄｉ
ｆｆ）の大きさとゲート電極（Ｐｏｌｙ）の接続形態を
複数種類に亘って類別化したパラメータである。図４の
例では半導体領域の大きさと他の配線層とのコンタクト
部（ＣＮＴ）の構造の相異によって×Ａ〜×Ｆのパラメ
ータが定義されている。
【００２５】ポジション（ＰＳ）はセルネーム（ＣＮ）
で示される回路図データ上における回路要素の位置を表
現するパラメータ（第３パラメータ）である。例えば図
５に例示されるセルネームがラッチ回路の回路図データ
上において、入力パート（Ｉｎ）、論理パート（Ｌ
ｏ）、プレ出力段パート（Ｐ）、及び出力段パート（Ｏ
ｐ）を定義する。例えば図５に示される論理ゲート名で
ある２ＮＡＮＤ，ｃｌｏｃｋｅｄ ２ＮＡＮＤ，Ｔｒａ
ｎｓ Ｇａｔｅ，ＩＮＶは後述する図６の回路タイプを
意味する。また、図５に示されるＭＯＳトランジスタ名
であるＰ３＿Ｎ２，Ｎ３＿Ｐ２，Ｐ２＿Ｎ２，Ｎ２＿Ｐ
２は、後述する図６のトランジスタタイプを意味してい
る。ＭＯＳトランジスタ単体としてトランジスタタイプ
を用いる場合には、後述する論理ゲートに対する構成ト
ランジスタタイプに関する規則は適用されない。ポジシ
ョン（ＳＰ）のパラメータは必須でなく、論理規模の極
めて小さな単体セルの場合には省略されてもよい。
で示される回路図データ上における回路要素の位置を表
現するパラメータ（第３パラメータ）である。例えば図
５に例示されるセルネームがラッチ回路の回路図データ
上において、入力パート（Ｉｎ）、論理パート（Ｌ
ｏ）、プレ出力段パート（Ｐ）、及び出力段パート（Ｏ
ｐ）を定義する。例えば図５に示される論理ゲート名で
ある２ＮＡＮＤ，ｃｌｏｃｋｅｄ ２ＮＡＮＤ，Ｔｒａ
ｎｓ Ｇａｔｅ，ＩＮＶは後述する図６の回路タイプを
意味する。また、図５に示されるＭＯＳトランジスタ名
であるＰ３＿Ｎ２，Ｎ３＿Ｐ２，Ｐ２＿Ｎ２，Ｎ２＿Ｐ
２は、後述する図６のトランジスタタイプを意味してい
る。ＭＯＳトランジスタ単体としてトランジスタタイプ
を用いる場合には、後述する論理ゲートに対する構成ト
ランジスタタイプに関する規則は適用されない。ポジシ
ョン（ＳＰ）のパラメータは必須でなく、論理規模の極
めて小さな単体セルの場合には省略されてもよい。
【００２６】前記ゲート折り返し本数（ＧＣ）はＭＯＳ
トランジスタを構成する半導体領域上で折返し接続する
ゲート電極の本数を決めるためのパラメータである。
トランジスタを構成する半導体領域上で折返し接続する
ゲート電極の本数を決めるためのパラメータである。
【００２７】配線（ＥＷ）はアルミニウム配線などの配
線の特性を示すパラメータであり、単位長さの倍数
（Ｌ）と、材質、幅、及び厚さの態様（ＴＹＰ）とを定
義するパラメータである。
線の特性を示すパラメータであり、単位長さの倍数
（Ｌ）と、材質、幅、及び厚さの態様（ＴＹＰ）とを定
義するパラメータである。
【００２８】図６にはパラメータテーブルの一例が示さ
れる。同図に示されるパラメータテーブルは、前記パラ
メータテーブル５の一部であり、ＭＯＳトランジスタの
Ｗサイズ(ゲート幅)を決定する為のパラメータテーブル
５Ａ、５Ｂとされる。パラメータテーブル５Ａは、代表
的に示されたレイアウト形状（ＬＰ）が×Ａに係る各種
セルネームのＭＯＳトランジスタに対するゲート幅寸法
が、×００，×０，×０５，×１，…のパワー（ＰＷ）
毎に与えられている。ここではセルネーム（ＣＮ）は、
回路タイプとＴｒ（トランジスタ）タイプによって定義
されている。Ｔｒタイプは前述の通り、ＭＯＳトランジ
スタの導電型及びスタック数を示すパラメータとされ
る。例えばパラメータテーブル５Ａにおいて回路タイプ
ＩＮＶで示されるインバータ回路はＴｒタイプＰ１＿Ｎ
１のｐチャンネル型ＭＯＳトランジスタと、Ｔｒタイプ
Ｎ１＿Ｐ１のｎチャンネル型ＭＯＳトランジスタから成
り、パラメータＰＷが×１ではｐチャンネル型ＭＯＳト
ランジスタのゲート幅が０．９０μｍ、ｎチャンネル型
ＭＯＳトランジスタのゲート幅が０．４８μｍとされ
る。この回路タイプＩＮＶで示されるインバータ回路の
パラメータＰＷが×２のものは×１のものの２倍のゲー
ト幅寸法が指定される。パラメータテーブル５Ｂには、
レイアウト形状（ＬＰ）が×Ｂに係る各種セルネーム
（ＣＮ）のＭＯＳトランジスタに対するゲート幅寸法が
示される。パラメータテーブル５Ａと５Ｂでは同じ回路
タイプのセルを構成するＭＯＳトランジスタでもそのゲ
ート幅寸法は相異される。
れる。同図に示されるパラメータテーブルは、前記パラ
メータテーブル５の一部であり、ＭＯＳトランジスタの
Ｗサイズ(ゲート幅)を決定する為のパラメータテーブル
５Ａ、５Ｂとされる。パラメータテーブル５Ａは、代表
的に示されたレイアウト形状（ＬＰ）が×Ａに係る各種
セルネームのＭＯＳトランジスタに対するゲート幅寸法
が、×００，×０，×０５，×１，…のパワー（ＰＷ）
毎に与えられている。ここではセルネーム（ＣＮ）は、
回路タイプとＴｒ（トランジスタ）タイプによって定義
されている。Ｔｒタイプは前述の通り、ＭＯＳトランジ
スタの導電型及びスタック数を示すパラメータとされ
る。例えばパラメータテーブル５Ａにおいて回路タイプ
ＩＮＶで示されるインバータ回路はＴｒタイプＰ１＿Ｎ
１のｐチャンネル型ＭＯＳトランジスタと、Ｔｒタイプ
Ｎ１＿Ｐ１のｎチャンネル型ＭＯＳトランジスタから成
り、パラメータＰＷが×１ではｐチャンネル型ＭＯＳト
ランジスタのゲート幅が０．９０μｍ、ｎチャンネル型
ＭＯＳトランジスタのゲート幅が０．４８μｍとされ
る。この回路タイプＩＮＶで示されるインバータ回路の
パラメータＰＷが×２のものは×１のものの２倍のゲー
ト幅寸法が指定される。パラメータテーブル５Ｂには、
レイアウト形状（ＬＰ）が×Ｂに係る各種セルネーム
（ＣＮ）のＭＯＳトランジスタに対するゲート幅寸法が
示される。パラメータテーブル５Ａと５Ｂでは同じ回路
タイプのセルを構成するＭＯＳトランジスタでもそのゲ
ート幅寸法は相異される。
【００２９】図７には図６の回路タイプに対応する回路
図の例が示される。回路図は図１で説明したパラメータ
に対応する回路図データで特定されている。図７では参
考のために回路図に対応するシンボルを付記してある。
図の例が示される。回路図は図１で説明したパラメータ
に対応する回路図データで特定されている。図７では参
考のために回路図に対応するシンボルを付記してある。
【００３０】図８には前記回路データライブラリを用い
た半導体集積回路の設計方法及びその設計方法を適用し
た半導体集積回路の製造方法が例示される。
た半導体集積回路の設計方法及びその設計方法を適用し
た半導体集積回路の製造方法が例示される。
【００３１】半導体集積回路の設計ではエンジニアリン
グワークステーションなどのコンピュータ装置により構
成される設計ツールが用いられる。先ず、夫々所定機能
を有する回路の特性を複数のパラメータを用いて表現し
た複数の回路データを前記回路データライブラリ１から
入力する（Ｓ１）。回路データライブラリ１においてＭ
ＯＳトランジスタのゲート長やゲート幅はパラメータで
表現されている。そして、前記複数の回路データのパラ
メータの値を特定するパラメータデータがテーブル化さ
れたパラメータテーブル５を入力する（Ｓ２）。入力し
たパラメータテーブル５のパラメータデータは開発もし
くは製造すべき半導体集積回路に適用する製造プロセス
に応じて決定されている。これにより、回路データライ
ブラリ１から読み込まれた各種回路データにおけるＭＯ
Ｓトランジスタのゲート長やゲート幅などの回路定数が
確定される。回路定数が具体的に決まった各種回路デー
タに対し、最小配線ピッチ等のデザインルールに従って
デザインオートメーション（ＤＡ）による自動配置配線
が行なわれ（Ｓ３）、各種回路データに対応する基本セ
ルの回路パターンデータが回路パターンライブラリ７に
得られる（Ｓ４）。生成された基本セルに対してはデザ
インルールチェック（ＤＲＣ）、レイアウトに対して回
路論理機能を満足しているかのチェック（ＬＶＳ）、素
子間の空き領域チェック（Space check）等の総合的な
検証が行なわれる（Ｓ５）。更に、生成された基本セル
に対して回路シミュレーションによる回路性能の検証が
行なわれる（Ｓ６）。検証により不具合が見つかった場
合には、それを解消するために、回路データライブラリ
１の回路データを修正し、或は、回路パターンライブラ
リの回路パターンを修正する（Ｓ７）。ステップＳ６の
検証により不具合がなければ、デザインオートメーショ
ンにより基本セルの性能抽出を行ない、基本セルに対す
る性能ライブラリ８の生成処理を行なう（Ｓ８）。生成
された性能ライブラリ８の内容、回路パターンライブラ
リ７の基本セル、ユーザ論理９などを用いて、開発もし
くは製造すべき半導体集積回路全体に対する論理合成や
レイアウトパターン合成を行なう（Ｓ９）。要するに、
生成された回路パターンライブラリ７の基本セルパター
ンデータを回路パターン部品として半導体集積回路のレ
イアウト設計が行われる。設計されたレイアウトパター
ンに基づいて、ターゲットとされる半導体集積回路のた
めの例えばパターンマスク（フォトマスク）データ１０
が形成される。フォトリソグラフィー技術によりパター
ンマスクデータ１０に従って、単結晶シリコンなどの半
導体基板に所要の回路を形成するウェーハプロセスが行
われる（Ｓ１０）。ウェーハプロセスの最後の方ではデ
バイステストやエージングが行なわれ、最終的に半導体
集積回路１１が得られる。
グワークステーションなどのコンピュータ装置により構
成される設計ツールが用いられる。先ず、夫々所定機能
を有する回路の特性を複数のパラメータを用いて表現し
た複数の回路データを前記回路データライブラリ１から
入力する（Ｓ１）。回路データライブラリ１においてＭ
ＯＳトランジスタのゲート長やゲート幅はパラメータで
表現されている。そして、前記複数の回路データのパラ
メータの値を特定するパラメータデータがテーブル化さ
れたパラメータテーブル５を入力する（Ｓ２）。入力し
たパラメータテーブル５のパラメータデータは開発もし
くは製造すべき半導体集積回路に適用する製造プロセス
に応じて決定されている。これにより、回路データライ
ブラリ１から読み込まれた各種回路データにおけるＭＯ
Ｓトランジスタのゲート長やゲート幅などの回路定数が
確定される。回路定数が具体的に決まった各種回路デー
タに対し、最小配線ピッチ等のデザインルールに従って
デザインオートメーション（ＤＡ）による自動配置配線
が行なわれ（Ｓ３）、各種回路データに対応する基本セ
ルの回路パターンデータが回路パターンライブラリ７に
得られる（Ｓ４）。生成された基本セルに対してはデザ
インルールチェック（ＤＲＣ）、レイアウトに対して回
路論理機能を満足しているかのチェック（ＬＶＳ）、素
子間の空き領域チェック（Space check）等の総合的な
検証が行なわれる（Ｓ５）。更に、生成された基本セル
に対して回路シミュレーションによる回路性能の検証が
行なわれる（Ｓ６）。検証により不具合が見つかった場
合には、それを解消するために、回路データライブラリ
１の回路データを修正し、或は、回路パターンライブラ
リの回路パターンを修正する（Ｓ７）。ステップＳ６の
検証により不具合がなければ、デザインオートメーショ
ンにより基本セルの性能抽出を行ない、基本セルに対す
る性能ライブラリ８の生成処理を行なう（Ｓ８）。生成
された性能ライブラリ８の内容、回路パターンライブラ
リ７の基本セル、ユーザ論理９などを用いて、開発もし
くは製造すべき半導体集積回路全体に対する論理合成や
レイアウトパターン合成を行なう（Ｓ９）。要するに、
生成された回路パターンライブラリ７の基本セルパター
ンデータを回路パターン部品として半導体集積回路のレ
イアウト設計が行われる。設計されたレイアウトパター
ンに基づいて、ターゲットとされる半導体集積回路のた
めの例えばパターンマスク（フォトマスク）データ１０
が形成される。フォトリソグラフィー技術によりパター
ンマスクデータ１０に従って、単結晶シリコンなどの半
導体基板に所要の回路を形成するウェーハプロセスが行
われる（Ｓ１０）。ウェーハプロセスの最後の方ではデ
バイステストやエージングが行なわれ、最終的に半導体
集積回路１１が得られる。
【００３２】上記回路データライブラリ１を用いれば、
半導体集積回路製造プロセスの世代移行、トランジスタ
サイズの変更、ＣＭＯＳ回路におけるｐチャネル型とｎ
チャンネル型とのＭＯＳトランジスタサイズ比変更など
に答えるための基本セルを新規に用意するときは、回路
データに対して必要なパラメータデータのパラメータテ
ーブルを用意して差し替えればよい。このとき、回路特
性を示すパラメータを考慮することにより回路データに
対する設計思想を把握することができる。例えば、図４
に例示されるようにゲート入力に他の配線層からのコン
タクトを必要とするか否かに応じてパターン形状に相違
がある場合に、その差の要因を形状に関するパラメータ
（×Ａ，×Ｂ，×Ｃ，…）が示す。また、論理ゲート回
路におけるトランジスタの直列段数の相違や負荷駆動能
力の相異によりゲート幅寸法に差がある場合に、その差
の要因を、トランジスタの導電型及び直列段数に関する
第４パラメータ（例えば図６のＴｒタイプに示されるパ
ラメータ)と、回路要素の負荷駆動能力の倍数を示す第
２パラメータ(例えば図６のパワーの欄に示されるパラ
メータ×００，×１，×２，…)によって把握すること
ができる。したがって、ここのパラメータが表現する回
路特性と、そのパラメータに与えられた数値との間の相
関を把握することが可能であり、これは、パラメータに
与えられたパラメータデータがそのパラメータデータを
採用することについての設計思想を表現できることにな
る。要するに、製造プロセス世代間を渡るセル設計など
において、セルに与える回路特性の設計思想を継承する
ことができる。よって、回路設計上の設計思想が製造プ
ロセス世代間を渡り正確に移行でき、新規基本セルを用
意するときは、回路データに対してその具体的な設計値
の変更が容易になる。
半導体集積回路製造プロセスの世代移行、トランジスタ
サイズの変更、ＣＭＯＳ回路におけるｐチャネル型とｎ
チャンネル型とのＭＯＳトランジスタサイズ比変更など
に答えるための基本セルを新規に用意するときは、回路
データに対して必要なパラメータデータのパラメータテ
ーブルを用意して差し替えればよい。このとき、回路特
性を示すパラメータを考慮することにより回路データに
対する設計思想を把握することができる。例えば、図４
に例示されるようにゲート入力に他の配線層からのコン
タクトを必要とするか否かに応じてパターン形状に相違
がある場合に、その差の要因を形状に関するパラメータ
（×Ａ，×Ｂ，×Ｃ，…）が示す。また、論理ゲート回
路におけるトランジスタの直列段数の相違や負荷駆動能
力の相異によりゲート幅寸法に差がある場合に、その差
の要因を、トランジスタの導電型及び直列段数に関する
第４パラメータ（例えば図６のＴｒタイプに示されるパ
ラメータ)と、回路要素の負荷駆動能力の倍数を示す第
２パラメータ(例えば図６のパワーの欄に示されるパラ
メータ×００，×１，×２，…)によって把握すること
ができる。したがって、ここのパラメータが表現する回
路特性と、そのパラメータに与えられた数値との間の相
関を把握することが可能であり、これは、パラメータに
与えられたパラメータデータがそのパラメータデータを
採用することについての設計思想を表現できることにな
る。要するに、製造プロセス世代間を渡るセル設計など
において、セルに与える回路特性の設計思想を継承する
ことができる。よって、回路設計上の設計思想が製造プ
ロセス世代間を渡り正確に移行でき、新規基本セルを用
意するときは、回路データに対してその具体的な設計値
の変更が容易になる。
【００３３】これにより、半導体集積回路製造プロセス
の世代移行、トランジスタサイズの変更、ＣＭＯＳ回路
におけるｐチャネル型とｎチャンネル型とのＭＯＳトラ
ンジスタサイズ比変更など行うことを念頭においた、プ
リミティブセルライブラリを実現することができる。
の世代移行、トランジスタサイズの変更、ＣＭＯＳ回路
におけるｐチャネル型とｎチャンネル型とのＭＯＳトラ
ンジスタサイズ比変更など行うことを念頭においた、プ
リミティブセルライブラリを実現することができる。
【００３４】上記回路データライブラリ１を用いた設計
方法は前記回路データライブラリ１をプリミティブセル
ライブラリとして用いるものであり、固有の製造プロセ
スなどを用いるユーザ仕様に則ったセルライブラリを速
やかに実現して、半導体集積回路の設計工数の短縮と効
率向上に寄与することができる。
方法は前記回路データライブラリ１をプリミティブセル
ライブラリとして用いるものであり、固有の製造プロセ
スなどを用いるユーザ仕様に則ったセルライブラリを速
やかに実現して、半導体集積回路の設計工数の短縮と効
率向上に寄与することができる。
【００３５】上記設計方法を適用した半導体集積回路の
製造方法は前記回路データライブラリ１をプリミティブ
セルライブラリとして用いた設計方法を適用したもので
あり、プロセス世代間を渡るセル設計などにおいて設計
思想を継承した回路設計が実現でき、回路パラメータの
信頼性が向上し、高信頼性実現に寄与でき、結果的に、
それによって製造される半導体集積回路自体の性能向上
と信頼性向上を実現することができる。
製造方法は前記回路データライブラリ１をプリミティブ
セルライブラリとして用いた設計方法を適用したもので
あり、プロセス世代間を渡るセル設計などにおいて設計
思想を継承した回路設計が実現でき、回路パラメータの
信頼性が向上し、高信頼性実現に寄与でき、結果的に、
それによって製造される半導体集積回路自体の性能向上
と信頼性向上を実現することができる。
【００３６】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００３７】例えば、回路データはインバータやＮＡＮ
Ｄゲートなどの論理ゲートに限定されず、アンプ、フリ
ップフロップ、演算器などの機能ブロックレベルであっ
てもよい。また、パラメータの種類も図３で説明したも
のに限定されない。レイアウト形状のパラメータは図４
の如くセルの高さ及び幅を一定とした条件の下でのパラ
メータであることに限定されず、適宜変更可能である。
また、ＭＯＳトランジスタの閾値電圧の相異をパラメー
タによって表現してもよい。また、ＣＭＯＳ回路におけ
るｐチャネル型ＭＯＳトランジスタとｎチャンネル型Ｍ
ＯＳトランジスタとのゲート幅などのサイズ比をパラメ
ータで表現してもよい。
Ｄゲートなどの論理ゲートに限定されず、アンプ、フリ
ップフロップ、演算器などの機能ブロックレベルであっ
てもよい。また、パラメータの種類も図３で説明したも
のに限定されない。レイアウト形状のパラメータは図４
の如くセルの高さ及び幅を一定とした条件の下でのパラ
メータであることに限定されず、適宜変更可能である。
また、ＭＯＳトランジスタの閾値電圧の相異をパラメー
タによって表現してもよい。また、ＣＭＯＳ回路におけ
るｐチャネル型ＭＯＳトランジスタとｎチャンネル型Ｍ
ＯＳトランジスタとのゲート幅などのサイズ比をパラメ
ータで表現してもよい。
【００３８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３９】すなわち、回路特性をパラメータで特定
し、具体的な回路定数はパラメータデータを用いて確定
される、という形態の設計用データライブライを採用す
るから、半導体集積回路製造プロセスの世代移行、トラ
ンジスタサイズの変更、ＣＭＯＳ回路におけるｐチャネ
ル型とｎチャンネル型とのＭＯＳトランジスタサイズ比
変更などに答えるための基本セルを新規に揃える処理を
容易化するのに役立つ。
し、具体的な回路定数はパラメータデータを用いて確定
される、という形態の設計用データライブライを採用す
るから、半導体集積回路製造プロセスの世代移行、トラ
ンジスタサイズの変更、ＣＭＯＳ回路におけるｐチャネ
ル型とｎチャンネル型とのＭＯＳトランジスタサイズ比
変更などに答えるための基本セルを新規に揃える処理を
容易化するのに役立つ。
【００４０】上記より、半導体集積回路製造プロセスの
世代移行などを念頭においた、プリミティブセルライブ
ラリの実現を可能にすることができる。
世代移行などを念頭においた、プリミティブセルライブ
ラリの実現を可能にすることができる。
【００４１】上記設計用データライブライを用いて半導
体集積回路の設計を行なうことにより、半導体集積回路
製造プロセスの世代移行などが必要であっても、設計工
数の短縮と効率向上の実現に寄与することができる。
体集積回路の設計を行なうことにより、半導体集積回路
製造プロセスの世代移行などが必要であっても、設計工
数の短縮と効率向上の実現に寄与することができる。
【００４２】上記設計方法で設計された回路パターンデ
ータを用いて半導体集積回路を製造することにより、半
導体集積回路製造プロセスの世代移行などに対して、低
いコストで高い信頼性をもった半導体集積回路を製造す
ることが可能になる。
ータを用いて半導体集積回路を製造することにより、半
導体集積回路製造プロセスの世代移行などに対して、低
いコストで高い信頼性をもった半導体集積回路を製造す
ることが可能になる。
【図１】本発明に係る設計用データライブラリの一例で
ある回路データライブラリを例示する説明図である。
ある回路データライブラリを例示する説明図である。
【図２】回路図データとパラメータのペアを概念的に例
示する説明図である。
示する説明図である。
【図３】パラメータの種類を例示する説明図である。
【図４】セルネームで示される回路図データの回路要素
のパターンの形状を類別化して表現する第１パラメータ
の一例であるレイアウト形状（ＬＰ）を示す説明図であ
る。
のパターンの形状を類別化して表現する第１パラメータ
の一例であるレイアウト形状（ＬＰ）を示す説明図であ
る。
【図５】セルネームで示される回路図データ上における
回路要素の位置を表現する第３パラメータの一例である
ポジション（ＰＳ）を示す説明図である。
回路要素の位置を表現する第３パラメータの一例である
ポジション（ＰＳ）を示す説明図である。
【図６】パラメータテーブルの一例を示す説明図であ
る。
る。
【図７】図６の回路タイプに対応する回路図を例示する
説明図である。
説明図である。
【図８】回路データライブラリを用いた半導体集積回路
の設計方法及びその設計方法を適用した半導体集積回路
の製造方法を例示するフローチャートである。
の設計方法及びその設計方法を適用した半導体集積回路
の製造方法を例示するフローチャートである。
１ 回路データライブラリ
２ コンピュータ装置
３ 記録媒体
４ａ〜４ｉ 回路データ
４Ｆａ〜４Ｆｉ 回路図データ
４Ｐａ〜４Ｐｉ パラメータ
５，６ パラメータテーブル
７ 回路パターンライブラリ
×Ａ，×Ｂ，×Ｃ，×Ｄ，… 第１パラメータ
×００，×０，×０５，×１，… 第２パラメータ
Ｉｎ，Ｌｏ，Ｐｏ，Ｏｐ 第３パラメータ
Ｐ１＿Ｎ１，Ｎ１＿Ｐ１，Ｐ１＿Ｎ２… 第４パラメー
タ
タ
Claims (14)
- 【請求項１】 夫々所定機能を有する回路の特性を複数
のパラメータを用いて表現した複数の回路データがコン
ピュータ装置で読取り可能な記録媒体に格納され、前記
複数の回路データのパラメータの値は前記回路データと
は別に与えられるパラメータデータによって決定される
ものであることを特徴とする設計用データライブラリ。 - 【請求項２】 前記回路データは、単数もしくは複数の
回路要素によって所定機能を実現するための回路図デー
タと、前記回路要素の特性を表現するパラメータとを含
み、前記パラメータは、前記回路要素のパターンの形状
を表現可能な第１パラメータと、回路要素の駆動能力の
倍率を表現可能な第２パラメータと、を含むことを特徴
とする請求項１記載の設計用データライブラリ。 - 【請求項３】 前記パラメータは、前記回路図データ上
における回路要素の位置を表現する第３パラメータを含
むことを特徴とする請求項２記載の設計用データライブ
ラリ。 - 【請求項４】 前記パラメータは、ＭＯＳトランジスタ
の導電型と当該ＭＯＳトランジスタに直列されるＭＯＳ
トランジスタの数を示す第４パラメータを更に含むこと
を特徴とする請求項２記載の設計用データライブラリ。 - 【請求項５】 夫々所定機能を有する回路の特性を複数
のパラメータを用いて表現した複数の回路データを入力
する第１処理と、前記複数の回路データのパラメータの
値を特定するパラメータデータを入力する第２処理と、
入力したパラメータデータを参照して前記回路データ毎
の回路パターンデータを生成する第３処理と、前記第３
処理で生成された回路パターンデータを回路パターン部
品として半導体集積回路のレイアウト設計を行なう第４
処理とを含むことを特徴とする半導体集積回路の設計方
法。 - 【請求項６】 前記第２処理においてパラメータデータ
は設計すべき半導体集積回路に適用する製造プロセスに
応じて決定されるものであることを特徴とする請求項５
記載の半導体集積回路の設計方法。 - 【請求項７】 前記回路データは、単数もしくは複数の
回路要素によって所定機能を実現するための回路図デー
タと、前記回路要素の特性を表現するパラメータとを含
み、前記パラメータは、前記回路要素のパターンの形状
を表現可能な第１パラメータと、回路要素の駆動能力の
倍率を表現可能な第２パラメータとを含むことを特徴と
する請求項５又は６項記載の半導体集積回路の設計方
法。 - 【請求項８】 前記パラメータは、前記回路図データ上
における回路要素の位置を表現する第３パラメータを含
むことを特徴とする請求項７記載の半導体集積回路の設
計方法。 - 【請求項９】 前記パラメータは、ＭＯＳトランジスタ
の導電型と当該ＭＯＳトランジスタに直列されるＭＯＳ
トランジスタの数を示す第４パラメータを更に含むこと
を特徴とする請求項７記載の半導体集積回路の設計方
法。 - 【請求項１０】 前記第２処理で入力するパラメータデ
ータには、前記第４パラメータが規定するＭＯＳトラン
ジスタのゲート幅を決定する数値を含むことを特徴とす
る請求項９記載の半導体集積回路の設計方法。 - 【請求項１１】 夫々所定機能を有する回路の特性を複
数のパラメータを用いて表現した複数の回路データを入
力する第１処理と、前記複数の回路データのパラメータ
の値を特定するパラメータデータを入力する第２処理
と、入力したパラメータデータを参照して前記回路デー
タ毎の回路パターンデータを生成する第３処理と、前記
第３処理で生成された回路パターンデータを回路パター
ン部品として半導体集積回路のレイアウト設計を行なう
第４処理と、第４処理で設計されたレイアウトに基づい
て半導体基板に回路を形成する第５処理と、を含むこと
を特徴とする半導体集積回路の製造方法。 - 【請求項１２】 前記第２処理においてパラメータデー
タは設計すべき半導体集積回路に適用する製造プロセス
に応じて決定されるものであることを特徴とする請求項
１１記載の半導体集積回路の製造方法。 - 【請求項１３】 前記回路データは、単数もしくは複数
の回路要素によって所定機能を実現するための回路図デ
ータと、前記回路要素の特性を表現するパラメータとを
含み、前記パラメータは、前記回路要素のパターンの形
状を表現可能な第１パラメータと、回路要素の駆動能力
の倍率を表現可能な第２パラメータとを含むことを特徴
とする請求項１１又は１２項記載の半導体集積回路の製
造方法。 - 【請求項１４】 前記パラメータは、前記回路図データ
上における回路要素の位置を表現する第３パラメータを
含むことを特徴とする請求項１３記載の半導体集積回路
の製造方法。
Priority Applications (1)
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|---|---|---|---|
| JP2001220955A JP2003036280A (ja) | 2001-07-23 | 2001-07-23 | 設計用データライブラリ、半導体集積回路の設計方法、及び半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001220955A JP2003036280A (ja) | 2001-07-23 | 2001-07-23 | 設計用データライブラリ、半導体集積回路の設計方法、及び半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003036280A true JP2003036280A (ja) | 2003-02-07 |
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ID=19054698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001220955A Withdrawn JP2003036280A (ja) | 2001-07-23 | 2001-07-23 | 設計用データライブラリ、半導体集積回路の設計方法、及び半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003036280A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
2001
- 2001-07-23 JP JP2001220955A patent/JP2003036280A/ja not_active Withdrawn
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