JP2006330970A - レイアウトパターン生成方法、レイアウトパターン生成装置、レイアウトパターン生成プログラム、これを記録した記録媒体、及び半導体集積回路装置の製造方法 - Google Patents

レイアウトパターン生成方法、レイアウトパターン生成装置、レイアウトパターン生成プログラム、これを記録した記録媒体、及び半導体集積回路装置の製造方法 Download PDF

Info

Publication number
JP2006330970A
JP2006330970A JP2005152011A JP2005152011A JP2006330970A JP 2006330970 A JP2006330970 A JP 2006330970A JP 2005152011 A JP2005152011 A JP 2005152011A JP 2005152011 A JP2005152011 A JP 2005152011A JP 2006330970 A JP2006330970 A JP 2006330970A
Authority
JP
Japan
Prior art keywords
layout pattern
layer
process technology
pattern generation
basic cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005152011A
Other languages
English (en)
Inventor
Ryoji Hamazaki
良二 浜崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2005152011A priority Critical patent/JP2006330970A/ja
Priority to US11/362,949 priority patent/US7340708B2/en
Publication of JP2006330970A publication Critical patent/JP2006330970A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】少ない労力で、短時間に、適切なレイアウトパターンを生成することができる生成方法、生成装置、プログラム、記録媒体、半導体集積回路装置の製造方法を提供する。
【解決手段】レイアウトパターン生成方法は、プロセステクノロジー定義ファイル２１から基本セルの各レイアのプロセステクノロジーに関するデータを取得してプロセステクノロジー定義テーブル３１として保持するステップＳＴ１と、デバイス構造定義ファイル２２からデバイステンプレートと各レイアの構造に関するデータとを取得してデバイス構造データ３２として保持するステップＳＴ２と、デバイス構造データ３２として保持されたデバイステンプレートに従って定義された各レイアの構造を、プロセステクノロジー定義テーブル３１の中の対応するレイアのプロセステクノロジーに関するデータに基づいて決定して、レイアウトパターンを生成するステップＳＴ３とを有する。
【選択図】 図２

Description

本発明は、半導体集積回路のレイアウト設計において用いられる、半導体デバイス（基本セル）のレイアウトパターンを生成するレイアウトパターン生成方法、レイアウトパターン生成装置、コンピュータにレイアウトパターンを生成させるプログラム、このプログラムを記録した記録媒体、及び当該レイアウトパターン生成方法を用いた半導体集積回路装置の製造方法に関するものである。
半導体集積回路のレイアウト設計方法（すなわち、レイアウト作図装置を用いたレイアウト作図方法）として種々の方法が提案されている（例えば、特許文献１乃至３参照）。代表例として以下の方法（１）乃至（３）がある。
（１）レイアウト設計において必要となるすべてのレイアウトパターンを予め作図・保持しておき、当該レイアウトパターンを用いて、半導体集積回路のレイアウト設計をする。
（２）基本となるレイアウトパターンを予め作図・保持しておき、レイアウト設計の際に、当該基本となるレイアウトパターンのサイズを変更することで所望のレイアウトパターンを作成し、当該所望のレイアウトパターンを用いて半導体集積回路のレイアウト設計をする。
（３）基本となるレイアウトパターンを予め作図・保持しておき、当該基本となるレイアウトパターンにおいてサイズ変更が可能な個所をパラメータ化しておき、レイアウト設計の際に、パラメータ値を設定することによって当該基本となるレイアウトパターンのサイズを変更することで所望のレイアウトパターンを作成し、当該所望のレイアウトパターンを用いて半導体集積回路のレイアウト設計をする。
特開平８−９６００２号公報 特開２０００−１９５９５８号公報 特開２００３−３６２８０号公報
しかしながら、上記方法（１）においては、必要となるすべてのレイアウトパターンを、人間が作図装置により事前に作図しなければならず、作図しておくレイアウトパターンの数が多いことから、レイアウトパターンに作図ミスが混入するおそれが高い。
また、上記方法（２）及び（３）においては、基本となるレイアウトパターンを、人間が作図装置により事前に作図しなければならず、また、基本となるレイアウトパターンのサイズ変更のためのパラメータ値の入力操作を人間が行う必要があるため、基本となるレイアウトパターンの作図ミス又はパラメータ値の入力ミスが発生し、その結果、基本となるレイアウトパターンに基づいて生成されるレイアウトパターンにミスが混入するおそれがある。
さらに、半導体集積回路のレイアウト設計に用いられるレイアウトパターンは、半導体集積回路の製造に用いられるプロセステクノロジー毎に異なるので、上記方法（１）においては、プロセステクノロジー毎にレイアウトパターンを作図・保持しておかなければならず、また、上記方法（２）及び（３）においては、プロセステクノロジー毎に基本となるレイアウトパターンを作図・保持しておかなければならず、いずれの場合にも、事前に作図しておくべきレイアウトパターンの数が多いことから、多大な労力と時間を要するという問題があった。
さらにまた、半導体集積回路のレイアウト設計において用いられるレイアウトパターンは、半導体集積回路の製造に用いられるプロセステクノロジー毎に異なるので、プロセステクノロジーが変更される度に、上記方法（１）においては、人間が作図装置を操作してレイアウトパターンを修正しなければならず、また、上記方法（２）及び（３）においては、人間が作図装置を操作して基本となるレイアウトパターン及びこれに基づいて生成される所望のレイアウトパターンを修正しなければならず、いずれの場合にも、多大な労力と時間を要するという問題があった。
そこで、本発明は、上記したような従来技術の課題を解決するためになされたものであり、その目的とするところは、少ない労力で、短時間に、適切なレイアウトパターンを自動生成することができるレイアウトパターン生成方法、レイアウトパターン生成装置、コンピュータにレイアウトパターンを生成させるプログラム、このプログラムを記録した記録媒体、及び当該レイアウトパターン生成方法を用いた半導体集積回路装置の製造方法を提供することにある。
本発明のレイアウトパターン生成方法は、半導体集積回路を構成する基本セルのレイアウトパターンを生成する方法であって、半導体集積回路の製造に用いられるプロセステクノロジーに関するデータを定義したプロセステクノロジー定義ファイルから、レイアウトパターン生成対象の基本セルを構成する各レイアのプロセステクノロジーに関するデータを取得してプロセステクノロジー定義テーブルとして保持するステップと、半導体集積回路を構成する基本セルの種類毎に決められたデバイス構造に関するデータを定義したデバイス構造定義ファイルから、レイアウトパターン生成対象の基本セルの各レイアの構造が定義可能なデバイステンプレートと該デバイステンプレートに従って定義された各レイアの構造に関するデータとを取得してデバイス構造データとして保持するステップと、前記デバイス構造データとして保持されたデバイステンプレートに従って定義された各レイアの構造を、前記プロセステクノロジー定義テーブルの中の対応するレイアのプロセステクノロジーに関するデータに基づいて決定することによって、半導体集積回路を構成する基本セルのレイアウトパターンを生成するステップとを有することを特徴としている。
また、本発明のレイアウトパターン生成装置は、半導体集積回路を構成する基本セルのレイアウトパターンを生成する装置であって、半導体集積回路の製造に用いられるプロセステクノロジーに関するデータを定義したプロセステクノロジー定義ファイルを格納するプロセステクノロジー定義ファイル格納手段と、前記プロセステクノロジー定義ファイルから取得されたレイアウトパターン生成対象の基本セルを構成する各レイアのプロセステクノロジーに関するデータをプロセステクノロジー定義テーブルとして保持するプロセステクノロジー定義テーブル記憶手段と、半導体集積回路を構成する基本セルの種類毎に決められたデバイス構造に関するデータを定義したデバイス構造定義ファイルを格納するデバイス構造定義ファイル格納手段と、前記デバイス構造定義ファイルから取得された、レイアウトパターン生成対象の基本セルの各レイアの構造が定義可能なデバイステンプレートと該デバイステンプレートに従って定義された各レイアの構造に関するデータとを、デバイス構造データとして保持するデバイス構造データ記憶手段と、前記デバイス構造データとして保持されたデバイステンプレートに従って定義された各レイアの構造を、前記プロセステクノロジー定義テーブルの中の対応するレイアのプロセステクノロジーに関するデータに基づいて決定することによって、半導体集積回路を構成する基本セルのレイアウトパターンを生成するデータ処理手段とを有することを特徴としている。
さらに、本発明のレイアウトパターンを生成させるプログラムは、半導体集積回路の製造に用いられるプロセステクノロジーに関するデータを定義したプロセステクノロジー定義ファイルから、レイアウトパターン生成対象の基本セルを構成する各レイアのプロセステクノロジーに関するデータを取得してプロセステクノロジー定義テーブルとして保持する処理と、半導体集積回路を構成する基本セルの種類毎に決められたデバイス構造に関するデータを定義したデバイス構造定義ファイルから、レイアウトパターン生成対象の基本セルの各レイアの構造が定義可能なデバイステンプレートと該デバイステンプレートに従って定義された各レイアの構造に関するデータとを取得してデバイス構造データとして保持する処理と、前記デバイス構造データとして保持されたデバイステンプレートに従って定義された各レイアの構造を、前記プロセステクノロジー定義テーブルの中の対応するレイアのプロセステクノロジーに関するデータに基づいて決定することによって、半導体集積回路を構成する基本セルのレイアウトパターンを生成する処理とを実行させるものである。
さらにまた、本発明のレイアウトパターンを生成させるプログラムを記録したコンピュータ読み取り可能な記録媒体は、半導体集積回路の製造に用いられるプロセステクノロジーに関するデータを定義したプロセステクノロジー定義ファイルから、レイアウトパターン生成対象の基本セルを構成する各レイアのプロセステクノロジーに関するデータを取得してプロセステクノロジー定義テーブルとして保持する処理と、半導体集積回路を構成する基本セルの種類毎に決められたデバイス構造に関するデータを定義したデバイス構造定義ファイルから、レイアウトパターン生成対象の基本セルの各レイアの構造が定義可能なデバイステンプレートと該デバイステンプレートに従って定義された各レイアの構造に関するデータとを取得してデバイス構造データとして保持する処理と、前記デバイス構造データとして保持されたデバイステンプレートに従って定義された各レイアの構造を、前記プロセステクノロジー定義テーブルの中の対応するレイアのプロセステクノロジーに関するデータに基づいて決定することによって、半導体集積回路を構成する基本セルのレイアウトパターンを生成する処理とを実行させるためのプログラムを記録したものである。
また、本発明の半導体集積回路装置の製造方法は、前記レイアウトパターン生成方法によって生成されたレイアウトパターンを用いて半導体集積回路のレイアウトを設計するステップと、前記設計されたレイアウトに基づいて半導体基板に半導体集積回路を形成するステップとを有することを特徴とするものである。
本発明によれば、プロセステクノロジー定義ファイルから、基本セルを構成する各レイアのプロセステクノロジーに関するデータを取得してプロセステクノロジー定義テーブルとして保持し、デバイス構造定義ファイルから、デバイステンプレートと各レイアの構造に関するデータとを取得してデバイス構造データとして保持し、デバイステンプレートに従って定義された各レイアの構造を、プロセステクノロジー定義テーブルの中の対応するレイアのプロセステクノロジーに関するデータに基づいて決定することによって、レイアウトパターンを自動生成するので、人間の労力の軽減を実現でき、また、短時間で、人的操作ミスの混入のおそれのない適切なレイアウトパターンを生成できるという効果を得ることができる。
図１は、本発明の第１乃至第４の実施形態に係るレイアウトパターン生成方法を実施する装置（すなわち、第１乃至第４の実施形態に係るレイアウトパターン生成装置）の構成を概略的に示すブロック図である。
図１に示されるレイアウトパターン生成装置は、半導体集積回路装置の製造のために半導体基板に形成されるデバイスのレイアウト設計（すなわち、半導体集積回路のレイアウトの作図）において用いられる、半導体デバイス（基本セル）のレイアウトパターンを生成する装置（すなわち、レイアウトパターンの作図装置）である。図１に示されるレイアウトパターン生成装置は、ＣＰＵなどから構成されるデータ処理部１と、ハードディスク装置などの定義ファイル格納部２と、メモリなどの記憶部３と、ハードディスク装置などのレイアウトパターン格納部４と、キーボード及びマウスなどの操作入力部５と、液晶モニターなどの表示部６と、インストールされたプログラムを格納するハードディスク装置などのプログラム格納部７とから構成される。図１に示されるレイアウトパターン生成装置は、例えば、インストールされたプログラムに基づいて動作するコンピュータシステムである。レイアウトパターン生成装置のプログラムは、インストール用プログラムが記録された光ディスクなどの情報記録媒体８からインストールすることができる。また、定義ファイル格納部２、レイアウトパターン格納部４、及びプログラム格納部７は、別個のハードディスク装置、又は、同一のハードディスク装置の異なる記録領域のいずれであってもよい。
図２は、第１乃至第４の実施形態に係るレイアウトパターン生成方法を示すフローチャートを含む説明図である。
図２に示されるように、定義ファイル格納部２には、半導体集積回路の製造に用いられるプロセステクノロジーに関するデータを定義したプロセステクノロジー定義ファイル２１が格納される。また、定義ファイル格納部２には、半導体集積回路を構成する基本セルの種類毎に決められたデバイス構造に関するデータを定義したデバイス構造定義ファイル２２が格納される。
また、図２に示されるように、記憶部３には、プロセステクノロジー定義ファイル２１から取得されたレイアウトパターン生成対象の基本セルを構成する各レイア（層）のプロセステクノロジーに関するデータがプロセステクノロジー定義テーブル３１として保持される。また、記憶部３には、デバイス構造定義ファイル２２から取得された、レイアウトパターン生成対象の基本セルの各レイアの構造が定義可能なデバイステンプレートと、このデバイステンプレートに従って定義された各レイアの構造に関するデータ（デバイス構造定義テーブル）とが、デバイス構造データ３２として保持される。
また、レイアウトパターン格納部４には、生成されたレイアウトパターンのデータと、このレイアウトパターンを制御するためのパラメータとがレイアウトパターンデータ４１として格納される。
図２にステップＳＴ１〜ＳＴ３で示されるように、第１乃至第４の実施形態に係るレイアウトパターン生成方法は、半導体集積回路の製造に用いられるプロセステクノロジーに関するデータを定義したプロセステクノロジー定義ファイル２１から、レイアウトパターン生成対象の基本セルを構成する各レイアのプロセステクノロジーに関するデータを取得してプロセステクノロジー定義テーブル３１として保持するプロセステクノロジー定義入力処理ステップＳＴ１と、半導体集積回路を構成する基本セルの種類毎に決められたデバイス構造に関するデータを定義したデバイス構造定義ファイル２２から、レイアウトパターン生成対象の基本セルの各レイアの構造が定義可能なデバイステンプレートと該デバイステンプレートに従って定義された各レイアの構造に関するデータとを取得してデバイス構造データ３２として保持するデバイス構造定義入力処理ステップＳＴ２と、デバイス構造データ３２として保持されたデバイステンプレートに従って定義された各レイアの構造を、プロセステクノロジー定義テーブル３１の中の対応するレイアのプロセステクノロジーに関するデータに基づいて決定することによって、半導体集積回路を構成する基本セルのレイアウトパターンを生成するレイアウトパターン生成処理ステップＳＴ３とから構成される。
図３は、第１乃至第４の実施形態に係るレイアウトパターン生成方法において用いられるプロセステクノロジー定義ファイル２１の内容を示す図である。
図３に示されるように、プロセステクノロジー定義ファイル２１は、半導体集積回路の基本セル、例えば、トランジスタデバイス、抵抗デバイス、容量デバイス、インダクタデバイスなど、を構成する各レイアが満たすべき条件を定義している。プロセステクノロジー定義ファイル２１は、半導体集積回路の基本セルを構成する各レイア（図３におけるｌａｙｅｒ１）のサイズ、及び、レイア間（図３におけるｌａｙｅｒ１及びｌａｙｅｒ２）の位置関係（すなわち、各レイアのサイズ及びレイア間の位置関係は、レイアウトパターン生成方法における作図基準（作図ルール）である。）を定義している。図３に示されるように、プロセステクノロジー定義ファイル２１は、例えば、基本セルを構成する各レイアの最小幅（図３における（ａ）欄のＭｉｎｉｍｕｍＷｉｄｔｈ）、基本セルを構成するレイア間の最小間隔（図３における（ｂ）欄のＭｉｎｉｍｕｍＳｐａｃｉｎｇ）、基本セルを構成し、重なり合う部分を有するレイア同士の位置関係（図３において、最小重なり余裕を示す（ｃ）欄のＭｉｎｉｍｕｍＥｎｃｌｏｓｕｒｅ、最小突出長さを示す（ｄ）欄のＭｉｎｉｍｕｍＥｘｔｅｎｓｉｏｎ、最小重なり長さを示す（ｅ）欄のＭｉｎｉｍｕｍＯｖｅｒｌａｐ）、基本セルの単位抵抗を構成するレイア構造（図３における（ｆ）欄のＳｈｅｅｔＲｅｓｉｓｔｏｒ）、及び基本セルの単位容量を構成するレイア構造（図３における（ｇ）欄のＡｒｅａＣａｐａｃｉｔｏｒ）のいずれか又はすべてを含む。図３は、プロセステクノロジー定義ファイル２１の例示であり、実際のプロセステクノロジー定義ファイル２１は、想定される基本セルのレイアウトパターンのすべてのレイアについてのデータを含んでいる。
＜第１の実施形態＞
第１の実施形態においては、レイアウトパターン生成対象又は変更対象の基本セルがトランジスタデバイスである場合を説明する。
図４（ａ）乃至（ｅ）は、第１の実施形態に係るレイアウトパターン生成方法において用いられるデバイス構造定義ファイルの内容（デバイステンプレートの例）を示す図である。図４（ａ）乃至（ｅ）に示されるように、デバイステンプレートには、トランジスタデバイスのレイアウトパターン生成に必ず必要となる基本構造（図４（ａ））と、トランジスタデバイスの種類に応じて必要となる各種構造（図４（ｂ）乃至（ｅ））とがある。
図４（ａ）に示される基本構造のデバイステンプレート１０１は、ゲートレイア（以下「ｇａｔｅ」と記す。）１１１と、アクティブレイア（以下「ａｃｔｉｖｅ」と記す。）１１２と、コンタクトレイア（以下「ｃｏｎｔａｃｔ」と記す。）１１３と、メタルレイア（以下「ｍｅｔａｌ」と記す。）１１４とから構成される。
ｇａｔｅ１１１の幅（図４（ａ）におけるＷ１１１）は、このｇａｔｅ１１１を構成するレイアの最小幅（後述するプロセステクノロジー定義テーブル３１ａの該当レイアのＭｉｎｉｍｕｍＷｉｄｔｈ）とする。また、ｇａｔｅ１１１の高さ（図４（ａ）におけるＨ１１１）は、ｇａｔｅ１１１のａｃｔｉｖｅ１１２からの最小突出しサイズ（後述するプロセステクノロジー定義テーブルの該当レイアのＭｉｎｉｍｕｍＥｘｔｅｎｓｉｏｎ）をＥＸ１１１としたときに、例えば、次式（１）で求める。
Ｈ１１１＝Ｗ１１１＋（ＥＸ１１１×２） …（１）
ｃｏｎｔａｃｔ１１３の幅（例えば、図４（ａ）におけるＷ１１３）は、ｃｏｎｔａｃｔ１１３を構成するレイアの最小幅（後述するプロセステクノロジー定義テーブル３１ａの該当レイアのＭｉｎｉｍｕｍＷｉｄｔｈ）で構成される。ｍｅｔａｌ１１４の重なり余裕（例えば、図４（ａ）におけるＥＮ１１４）は、ｃｏｎｔａｃｔ１１３を構成するレイアとの最小重なり余裕（後述するプロセステクノロジー定義テーブル３１ａの該当レイアのＭｉｎｉｍｕｍＥｎｃｌｏｓｕｒｅ）によって決定される。ｃｏｎｔａｃｔ１１３とｍｅｔａｌ１１４の、ｇａｔｅ１１１の辺からの間隔（図４（ａ）におけるＳＰ１１３とＳＰ１１４）は、ｇａｔｅ１１１とｃｏｎｔａｃｔ１１３を構成するレイア間の最小間隔をおいて左右対称に配置される。ａｃｔｉｖｅ１１２のｃｏｎｔａｃｔ１１３に対する重なり余裕（例えば、図４（ａ）におけるＥＮ１１２）は、ｃｏｎｔａｃｔ１１３を構成するレイアの最小重なり余裕（後述するプロセステクノロジー定義テーブル３１ａの該当レイアのＭｉｎｉｍｕｍＥｎｃｌｏｓｕｒｅ）によって決定される。
図４（ｂ）に示されるインプラ構造のデバイステンプレート１０２は、ｇａｔｅ１１１と、ａｃｔｉｖｅ１１２と、インプラレイア（ｉｏｎ ｉｍｐｌａｎｔｅｄ ｌａｙｅｒ又はｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ ｌａｙｅｒであり、以下「ｉｍｐｌａ」と記す。）１２１と、第２インプラレイア（以下「２ｎｄＩｍｐｌａ」と記す。）１２２とから構成される。ｉｍｐｌａ１２１と２ｎｄＩｍｐｌａ１２２の重なり余裕（例えば、図４（ｂ）におけるＥＮ１２１及びＥＮ１２２）は、ａｃｔｉｖｅ１１２を構成するレイアの最小重なり余裕（後述するプロセステクノロジー定義テーブル３１ａの該当レイアのＭｉｎｉｍｕｍＥｎｃｌｏｓｕｒｅ）によって決定される。
図４（ｃ）に示されるウェル構造のデバイステンプレート１０３は、ｇａｔｅ１１１と、ａｃｔｉｖｅ１１２と、ウェルレイア（以下「ｗｅｌｌ」と記す。）１３１と、第２ウェルレイア（以下「２ｎｄＷｅｌｌ」と記す。）１３２とから構成される。ｗｅｌｌ１３１及び２ｎｄＷｅｌｌ１３２のａｃｔｉｖｅ１１２に対する重なり余裕（例えば、図４（ｃ）におけるＥＮ１３１及びＥＮ１３２）は、ａｃｔｉｖｅ１１２を基準として、最小重なり余裕（後述するプロセステクノロジー定義テーブル３１ａの該当レイアのＭｉｎｉｍｕｍＥｎｃｌｏｓｕｒｅ）分を確保した構造で形成される。
図４（ｄ）に示される端子カバー構造のデバイステンプレート１０４は、ｇａｔｅ１１１と、ａｃｔｉｖｅ１１２と、ドレインカバーレイア（以下「ｄｒａｉｎＣｏｖｅｒ」と記す。）１４１と、ソースカバーレイア（以下「ｓｏｕｒｃｅＣｏｖｅｒ」と記す。）１４２と、第２ソースカバーレイア（以下「２ｎｄＳｏｕｒｃｅＣｏｖｅｒ」と記す。）１４３と、ゲートカバーレイア（以下「ｇａｔｅＣｏｖｅｒ」と記す。）１４４とから構成される。ｄｒａｉｎＣｏｖｅｒ１４１及びｓｏｕｒｃｅＣｏｖｅｒ１４２のｇａｔｅ１１１との間隔（図４（ｄ）におけるＳＰ１４１及びＳＰ１４２）は、ｇａｔｅ１１１を構成するレイアの最小間隔によって定義される。ｄｒａｉｎＣｏｖｅｒ１４１及びｓｏｕｒｃｅＣｏｖｅｒ１４２のａｃｔｉｖｅ１１２と重なり余裕（図４（ｄ）におけるＥＮ１４１及びＥＮ１４２）は、ａｃｔｉｖｅ１１２を構成するレイアの最小重なり余裕（後述するプロセステクノロジー定義テーブル３１ａの該当レイアのＭｉｎｉｍｕｍＥｎｃｌｏｓｕｒｅ）によって決定される。また、２ｎｄＳｏｕｒｃｅＣｏｖｅｒ１４３の位置は、ｇａｔｅ１１１の中心位置によって定義され、２ｎｄＳｏｕｒｃｅＣｏｖｅｒ１４３の重なり余裕（図４（ｄ）におけるＥＮ１４３）は、ａｃｔｉｖｅ１１２を構成するレイアの最小重なり余裕（後述するプロセステクノロジー定義テーブル３１ａの該当レイアのＭｉｎｉｍｕｍＥｎｃｌｏｓｕｒｅ）によって決定される。ゲートカバーレイア１４４のｇａｔｅ１１１に対する重なり余裕（図４（ｄ）におけるＥＮ１４４）は、ｇａｔｅ１１１を構成するレイアの最小重なり余裕（後述するプロセステクノロジー定義テーブル３１ａの該当レイアのＭｉｎｉｍｕｍＥｎｃｌｏｓｕｒｅ）によって決定され、ゲートカバーレイア１４４の突出サイズ（図４（ｄ）におけるＥＸ１４４）は、ａｃｔｉｖｅ１１２を構成するレイアの最小突出サイズ（後述するプロセステクノロジー定義テーブル３１ａの該当レイアのＭｉｎｉｍｕｍＥｘｔｅｎｓｉｏｎ）によって決定される。
図４（ｅ）に示されるコンタクト構造のデバイステンプレート１０５は、ｇａｔｅ１１１と、ａｃｔｉｖｅ１１２と、ｃｏｎｔａｃｔ１１３と、第２コンタクトレイア（以下「２ｎｄＣｏｎｔａｃｔ」と記す。）１５１と、コンタクトカバーレイア（以下「ｃｏｎｔａｃｔＣｏｖｅｒ」と記す。）１５２とから構成される。２ｎｄＣｏｎｔａｃｔ１５１の重なり余裕（例えば、図４（ｅ）におけるＥＮ１５１）は、ｃｏｎｔａｃｔ１１３を構成するレイアの最小重なり余裕（後述するプロセステクノロジー定義テーブル３１ａの該当レイアのＭｉｎｉｍｕｍＥｎｃｌｏｓｕｒｅ）によって決定される。ｃｏｎｔａｃｔＣｏｖｅｒ１５２の突出しサイズ（図４（ｅ）におけるＥＸ１５２）は、ｃｏｎｔａｃｔ１１３を構成するレアの最小突出しサイズ（後述するプロセステクノロジー定義テーブル３１ａの該当レイアのＭｉｎｉｍｕｍＥｘｔｅｎｓｉｏｎ）によって決定される。ｃｏｎｔａｃｔＣｏｖｅｒ１５２のｃｏｎｔａｃｔ１１３との重なり余裕（図４（ｅ）におけるＥＮ１５２）は、ｃｏｎｔａｃｔＣｏｖｅｒ１５２のｃｏｎｔａｃｔ１１３とを構成する各レイアの最小重なり余裕（後述するプロセステクノロジー定義テーブル３１ａの該当レイアのＭｉｎｉｍｕｍＥｎｃｌｏｓｕｒｅ）によって決定される。
図５は、第１の実施形態に係るレイアウトパターン生成方法において用いられるデバイス構造定義ファイル２２ａ（図２におけるデバイス構造定義ファイル２２に相当する。）の内容の一例（デバイステンプレートの各レイア構造のレイア名）を示す図である。
図５に示されるデバイス構造定義ファイル２２ａには、定義する基本セル名（ｄｅｖｉｃｅＴｙｐｅ＝“Ｔｒａｎｓｉｓｔｏｒ”）と、デバイステンプレートの各レイア構造に割付けられたレイア名とが含まれる。レイア名の割付けは、デバイステンプレートに含まれるレイアに基づいて、当該基本セルのレイアウトパターン生成において必要となるレイアを指定し、プロセステクノロジー定義ファイル２１から対応するレイア名を割付けることによって行われる。
デバイステンプレートから、トランジスタデバイスを構成するレイアをデバイス構造定義ファイル２２ａで選択指定し、各々のレイアに対して作図基準を定義することで、レイア構成・形状の異なるレイアウトパターンが定義できる。デバイス構造定義ファイル２２ａで定義されたレイア名に関する作図基準データがプロセステクノロジー定義テーブル３１ａ（図２におけるプロセステクノロジー定義テーブル３１に相当する。）に存在するかのチェックは、デバイス構造定義入力処理（図２のステップＳＴ２）で行なわれる。
レイアウトパターン生成処理（図２のステップＳＴ３）においては、デバイス構造定義テーブル３２ａとプロセステクノロジー定義テーブル３１ａに定義されている作図基準を元に、基本セルのレイアウトパターン４１を最小サイズで生成し、かつ、レイアウトパターンを変更するためのパラメータを設定して、レイアウトパターン格納部４に格納する。基本セルにパラメータが設定されたものを「パラメタライズドセル」と言い、設定されたパラメータの値を変更すると、その値を元に、レイアウトパターン生成処理と同様の処理が行なわれ、変更されたパラメータに関係するすべてのレイアウトパターン（図形データ）を変更する。
また、一度生成されたレイアウトパターンのプロセステクノロジーが変更になった場合は、プロセステクノロジー定義ファイル２１の内容を変更し、レイアウトパターン自動生成のための処理を再度実行することによって、変更されたプロセステクノロジーに適合した新たなレイアウトパターンに変更することができる。
図６（ａ）は、第１の実施形態に係るレイアウトパターン生成方法において用いられるプロセステクノロジー定義テーブル３１ａの内容（レイア名及びその最小サイズなど）を示す図であり、図６（ｂ）は、第１の実施形態に係るレイアウトパターン生成方法において用いられるデバイス構造定義テーブル３２ａの内容（トランジスタデバイスの各レイアとそれらのレイア名）を示す図である。また、図７は、第１の実施形態に係るレイアウトパターン生成方法によって生成されたトランジスタデバイスのレイアウトパターン１０６を示す図である。図６（ａ）、（ｂ）及び図７には、ＮＭＯＳトランジスタデバイスのレイアウトパターン自動生成例が示されている。なお、図６（ａ）、（ｂ）及び図７における「ＰＯＬＹ１」、「ＮＤＩＦＦ」、「Ｃ２ＡＣ」、「ＭＥＴ１」、及び「ＮＶＴ」は、プロセステクノロジー定義テーブル３１ａとデバイス構造定義テーブル３２ａとを対応付けるレイア構成を示す記号としてのレイア名である。
基本セルのセル名（ｃｅｌｌ＝ｎｍｏｓ３）のレイアウトパターン生成処理においては、トランジスタデバイスのデバイステンプレート（図４（ａ）乃至（ｅ））にそって基本構造、インプラ構造、ウェル構造、端子カバー構造、及び、コンタクト構造の順にレイアウトパターンを生成していく。生成するレイアは、デバイス構造定義テーブル３２ａで定義されているデバイスのデバイステンプレートのレイア（ｇａｔｅ、ａｃｔｉｖｅ、ｃｏｎｔａｃｔ等）である。生成される各レイアのサイズ及びレイア間の位置関係は、デバイステンプレート及びデバイス構造定義テーブル３２ａで定義されるレイア（ｇａｔｅ、ａｃｔｉｖｅ、ｃｏｎｔａｃｔ等）に対応する、レイア名（ＰＯＬＹ１、ＮＤＩＦＦ、Ｃ２ＡＣ等）及び作図基準（ＭｉｎｉｍｕｍＥｎｃｌｏｓｕｒｅ等）の欄のサイズ（ＳＩＺＥ）をプロセステクノロジー定義テーブル３１ａから選択（例えば、サイズ‘ａ’〜‘ｈ’，‘ｋ’，‘ｍ’のいずれかを選択）することによって決定される。また、ここでは、デバイス構造定義テーブル３２ａで定義されたレイアのみ生成し、定義されていないレイアは生成しない。なお、基本構造のレイアは定義必須となっている。
最初に、基本構造のｇａｔｅ１１１をプロセステクノロジー定義テーブル３１ａにおけるＰＯＬＹ１レイアで生成する。その際のゲート長はプロセステクノロジー定義テーブル３１ａのＰＯＬＹ１レイアの最小幅（ＭｉｎｉｍｕｍＷｉｄｔｈ ＰＯＬＹ１＝ｇ）か、デバイス構造定義テーブル３２ａで定義された最小ゲート長（ｍｉｎＧａｔｅＬｅｎｇｔｈ＝ｇｇ）のいずれか大きい方の値とする。この例では、プロセステクノロジー定義テーブル３１ａの値‘ｇ’が採用され、図７に示されるように、生成するＰＯＬＹ１レイア（ｇａｔｅ１１１）の幅を‘ｇ’に決定する場合を説明する。
ｇａｔｅ１１１（ＰＯＬＹ１レイア）のゲート幅は、プロセステクノロジー定義テーブル３１ａで定義されたＮＤＩＦＦレイア（ａｃｔｉｖｅ１１２）の最小幅（ＭｉｎｉｍｕｍＷｉｄｔｈ ＮＤＩＦＦ＝ｈ）か、デバイス構造定義テーブル３２ａで定義された最小ゲート幅（ｍｉｎＧａｔｅＷｉｄｔｈ＝ｈｈ）のいずれか大きい方の値とする。この例では、プロセステクノロジー定義テーブル３１ａの値‘ｈ’が採用され、図７に示されるように、生成するｇａｔｅ１１１（ＰＯＬＹ１レイア）のゲート幅を‘ｈ’に決定する場合を説明する。
さらに、ａｃｔｉｖｅ１１２からのｇａｔｅ１１１の突出しサイズを、プロセステクノロジー定義テーブル３１ａで定義されているレイア間の最小突出し定義（ＭｉｎｉｍｕｍＥｘｔｅｎｓｉｏｎ ＮＤＩＦＦ ＰＯＬＹ１）の値‘ｆ’を２倍（上下突出し分）した値をゲート幅‘ｈ’に加えた値（ｈ＋２×ｆ）が生成するＰＯＬＹ１レイアの高さとなり、ｇａｔｅ１１１の図形を生成する。
次に、基本構造のａｃｔｉｖｅ１１２をプロセステクノロジー定義テーブル３１ａにおけるＮＤＩＦＦレイアで生成する。ａｃｔｉｖｅ１１２は、生成したｇａｔｅ１１１図形の左右に各々１つのコンタクトを置いた場合の幅Ｗ１１２と、ａｃｔｉｖｅ１１２上に１つのｃｏｎｔａｃｔ１１３を置いた場合の高さＨ１１２を持つように、プロセステクノロジー定義テーブル３１ａの作図基準を元に、以下の式（２）及び（３）によって算出して生成される。
Ｗ１１２
＝ゲート長‘ｇ’
＋２×（ＰＯＬＹ１とＣ２ＡＣとの最小間隔‘ｅ’
＋Ｃ２ＡＣの最小幅‘ｂ’
＋ＮＤＩＦＦとＣ２ＡＣとの最小重なり余裕‘ａ’）
＝ｇ＋２×（ｅ＋ｂ＋ａ） …（２）
Ｈ１１２＝ゲート幅‘ｈ’＝ｈ …（３）
なお、生成したａｃｔｉｖｅ１１２図形の中心は、ｇａｔｅ１１１図形の中心に重ねて配置する。
次に、基本構造のｃｏｎｔａｃｔ１１３をプロセステクノロジー定義テーブル３１ａにおけるＣ２ＡＣレイアに基づいて生成する。ｃｏｎｔａｃｔ１１３の幅と高さは、プロセステクノロジー定義テーブル３１ａにおけるＣ２ＡＣレイアの最小幅‘ｂ’とする。生成するｃｏｎｔａｃｔ１１３図形は、その下辺がａｃｔｉｖｅ１１２図形の下辺から、プロセステクノロジー定義テーブル３１ａにおけるＮＤＩＦＦレイアとＣ２ＡＣレイアとの最小重なり余裕‘ａ’分を確保した個所に、ｇａｔｅ１１１図形の左右にそれぞれ生成する。左右のｃｏｎｔａｃｔ１１３図形は、ｇａｔｅ１１の左又は右の辺からｃｏｎｔａｃｔ１１３の右又は左の辺までの間隔が、プロセステクノロジー定義テーブル３１ａにおけるＰＯＬＹ１レイアとＣ２ＡＣレイアとの最小間隔‘ｅ’だけ離した個所に配置する。また、生成するｃｏｎｔａｃｔ１１３の数Ｎ１１２は、ａｃｔｉｖｅ１１２の高さＨ１１２及びサイズ内に、作図基準を満たして配置できる最大数とする。生成できるｃｏｎｔａｃｔ１１３の数Ｎ１１２は、以下の式（４）で求める。
Ｎ１１２
＝｛Ｈ１１２−（ＮＤＩＦＦとＣ２ＡＣとの最小重なり余裕‘ａ’）＋（Ｃ２ＡＣ間の最小間隔‘ｃ’）｝÷｛（Ｃ２ＡＣの最小幅‘ｂ’）＋（Ｃ２ＡＣ間の最小間隔‘ｃ’）｝
＝（Ｈ１１２−ａ＋ｃ）／（ｂ＋ｃ） …（４）
次に、基本構造のｍｅｔａｌ１１４をプロセステクノロジー定義テーブル３１ａにおけるＭＥＴ１レイアに基づいて生成する。ｍｅｔａｌ１１４の図形の幅Ｗ１１４と高さＨ１１４を、以下の式（５）及び（６）で求めた値で生成し、生成されているすべてのｃｏｎｔａｃｔ１１３図形の中心位置に配置する。
Ｗ１１４
＝（Ｃ２ＡＣレイアの最小幅‘ｂ’）
＋｛（ＭＥＴ１とＣ２ＡＣとの最小重なり余裕‘ｄ’）×２｝
＝ｂ＋ｄ×２ …（５）
Ｈ１１４
＝｛（最上段ｃｏｎｔａｃｔの上辺Ｙ座標）−（最下段ｃｏｎｔａｃｔの下辺Ｙ座標）｝
＋｛（ＭＥＴ１とＣ２ＡＣとの最小重なり余裕‘ｄ’）×２｝
＝ｂ＋ｄ×２ …（６）
最後に、インプラ構造のｉｍｐｌａ１２１をプロセステクノロジー定義テーブル３１ａにおけるＮＶＴレイアに基づいて生成する。ｉｍｐｌａ１２１の幅Ｗ１２１と高さＨ１２１を以下の式（７）及び（８）で生成し、ｉｍｐｌａ１２１図形の中心をａｃｔｉｖｅ１１２図形の中心位置に配置する。
Ｗ１２１
＝（ａｃｔｉｖｅ１１２幅Ｗ１１２）
＋２×（ＮＶＴとＮＤＩＦＦとの最小重なり余裕‘ｋ’）
＝Ｗ１１２＋２×ｋ …（７）
Ｈ１２１
＝（ａｃｔｉｖｅ１１２高さ‘ｈ’）
＋２×（ＮＶＴとＮＤＩＦＦとの最小重なり余裕‘ｋ’）
＝ｈ＋２×ｋ …（８）
第１の実施形態におけるＮＭＯＳトランジスタのレイアウトパターン生成は以上で終了する。ただし、デバイス構造定義テーブル３２ａに、さらにウェル構造、端子カバー構造、コンタクト構造の定義がある場合には、それらのレイア構造についても上記動作と同様に生成される。なお、ウェル構造のレイア生成における基準図形は、ａｃｔｉｖｅ１１２である。また、端子カバー構造のレイア生成における基準図形は、ｇａｔｅＣｏｖｅｒ１４４についてｇａｔｅ１１１、ｓｏｕｒｃｅＣｏｖｅｒ１４２、及びｄｒａｉｎＣｏｖｅｒ１４１であり、２ｎｄＳｏｕｒｃｅＣｏｖｅｒ１４３についてはｇａｔｅ１１１及びａｃｔｉｖｅ１１２である。また、コンタクト構造のレイア生成における基準図形は、２ｎｄＣｏｎｔａｃｔ１５１についてはｇａｔｅ１１１及びａｃｔｉｖｅ１１２であり、ｃｏｎｔａｃｔＣｏｖｅｒ１５２についてはｃｏｎｔａｃｔ１１３である。以上のように、生成するレイア、その基準図形及び作図基準は、すべてプロセステクノロジー定義テーブル３１ａで制御されており、基本セルのレイアウトパターンは作図基準に従って自動生成される。
次に、生成した基本セルのレイアウトパターンにパラメータを自動設定する。パラメータは、パラメータ名とその値からなり、当該パラメータが変更された場合に即座にレイアウトパターン生成処理が起動されるようにプログラムが構成されている。基本セルの生成時には、パラメータの値はプロセステクノロジー定義テーブル３１ａに設定されている最小値をデフォルトとして設定している。図８に、トランジスタデバイスのレイアウトパターンのパラメータ４１ａ例とその説明を示す。基本セルを使用してレイアウト設計を行なう場合には、配置された基本セルについて設定されているパラメータの値を変更することによって、レイアウトパターンの形状を変更することができる。例えば、図７のＮＭＯＳトランジスタデバイスの基本セルを配置し、そのゲート幅のパラメータを変更すると、レイアウトパターン自動生成処理が実行され、デバイステンプレートの基本構造であるｇａｔｅ１１１図形の高さが変更され、そのゲート幅を基準図形としているａｃｔｉｖｅ１１２図形の高さが変更される。そして、そのａｃｔｉｖｅ１１２図形の高さから算出されるｃｏｎｔａｃｔ１１３図形の個数が、次にｃｏｎｔａｃｔ１１３図形の最上段と最下段の間隔からｍｅｔａｌ１１４図形の高さが、最後にｉｍｐｌａ１２１図形のａｃｔｉｖｅ１１２図形を基準図形とするｉｍｐｌａ１２１図形の高さが変更される。その他の設定されているパラメータが変更された場合にも同様に、変更された図形を基準図形としている図形から順次変更され、所望のレイアウトパターンに変更される。
図９は、第１の実施形態に係るレイアウトパターン生成方法におけるレイアウトパターン生成処理（図２のステップＳＴ３）の一例を示すフローチャートである。図３乃至図８を用いて既に説明したように、第１の実施形態に係るレイアウトパターン生成方法におけるレイアウトパターン生成処理ＳＴ３では、ｇａｔｅ図形生成（ステップＳＴ１１）、ａｃｔｉｖｅ図形生成（ステップＳＴ１２）、ｃｏｎｔａｃｔ図形生成（ステップＳＴ１３）、ｍｅｔａｌ図形生成（ステップＳＴ１４）、ｉｍｐｌａ図形生成（ステップＳＴ１５）、及びパラメータ設定（ステップＳＴ１６）によってレイアウトパターンを生成する。その後、パラメータ変更があれば（ステップＳＴ１７）、パラメータが変更された図形から図形生成処理を行う。
以上に説明したように、第１の実施形態によれば、基本セルの製造に関するプロセステクノロジーに基づく作図基準を定義したプロセステクノロジー定義ファイル２１から必要なデータを取得し、基本セルのデバイス構造を定義したデバイス構造定義ファイル２２ａから必要なデバイス構造データを取得し、デバイステンプレートに従って定義レイアの図形を自動生成していくことで、基本セルのレイアウトパターンが作図基準に違反することなく、自動生成することが可能となり、レイアウト設計の効率化を実現することができる。
また、第１の実施形態によれば、異なるデバイス構造の基本セルのレイアウトパターン生成を、デバイス構造定義ファイル２２ａから取得するデバイス構造データ３２を変更するだけで実現できるので、デバイス構造毎に専用のレイアウトパターン自動生成プログラムを作成しておく必要はなく、デバイス構造毎のプログラム開発が不要となったことから、各種デバイスのレイアウトパターンの早期生成を実現でき、結果的に、レイアウト設計の早期開始が可能となる。
さらに、半導体集積回路装置の製造に際して使用されるプロセスを移植する際に発生する作図基準の変更に対しても、プロセステクノロジー定義ファイル２１を変更し、レイアウトパターン生成処理を再度実行することで、レイアウトパターンが自動変更されるので、レイアウトパターンのプロセス移植の効率化を実現できる。
さらにまた、生成するトランジスタの基本セルに各種パラメータを設定し、そのパラメータの値によって作図基準を満たしたレイアウトパターンを自動変更できるので、レイアウトパターン変更のための処理工数を削減することができる。
＜第２の実施形態＞
第２の実施形態においては、レイアウトパターン生成対象の基本セルが抵抗デバイスである場合を説明する。第２の実施形態においては、第１の実施形態におけるレイアウトパターン生成方法と同様の方法により、抵抗デバイスのレイアウトパターンを自動生成又は自動変更できる。
第２の実施形態に係るレイアウトパターン生成方法においては、先ず、プロセステクノロジー定義ファイル（図２の符号２１）の定義内容を抵抗デバイスのファイルに変更することで、抵抗デバイスのレイアウトパターンの生成に用いることができる。すなわち、プロセステクノロジー定義ファイル（図２の符号２１）に抵抗デバイスの基本セルのレイアウトパターンを構成するすべてのレイアに対し、レイアの作図基準、レイア間の作図基準、及び、抵抗レイアの単位抵抗値（図３（ｆ）欄の基本セルの単位抵抗を構成するレイア構造（ＳｈｅｅｔＲｅｓｉｓｔｏｒ））を作成する。
次に、デバイス構造定義ファイル（図２の符号２２）には、すべてのプロセスを想定した抵抗デバイスのデバイステンプレートを元に、当該抵抗デバイスの基本セルを生成するレイアにプロセステクノロジー定義ファイルにおける対応するレイア名を割付け、抵抗デバイスのレイア構成を定義する。
図１０（ａ）乃至（ｆ）は、第２の実施形態に係るレイアウトパターン生成方法において用いられるデバイス構造定義ファイルの内容（デバイステンプレートの例）を示す図である。図１０（ａ）乃至（ｆ）に示されるように、デバイステンプレートには、抵抗デバイスのレイアウトパターン生成に必ず必要となる基本構造（図１０（ａ））と、抵抗デバイスの種類に応じて必要となる各種構造（図１０（ｂ）乃至（ｆ））とがある。
図１０（ａ）に示される基本構造のデバイステンプレート２０１は、レジスタレイア（以下「ｒｅｓｉｓｔｏｒ」と記す。）２１１と、コンタクトレイア（以下「ｃｏｎｔａｃｔ」と記す。）２１２と、メタルレイア（以下「ｍｅｔａｌ」と記す。）２１３と、抵抗認識レイア（以下「ｒｅｃｏｇｎｉｔｉｏｎ」と記す。）２１４とから構成される。
ｒｅｓｉｓｔｏｒ２１１の幅は（図１０（ａ）におけるＷ２１１）、このｒｅｓｉｓｔｏｒ２１１を構成するレイアの最小幅によって決定される。また、ｒｅｓｉｓｔｏｒ２１１の高さ（図１０（ａ）におけるＨ２１１）は、ｍｅｔａｌ２１３の最小間隔分をＳＰ２１３とし、ｍｅｔａｌ２１３のｃｏｎｔａｃｔ２１２との最小重なり余裕をＥＮ２１３としたときに、例えば、次式（９）で求める。
Ｈ２１１＝ＳＰ２１３＋（ＥＮ２１３×２） …（９）
ｒｅｓｉｓｔｏｒ２１１の両端には、コンタクト構造の最小幅のｃｏｎｔａｃｔ２１２が配置される。ｍｅｔａｌ２１３及びｒｅｓｉｓｔｏｒ２１１図形は、そのｃｏｎｔａｃｔ２１２図形の最小重なり余裕を持つように形成される。ｒｅｃｏｇｎｉｔｉｏｎ２１４は、両端にあるｃｏｎｔａｃｔ２１２の内側の辺を図形の長さとし、ｒｅｓｉｓｔｏｒ２１１との重なり余裕を持つようなサイズの幅で形成される。
図１０（ｂ）に示されるインプラ構造のデバイステンプレート２０２は、ｒｅｓｉｓｔｏｒ２１１図形を基準とするｉｍｐｌａ２２１及び２ｎｄＩｍｐｌａ２２２が、ｒｅｓｉｓｔｏｒ２１１との最小重なり余裕を持つように形成される。
図１０（ｃ）に示されるウェル構造のデバイステンプレート２０３は、ｒｅｓｉｓｔｏｒ２１１図形を基準としたｗｅｌｌ２３１及び２ｎｄＷｅｌｌ２３２がｒｅｓｉｓｔｏｒ２１１との最小重なり余裕を持つように形成される。
図１０（ｄ）に示される抵抗レイアに対するガードリング構造のデバイステンプレート２０４は、ｒｅｓｉｓｔｏｒ２１１を基準にガードリング構造（ガードリングパス図形）をｒｅｓｉｓｔｏｒ２１１の周りに最小間隔分だけ離した構成で作成される。ガードリングパス図形は、ガードリング用アクティブレイア（以下「ｇｕａｒｄｒｉｎｇＡｃｔｉｖｅ」と記す。）２４１と、これを基準にして形成されるガードリング用インプラレイア（以下「ｇｕａｒｄｒｉｎｇＩｍｐｌａ」と記す。）２４２と、ｍｅｔａｌ２１３（図１０（ｄ）には示さず。）と、ガードリング用コンタクトレイア（以下「ｇｕａｒｄｒｉｎｇＣｏｎｔａｃｔ」と記す。）２４３とで設定される。ｍｅｔａｌ２１３は、ｇｕａｒｄｒｉｎｇＡｃｔｉｖｅ２４１とｇｕａｒｄｒｉｎｇＣｏｎｔａｃｔ２４３が定義されている場合に、図１０（ａ）の基本構造のｍｅｔａｌ２１３で生成される。ガードリング構造を採用する場合には、ｇｕａｒｄｒｉｎｇＩｍｐｌａ２４２は省略可能であるが、他のレイアは定義が必要である。
図１０（ｅ）に示されるコンタクト構造のデバイステンプレート２０５は、ｒｅｓｉｓｔｏｒ２１１の両端にあるｃｏｎｔａｃｔ２１２図形を基準に、２ｎｄＣｏｎｔａｃｔ２５１、アクティブコンタクトレイア（以下「ａｃｔｉｖｅＣｏｎｔａｃｔ」と記す。）２５２がｃｏｎｔａｃｔ２１２との最小重なり余裕を持つように構成される。
図１０（ｆ）に示されるカバー構造のデバイステンプレート２０６は、ｒｅｓｉｓｔｏｒ２１１とｃｏｎｔａｃｔ２１２図形を基準に、抵抗カバーレイア（以下「ｒｅｓＣｏｖｅｒ」と記す。）２６２と、抵抗シールドレイア（以下「ｒｅｓＳｅａｌｅｄ」と記す。）２１１が形成される。ｒｅｓＣｏｖｅｒ２６２は、ｃｏｎｔａｃｔ２１２図形との最小間隔とｒｅｓｉｓｔｏｒ２１１図形との最小重なり余裕によって形成され、ｒｅｓＳｅａｌｅｄ２６１は、ｍｅｔａｌ２１３と同一レイアの図形が、ｍｅｔａｌ２１３の最小間隔とｒｅｓｉｓｔｏｒ２１１図形との最小重なり余裕によって形成される構造となっている。
抵抗デバイスの基本セルの構造は、以上のデバイステンプレートに従って定義され、プロセステクノロジーによってレイアウトパターンの形状が決定され、自動生成される。
図１１は、第２の実施形態に係るレイアウトパターン生成方法において用いられるデバイス構造定義ファイル２２ｂ（図２におけるデバイス構造定義ファイル２２に相当する。）の内容の一例（デバイステンプレートの各レイア構造のレイア名）を示す図である。
図１１に示されるデバイス構造定義ファイル２２ｂには、定義する基本セル名（ｄｅｖｉｃｅＴｙｐｅ＝“Ｒｅｓｉｓｔｏｒ”）と、デバイステンプレートの各レイア構造に割付けられたレイア名とが含まれる。レイア名の割付けは、デバイステンプレートに含まれるレイアに基づいて、当該基本セルのレイアウトパターン生成において必要となるレイアを指定し、プロセステクノロジー定義ファイル２１から対応するレイア名を割付けることによって行われる。
図１２（ａ）は、第２の実施形態に係るレイアウトパターン生成方法において用いられるプロセステクノロジー定義テーブル３１ｂの内容（レイア名及びその最小サイズなど）を示す図であり、図１２（ｂ）は、第２の実施形態に係るレイアウトパターン生成方法において用いられるデバイス構造定義テーブル３２ｂの内容（抵抗デバイスの各レイアとそれらのレイア名）を示す図である。また、図１３は、第２の実施形態に係るレイアウトパターン生成方法によって生成された抵抗デバイスのレイアウトパターン２０７を示す図である。図１２（ａ）及び（ｂ）並びに図１３には、ｐｏｌｙ抵抗デバイスのレイアウトパターン自動生成例が示されている。なお、図１２（ａ）及び（ｂ）並びに図１３における「ＰＯＬＹ１」、「Ｃ２Ｇ１」、「ＭＥＴ１」、「ＲＥＳ１」、「ＲＸ１」、「ＲＥＳ２」、「ＮＤＩＦＦ」、「Ｃ２ＡＣ」、「ＭＥＴ１」、及び「ＮＶＴ」は、プロセステクノロジー定義テーブル３１ｂとデバイス構造定義テーブル３２ｂとを対応付けるレイア構成を示す記号としてのレイア名である。
基本セルのセル名（ｃｅｌｌ＝ｐｏｌｙ）のレイアウトパターン生成処理においては、抵抗デバイスのデバイステンプレート（図１０（ａ）乃至（ｆ））に従って、基本構造、インプラ構造、ウェル構造、ガードリング構造、コンタクト構造、及び、カバー構造の順に、レイアウトパターンを生成していく。生成するレイアは、デバイス構造定義テーブル３２ｂで定義されているデバイスのデバイステンプレートのレイア（ｒｅｓｉｓｔｏｒ，ｃｏｎｔａｃｔ，ｍｅｔａｌ，ｒｅｃｏｇｎｉｔｉｏｎ，ｉｍｐｌａ，ｒｅｓＣｏｖｅｒ，ｒｅｓｅａｌｅｄ等）である。生成される各レイアのサイズ及びレイア間の位置関係は、デバイステンプレート及びデバイス構造定義テーブル３２ｂで定義されるレイアに対応する、レイア名（ＰＯＬＹ１、Ｃ２Ｇ１等）及び作図基準（ＭｉｎｉｍｕｍＥｎｃｌｏｓｕｒｅ等）の欄のサイズ（ＳＩＺＥ）をプロセステクノロジー定義テーブル３１ｂから選択（例えば、サイズ‘ｎ’，‘ｐ’，‘ｒ’〜‘ｘ’等から選択）することによって決定される。また、ここでは、デバイス構造定義テーブル３２ｂで定義されたレイアのみ生成し、定義されていないレイアは生成しない。なお、基本構造のレイアは定義必須となっている。
最初に、基本構造のｒｅｓｉｓｔｏｒ２１１、ｃｏｎｔａｃｔ２１２、ｍｅｔａｌ２１３、及びｒｅｃｏｇｎｉｔｉｏｎ２１４のそれぞれを、プロセステクノロジー定義テーブル３１ｂにおけるＰＯＬＹ１、Ｃ２Ｇ１、ＭＥＴ１、及びＲＥＳ１のレイア名にしたがって生成する。抵抗レイアであるＰＯＬＹ１の生成図形の幅と長さは、以下の式（１０）及び（１１）で求める。ここで、ＭＡＸ（…、…）は、括弧内の最大値を示す。
（抵抗レイアの幅）
＝ＭＡＸ（ｍｉｎＲｅｓＷｉｄｔｈの値‘ＸＸ’、ＰＯＬＹ１レイアの最小幅‘ｐ’）
…（１０）
（抵抗レイアの長さ）
＝ＭＡＸ｛（ｍｉｎＲｅｓＬｅｎｇｔｈの値‘Ｌ’）、
（ＭＥＴ１の最小間隔‘ｗ’＋ＭＥＴ１とＣ２Ｇ１との最小重なり余裕‘ｒ’×２）、
（ＰＯＬＹ１とＣ２Ｇ１との最小重なり余裕‘ｎ’×２）｝
…（１１）
さらに、抵抗デバイスの場合は、この抵抗の幅と長さ、及び、プロセステクノロジー定義テーブルの単位抵抗（ＳｈｅｅｔＲｅｓｉｓｔｏｒ）の値‘Ｒ’から抵抗値を算出し、当該基本セルのパラメータに設定している。なお、作成するすべての図形サイズは、作図基準に違反しない最小のサイズを設定するようにしている。
次に、ｃｏｎｔａｃｔ（Ｃ２Ｇ１レイア）２１２図形を、幅・高さともｃｏｎｔａｃｔ（Ｃ２Ｇ１レイア）２１２の最小幅‘ｘ’で生成する。そして、ＰＯＬＹ１レイアの図形の幅・高さを以下の式（１２）で求めた値で生成し、ｃｏｎｔａｃｔ２１２図形の中心に配置する。
（ｃｏｎｔａｃｔ２１２のＰＯＬＹ１レイア図形の幅・高さ）
＝（Ｃ２Ｇ１の最小幅‘ｘ’）
＋（ＰＯＬＹ１とＣ２Ｇ１との最小重なり余裕‘ｎ’×２） …（１２）
次に、ｍｅｔａｌ（ＭＥＴ１レイア）２１３の図形を、以下の式（１３）で求めた値で生成し、ｃｏｎｔａｃｔ２１２図形の中心に配置する。
（ｃｏｎｔａｃｔのＭＥＴ１レイア図形の幅・高さ）
＝（Ｃ２Ｇ１の最小幅‘ｘ’）
＋（ＭＥＴ１とＣ２Ｇ１との最小重なり余裕‘ｒ’×２） …（１３）
そして、作成したＣ２Ｇ１レイア、ＰＯＬＹ１レイア、ＭＥＴ１レイアの図形をｒｅｓｉｓｔｏｒ（ＰＯＬＹ１レイア）２１２の両端２箇所に、ｃｏｎｔａｃｔ（Ｃ２Ｇ１レイア）２１２の図形が接するように配置する。
次に、ｒｅｃｏｇｎｉｔｉｏｎ（ＲＥＳ１レイア）２１４の図形を以下の式（１４）及び（１５）で求めた値で生成し、ＰＯＬＹ１レイア図形の中心に配置する。
（ＲＥＳ１レイア図形の長さ）＝（抵抗レイアの長さ） …（１４）
（ＲＥＳ１レイア図形の幅）
＝｛抵抗レイアの幅＋（ＲＥＳ１とＰＯＬＹ１との最小重なり余裕‘ｕ’×２）｝
…（１５）
次に、インプラ構造のｉｍｐｌａ（ＲＸ１レイア）２２１を生成する。基準図形は、ｒｅｓｉｓｔｏｒ２１１とｃｏｎｔａｃｔ７１２上に配置したＰＯＬＹ１図形で、それらの図形からＲＸ１レイアとＰＯＬＹ１レイアの最小重なり余裕‘ｓ’分だけオーバーサイズした図形を生成し、ｒｅｓｉｓｔｏｒ２１１図形の中心に当該ｉｍｐｌａ２２１図形の中心が重なるように配置する。
次に、ウェル構造の図形、次いで、ガードリング構造の図形を生成する。基準図形はいずれもインプラ構造の場合と同様に、ＰＯＬＹ１図形である。ウェル、第２ウェルのレイアは、ＰＯＬＹ１図形との最小重なり余裕で生成される。また、ガードリング構造のｇｕａｒｄｒｉｎｇＡｃｔｉｖｅ２４１、ｇｕａｒｄｒｉｏｇＩｍｐｌａ２４２、ｇｕａｒｄｒｉｎｇＣｏｎｔａｃｔ２４３、及び、ｇｕａｒｄｒｉｎｇＭｅｔａｌは、ｇｕａｒｄｒｉｎｇＣｏｎｔａｃｔの最小幅、ｇｕａｒｄｇｉｎｇＡｃｔｉｖｅとｇｕａｒｄｒｉｎｇＣｏｎｔａｃｔの最小重なり余裕、ｇｕａｒｄｒｉｎｇＩｍｐｌａとｇｕａｒｄｒｉｎｇＡｃｔｉｖｅの最小重なり余裕、ｇｕａｒｄｒｉｎｇＩｍｐｌａとｇｕａｒｄｒｉｎｇＣｏｎｔａｃｔの最小重なり余裕、及び、ｍｅｔａｌとｇｕａｒｄｒｉｎｇＣｏｎｔａｃｔの最小重なり余裕から、ガードリング用のパス図形が設定され、ｒｅｓｉｓｔｏｒ図形の回りにｒｅｓｉｓｔｏｒとの最小間隔だけ離して生成される。本デバイス構造定義例では、当該レイアが定義されていないため生成処理はスキップされる。
次に、コンタクト構造の図形を生成する。ここでの基準図形は、ｃｏｎｔａｃｔ７１２図形で、生成するレイアとＰＯＬＹ１との最小重なり余裕、及び当該ｃｏｎｔａｃｔ７１２の最小幅を元に生成され、左右のｃｏｎｔａｃｔ７１２図形の中心に配置される。本デバイス定義例では、当該レイアが定義されていないため生成処理はスキップされる。
最後に、カバー構造の図形を生成する。ｒｅｓＳｅａｌｅｄ２６１は、ｒｅｓｉｓｔｏｒ７１１上をｍｅｔａｌでシールドするか否かを指定するもので、基本構造のｍｅｔａｌを基準図形とする。生成するｒｅｓＳｅａｌｅｄ２６１のＭＥＴ１図形の幅は、Ｃ２Ｇ１レイア上のＭＥＴ１レイアの幅と同じにし、長さを以下の式（１６）及び（１７）で求めた値で生成し、その図形の左辺が左のｃｏｎｔａｃｔのＭＥＴ１レイアの左辺と重なるよう配置する。
（シールド用ＭＥＴ１レイア図形の長さ）
＝（抵抗レイアの長さ‘Ｌ’）
＋（ｃｏｎｔａｃｔ（Ｃ２Ｇ１）の最小幅‘ｘ’）
−（ＭＥＴ１の最小間隔‘ｗ’） …（１６）
（シールド用ＭＥＴ１レイア図形の幅）＝（ｃｏｎｔａｃｔのＭＥＴ１レイア図形の幅）
…（１７）
ｒｅｓＣｏｖｅｒ２６２は、ｒｅｃｏｇｎｉｔｉｏｎ２１４を基準図形とし、生成するＲＥＳ２レイアの図形の幅と長さを以下の式（１８）及び（１９）で求めた値で生成し、ｒｅｃｏｇｎｉｔｉｏｎ２１４であるＲＥＳ１レイアの中心に配置する。
（ＲＥＳ２レイアの図形の幅）
＝（ＲＥＳ１の幅）＋（ＲＥＳ２とＲＥＳ１との最小重なり余裕‘ｖ’×２）
…（１８）
（ＲＥＳ２レイアの図形の長さ）
＝（ＲＥＳ１の長さ）−（ＲＥＳ２とＲＥＳ１の最小突出‘ｔ’×２） …（１９）
これらの処理により、ｐｏｌｙ抵抗デバイスのレイアウトパターンが自動生成される。
次に、生成した抵抗デバイスの基本セルにパラメータを自動設定する。パラメータは、パラメータ名とその値からなり、当該パラメータが変更された場合に即座にレイアウトパターン生成処理が起動されるようにプログラムが構成されている。基本セルの生成時には、パラメータの値はプロセステクノロジー定義テーブル３１ｂに設定されている最小値をデフォルトとして設定している。図１４に、抵抗デバイスのレイアウトパターンのパラメータ４１ｂ例とその説明を示す。基本セルを使用してレイアウト設計を行なう場合には、配置された基本セルについて設定されているパラメータの値を変更することによって、レイアウトパターンの形状を変更することができる。ここで、抵抗算出タイプがＲｅｓｉｓｔａｎｃｅ＆Ｗｉｄｔｈ（抵抗値とレイア幅を指定するタイプ）、及び、Ｒｅｓｉｓｔａｎｃｅ＆Ｌｅｎｇｔｈ（抵抗値とレイア高さを指定するタイプ）の場合で、Ｒｅｓｉｓｔａｎｃｅパラメータの値が変更された場合は、プロセステクノロジー定義テーブルの当該抵抗レイアのシート抵抗（ＳｈｅｅｔＲｅｓｉｓｔｏｒ）の値と、抵抗幅、又は、抵抗長から、抵抗長、又は、抵抗幅パラメータの値を自動算出して設定し、そのパラメータ値に従って当該抵抗デバイスのレイアウトパターンが自動変更される。
図１５は、第２の実施形態に係るレイアウトパターン生成方法におけるレイアウトパターン生成処理（図２のステップＳＴ３）の一例を示すフローチャートである。以上に説明したように、第２の実施形態に係るレイアウトパターン生成方法におけるレイアウトパターン生成処理ＳＴ３では、ｒｅｓｉｓｔｏｒ図形生成（ステップＳＴ２１）、ｃｏｎｔａｃｔ図形生成（ステップＳＴ２２）、ｍｅｔａｌ図形生成（ステップＳＴ２３）、ｒｅｃｏｇｎｉｔｉｏｎ図形生成（ステップＳＴ２４）、ｉｍｐｌａ図形生成（ステップＳＴ２５）、ｒｅｓＣｏｖｅｒ図形生成（ステップＳＴ２６）、ｒｅｓＳｅａｌｅｄ図形生成（ステップＳＴ２７）、及びパラメータ設定（ステップＳＴ２８）によってレイアウトパターンを生成する。その後、パラメータ変更があれば（ステップＳＴ２９）、パラメータが変更された図形から図形生成処理を行う。
以上に説明したように、第２の実施形態によれば、基本セルの製造に関するプロセステクノロジーに基づく作図基準を定義したプロセステクノロジー定義ファイル２１から必要なデータを取得し、基本セルのデバイス構造を定義したデバイス構造定義ファイル２２ｂから必要なデバイス構造データ３２を取得し、デバイステンプレートに従って定義レイアの図形を自動生成していくことで、基本セルのレイアウトパターンが作図基準に違反することなく、自動生成することが可能となり、レイアウト設計の効率化を実現することができる。
また、抵抗値をプロセステクノロジーから自動算出すること、及び、抵抗値から抵抗図形の幅や高さを自動算出することで、パラメータ値の設定を容易にし、かつ、レイアウトが自動修正されることで、レイアウト設計の効率化を実現できる。
さらに、第２の実施形態によれば、異なるデバイス構造の基本セルのレイアウトパターン生成を、デバイス構造定義ファイル２２ｂから取得するデバイス構造データ３２を変更するだけで実現できるので、デバイス構造毎に専用のレイアウトパターン自動生成プログラムを作成しておく必要はなく、デバイス構造毎のプログラム開発が不要となったことから、各種デバイスのレイアウトパターンの早期生成を実現でき、結果的に、レイアウト設計の早期開始が可能となる。
さらにまた、新規プロセスを利用した際に発生する作図基準の変更に対しても、プロセステクノロジー定義ファイル３１を変更し、抵抗の基本セルを再作成することでレイアウトパターンの自動変更が可能となり、レイアウトパターン変更の効率化を実現できる。
また、生成する抵抗の基本セルに各種パラメータを設定し、そのパラメータの値によって作図基準を満たしたレイアウトパターンが自動変更できるため、レイアウト変更工数が削減できる。
＜第３の実施形態＞
第３の実施形態においては、レイアウトパターン生成対象の基本セルが容量デバイスである場合を説明する。第３の実施形態においては、第１又は第２の実施形態におけるレイアウトパターン生成方法と同様の方法により、抵抗デバイスのレイアウトパターンを自動生成又は自動変更できる。
第３の実施形態に係るレイアウトパターン生成方法においては、先ず、プロセステクノロジー定義ファイル（図２の符号２１）の定義内容を容量デバイスのファイルに変更することで、容量デバイスのレイアウトパターンの生成に用いることができる。すなわち、プロセステクノロジー定義ファイル（図２の符号２１）に容量デバイスの基本セルのレイアウトパターンを構成するすべてのレイアに対し、レイアの作図基準、レイア間の作図基準、及び、容量レイアの単位容量（図３（ｇ）欄の基本セルの単位容量を構成するレイア構造（ＡｒｅａＣａｐａｃｉｔｏｒ））を作成する。
次に、デバイス構造定義ファイル（図２の符号２２）には、すべてのプロセスを想定した容量デバイスのデバイステンプレートを元に、当該容量デバイスの基本セルを生成するレイアにプロセステクノロジー定義ファイルにおける対応するレイア名を割付け、容量デバイスのレイア構成を定義する。
図１６（ａ）乃至（ｅ）は、第３の実施形態に係るレイアウトパターン生成方法において用いられるデバイス構造定義ファイルの内容（デバイステンプレートの例）を示す図である。図１６（ａ）乃至（ｅ）に示されるように、デバイステンプレートには、容量デバイスのレイアウトパターン生成に必ず必要となる基本構造（図１６（ａ））と、容量デバイスの種類に応じて必要となる各種構造（図１６（ｂ）乃至（ｅ））とがある。
図１６（ａ）に示される基本構造のデバイステンプレート３０１は、トップレイア（以下「ｔｏｐ」と記す。）３１１と、ボトムレイア（以下「ｂｏｔｔｏｍ」と記す。）３１２、コンタクト（以下「ｃｏｎｔａｃｔ」と記す。）３１３と、メタルレイア（以下「ｍｅｔａｌ」と記す。）３１４とから構成される。ｂｏｔｔｏｍ３１２及びｃｏｎｔａｃｔ３１３は、それぞれのレイアの最小幅で作成される。ｍｅｔａｌ３１４は、ｃｏｎｔａｃｔ３１３との最小重なり余裕によって決定される。ｂｏｔｔｏｍ３１２の３辺の周りには、ｃｏｎｔａｃｔ３１３とｍｅｔａｌ３１４をｃｏｎｔａｃｔ３１３の最小間隔で連続するパス図形で、ｃｏｎｔａｃｔ３１３とｂｏｔｔｏｍ３１２との最小間隔で配置されている。ｔｏｐ３１１は、その配置されたｃｏｎｔａｃｔ３１３との最小重なり余裕の矩形を形成している。
図１６（ｂ）に示される３層容量構造のデバイステンプレート３０２では、ｔｏｐ３１１を基準に、第３容量レイア（以下「３ｒｄＣａｐ」と記す。）３１５がｔｏｐ３１１との最小重なり余裕（３辺について）によって形成される。
図１６（ｃ）に示されるインプラ構造のデバイステンプレート３０３では、ｔｏｐ３１１を基準に、ｉｍｐｌａ３１６、２ｎｄＩｍｐｌａ３１７、及び容量カバー（以下「ｃａｐＣｏｖｅｒ」と記す。）３２２が、いずれもｔｏｐ３１１との最小重なり余裕によって形成される。
図１６（ｄ）に示されるウェル構造のデバイステンプレート３０４では、ｔｏｐ３１１を基準に、ｗｅｌｌ３１８及び２ｎｄＷｅｌｌ３１９が、ｔｏｐ３１１との最小重なり余裕によって形成される。
図１６（ｅ）に示されるコンタクト構造のデバイステンプレート３０５では、ｃｏｎｔａｃｔ３１３を基準に、２ｎｄＣｏｎｔａｃｔ３２０がｃｏｎｔａｃｔ３１３との最小重なり余裕によって形成され、さらに、容量カバーレイア（以下「ｃｏｎｔａｃｔＣｏｖｅｒ」と言う。）３２１がｃｏｎｔａｃｔ３１３からの最小突出しと最小重なり余裕によって形成される構造となっている。
容量デバイスの基本セルの構造は、以上のデバイステンプレートに従って定義され、プロセステクノロジーによってレイアウトパターンの形状が決定され、自動生成される。
図１７は、第３の実施形態に係るレイアウトパターン生成方法において用いられるデバイス構造定義ファイル２２ｃ（図２におけるデバイス構造定義ファイル２２に相当する。）の内容の一例（デバイステンプレートの各レイア構造のレイア名）を示す図である。
図１７に示されるデバイス構造定義ファイル２２ｃには、定義する基本セル名（ｄｅｖｉｃｅＴｙｐｅ＝“Ｃａｐａｃｉｔｏｒ”）と、デバイステンプレートの各レイア構造に割付けられたレイア名とが含まれる。レイア名の割付けは、デバイステンプレートに含まれるレイアに基づいて、当該基本セルのレイアウトパターン生成において必要となるレイアを指定し、プロセステクノロジー定義ファイル２１から対応するレイア名を割付けることによって行われる。この定義されたレイアとその割付けられたレイア名、及び、そのレイア名に関するプロセステクノロジーの作図基準から、各種容量の基本セルのレイアウトパターンが生成されるようになる。
図１８（ａ）は、第３の実施形態に係るレイアウトパターン生成方法において用いられるプロセステクノロジー定義テーブル３１ｃの内容（レイア名及びその最小サイズなど）を示す図であり、図１８（ｂ）は、第３の実施形態に係るレイアウトパターン生成方法において用いられるデバイス構造定義テーブル３２ｃの内容（容量デバイスの各レイアとそれらのレイア名）を示す図である。また、図１９は、第３の実施形態に係るレイアウトパターン生成方法によって生成された抵抗デバイスのレイアウトパターン３０６を示す図である。図１８（ａ）及び（ｂ）並びに図１９には、容量デバイスのレイアウトパターン自動生成例が示されている。なお、図１８（ａ）及び（ｂ）並びに図１９における「ＮＤＩＦＦ」、「ＰＯＬＹ１」、「Ｃ２ＡＣ」、「ＭＥＴ１」、「ＮＶＴ」、「ＷＥＬＬ」、及び「Ｃ２Ｍ２」は、プロセステクノロジー定義テーブル３１ｃとデバイス構造定義テーブル３２ｃとを対応付けるレイア構成を示す記号としてのレイア名である。
基本セルのセル名（ｃｅｌｌ＝ｎｃａｐ３）のレイアウトパターン生成処理においては、容量デバイスのデバイステンプレート例（図１６（ａ）乃至（ｅ））である基本構造、３層容量構造、インプラ構造、ウェル構造、及びコンタクト構造の順にレイアウトパターンを生成していく。生成するレイアは、デバイス構造定義テーブル３２ｃで定義されているデバイスのデバイステンプレートのレイア（ｔｏｐ，ｂｏｔｔｏｍ，ｃｏｎｔａｃｔ，ｍｅｔａｌ，ｉｍｐｌａ，ｗｅｌｌ，２ｎｄＣｏｎｔａｃｔ等）である。生成される各レイアのサイズ及びレイア間の位置関係は、デバイステンプレート及びデバイス構造定義テーブル３２ｃで定義されるレイアに対応する、レイア名（ＰＯＬＹ１、Ｃ２Ｇ１等）及び作図基準（ＭｉｎｉｍｕｍＥｎｃｌｏｓｕｒｅ等）の欄のサイズ（ＳＩＺＥ）をプロセステクノロジー定義テーブル３１ｃから選択（例えば、サイズ‘ｃａ’〜‘ｃｈ’，‘ｃｊ’，‘ｃｋ’‘ｃｍ’等から選択）することによって決定される。また、ここでは、デバイス構造定義テーブル３２ｃで定義されたレイアのみ生成し、定義されていないレイアは生成しない。なお、基本構造のレイアは定義必須となっている。
最初に、基本構造のｔｏｐ３１１、ｂｏｔｔｏｍ３１２、ｃｏｎｔａｃｔ３１３、及びｍｅｔａｌ３１４をＮＤＩＦＦ、ＰＯＬＹ１、Ｃ２ＡＣ、及びＭＥＴ１のレイア名で生成する。容量レイアを形成するｂｏｔｔｏｍ図形のＰＯＬＹ１レイアの幅と高さは、デバイス構造定義テーブル３２ｃのｍｉｎＣａｐＷｉｄｔｈの値‘ｃｗｈ’と、プロセステクノロジー定義テーブル３１ｃで定義されているＰＯＬＹ１の最小幅‘ｃｄ’のいずれか大きい方の値で生成する。図１９の例では、ｍｉｎＣａｐＷｉｄｔｈの値‘ｃｗｈ’で生成する場合を説明する。ｃｏｎｔａｃｔ３１３図形は、Ｃ２ＡＣレイアであり、Ｃ２ＡＣレイアの最小幅‘ｃｗｈ’をその図形の幅と高さに設定する。ｍｅｔａｌ３１４図形は、ｃｏｎｔａｃｔ３１３図形との最小重なり余裕‘ｃｄ’分確保した幅で、ｃｏｎｔａｃｔ３１３間隔が最小間隔‘ｃｇ’となるようなパス図形を形成し、ｂｏｔｔｏｍ３１２図形の３辺の周りに、ＰＯＬＹ１とＣ２ＡＣの最小間隔‘ｃｃ’分だけ離して生成する。そして、ｔｏｐ３１１図形のＮＤＩＦＦレイアを、生成されたＣ２ＡＣの辺から最小重なり余裕‘ｃａ’分確保して生成する。
次に、３層容量構造の３ｒｄＣａｐをｔｏｐ図形を基準に、その最小重なり余裕で生成するプロセスに移行するが、この例では３ｒｄＣａｐが定義されていないため生成を行なわない。
次に、インプラ構造のｉｍｐｌａ３１６、２ｎｄＩｍｐｌａ３２０、及びｃａｐＣｏｖｅｒを、ｔｏｐ図形を基準に、その最小重なり余裕で生成するプロセスに移行する。この例では、定義されているｉｍｐｌａ３１６図形をＮＶＴレイアで、ＮＤＩＦＦレイアとの最小重なり余裕‘ｃｈ’分確保して生成する。
次に、ウェル構造のｗｅｌｌ３１８及び２ｎｄＷｅｌｌ図形を、ｔｏｐ図形を基準に、その最小重なり余裕で生成するプロセスに移行する。この例では、定義されているｗｅｌｌ図形を、ＷＥＬＬレイアで、ＮＤＩＦＦレイアとの最小重なり余裕‘ｃｊ’分確保して生成する。
最後に、コンタクト構造の２ｎｄＣｏｎｔａｃｔ３２０及びｃｏｎｔａｃｔＣｏｖｅｒをｃｏｎｔａｃｔ図形を基準に生成するプロセスに移行する。２ｎｄＣｏｎｔａｃｔ図形は、Ｃ２Ｍ２レイアで、Ｃ２ＡＣとの最小重なり余裕‘ｃｅ’分確保して生成する。ｃｏｎｔａｃｔＣｏｖｅｒは、ｃｏｎｔａｃｔとの最小重なり余裕と、ｃｏｎｔａｃｔＣｏｖｅｒのｃｏｎｔａｃｔからの最小突出しによって生成するが、この例では定義されていないため生成しない。以上の処理により、容量デバイスのレイアウトパターンが自動生成される。
次に、生成した容量デバイスの基本セルにパラメータを自動設定する。パラメータは、パラメータ名とその値からなり、当該パラメータが変更された場合に即座にレイアウトパターン生成処理が起動されるようにプログラムが構成されている。基本セルの生成時には、パラメータの値はプロセステクノロジー定義テーブル３１ｃに設定されている最小値をデフォルトとして設定している。図２０に、容量デバイスのレイアウトパターンのパラメータ４１ｃ例とその説明を示す。基本セルを使用してレイアウト設計を行なう場合には、配置された基本セルについて設定されているパラメータの値を変更することによって、レイアウトパターンの形状を変更することができる。ここで、容量指定タイプがＣａｐａｃｉｔａｎｃｅ＆Ｗｉｄｔｈ（容量値とレイア幅を指定するタイプ）、又は、Ｃａｐａｃｉｔａｎｃｅ＆Ｈｅｉｇｈｔ（容量値とレイア高さを指定するタイプ）の場合で、ｃａｐａｃｉｔａｎｃｅパラメータの値が変更された場合は、プロセステクノロジー定義テーブルの当該容量を形成するレイア間の単位容量（ＡｒｅａＣａｐａｃｉｔｏｒ）の値から面積を求め、ｂｏｔｔｏｍの幅、又は、高さから、ｂｏｔｔｏｍの高さ、又は、幅のパラメータ値を自動算出して設定し、そのパラメータの値に従って当該容量デバイスのレイアウトパターンが自動変更される。
図２１は、第３の実施形態に係るレイアウトパターン生成方法におけるレイアウトパターン生成処理（図２のステップＳＴ３）の一例を示すフローチャートである。以上に説明したように、第３の実施形態に係るレイアウトパターン生成方法におけるレイアウトパターン生成処理ＳＴ３では、ｔｏｐ図形生成（ステップＳＴ３１）、ｂｏｔｔｏｍ図形生成（ステップＳＴ３２）、ｃｏｎｔａｃｔ図形生成（ステップＳＴ３３）、ｍｅｔａｌ図形生成（ステップＳＴ３４）、ｉｍｐｌａ図形生成（ステップＳＴ３５）、ｗｅｌｌ図形生成（ステップＳＴ３６）、２ｎｄＣｏｎｔａｃｔ図形生成（ステップＳＴ３７）、及びパラメータ設定（ステップＳＴ３８）によってレイアウトパターンを生成する。その後、パラメータ変更があれば（ステップＳＴ３９）、パラメータが変更された図形から図形生成処理を行う。
以上に説明したように、第３の実施形態によれば、基本セルの製造に関するプロセステクノロジーに基づく作図基準を定義したプロセステクノロジー定義ファイル２１から必要なデータを取得し、基本セルのデバイス構造を定義したデバイス構造定義ファイル２２ｃから必要なデバイス構造データ３２を取得し、デバイステンプレートに従って定義レイアの図形を自動生成していくことで、基本セルのレイアウトパターンが作図基準に違反することなく、自動生成することが可能となり、レイアウト設計の効率化を実現することができる。
また、デバイス構造定義ファイルから生成するレイアを制御することで、異なるデバイス構造の基本セルのレイアウトパターンを、専用の自動生成プログラムを作成することなく、同一のレイアウトパターン生成処理のプログラムで実現できるため、プログラム開発工数は削減され、かつ、各種プロセスの基本セルのレイアウトパターンが新たにプログラム開発することなく早期に生成できことから、レイアウト設計の早期開始が可能となる。
さらに、新規プロセスを利用した際に発生する作図基準の変更に対しても、プロセステクノロジー定義ファイルを変更し、容量の基本セルを再作成することでレイアウトパターンの自動変更が可能となり、レイアウトパターン変更の効率化を実現できる。
さらにまた、生成する容量の基本セルに各種パラメータを設定し、そのパラメータの値によって作図基準を満たしたレイアウトパターンが自動変更できるため、レイアウト変更工数が削減できる。
＜第４の実施形態＞
第４の実施形態においては、レイアウトパターン生成対象の基本セルがインダクタデバイスである場合を説明する。第４の実施形態においては、第１乃至第３の実施形態におけるレイアウトパターン生成方法と同様の方法により、インダクタデバイスのレイアウトパターンを自動生成又は自動変更できる。
第４の実施形態に係るレイアウトパターン生成方法においては、プロセステクノロジー定義ファイル（図２の符号２１）の定義内容をインダクタデバイスのファイルに変更することで、インダクタデバイスのレイアウトパターンの生成に用いることができる。すなわち、プロセステクノロジー定義ファイル（図２の符号２１）にインダクタデバイスの基本セルのレイアウトパターンを構成するすべてのレイアに対し、レイアの作図基準、レイア間の作図基準の基本セルのインダクタを構成するレイア構造を作成する。
プロセステクノロジー定義ファイル（図２の符号２１）にインダクタデバイスの基本セルのレイアウトパターンを構成するレイアの作図基準を追加作成する。インダクタデバイスは、その渦巻状パターンとして、四角形状、八角形状、及び円形状の３つの形状タイプが存在し、デバイス構造定義ファイル（図２の符号２２）は、インダクタデバイスの形状タイプとインダクタ形成に用いるレイア名、インダクタパラメータである巻数、内径、及び、インダクタ幅、インダクタ間隔の初期値を定義している。インダクタのデバイス構造定義ファイルの定義内容例を図２３に、インダクタデバイスの形状タイプ例を図２２（ａ）乃至（ｃ）に示す。
インダクタデバイスは、ｉｎｄｕｃｔｏｒ４１２のインダクタ幅を持った配線（以下「パス図形」と言う。）で作成される。パス図形の中心線は、各タイプによって形状が異なる。
デバイステンプレートが四角形状（図２２（ａ））の場合の中心線４１１は、最も内側の四角形の１辺がインダクタの内径で、そのすぐ外側の四角形の中心線との間隔は、
｛（インダクタの幅）＋（インダクタ間隔）｝
となる。インダクタの幅と間隔は、デバイス構造定義フアイルに定義されている値を用いる。
パス図形の中心線は、内側の四角形の開始点４１３から時計回りに頂点を求め、外側の四角形への乗り換えは、上辺部分を延長し外側の四角形と交差する個所（乗換え部分）４１４で行なわれ、インダクタの巻数分生成される。巻数は、０．２５回を単位とする。
デバイステンプレートが八角形状（図２２（ｂ））の場合の中心線は、最も内側の八角形の底辺と上辺の間隔がインダクタの内径となる八角形の中心線４２３で、そのすぐ外側の八角形の中心線との間隔は、
｛（インダクタの幅）＋（インダクタ間隔）｝
となる。パス図形の中心線は、内側の八角形の開始点４２５から時計周りに頂点を求める。外側の八角形への乗り換えは、当該八角形を右に
｛（インダクタの幅）＋（インダクタ間隔）｝
分シフトした図形を想定し、上辺部分をそのシフトした八角形の、上辺まで延長した頂点（乗換え部分）４２４と次の頂点を経由して乗り換え、その後の頂点は外側の八角形の頂点として、インダクタ巻数分生成される。
デバイステンプレートが円形状（図２２（ｃ））の場合の中心線は、最も内側の円の左側の直径をインダクタの内径とする左半円弧４３１と、
｛（左半円弧の直径）＋（インダクタの幅）＋（インダクタ間隔）｝
を直径とする右半円弧４３２とを、円の上部が接する（接合点）４３３ようにしたものをパス図形の中心線とし、その中心線との間隔が、
｛（インダクタの幅）＋（インダクタ間隔）｝
となる半円弧を左右に生成し上部で結合し、開始点４３４から時計回りに、インダクタ巻数分生成される。
図２３は、第４の実施形態に係るレイアウトパターン生成方法において用いられるデバイス構造定義ファイル２２ｄ（図２におけるデバイス構造定義ファイル２２に相当する。）の内容の一例（デバイステンプレートの各レイア構造のレイア名）を示す図である。
図２３に示されるデバイス構造定義ファイル２２ｄには、定義する基本セル名（ｄｅｖｉｃｅＴｙｐｅ＝“Ｉｎｄｕｃｔｏｒ”）と、デバイステンプレートの各レイア構造に割付けられたレイア名とが含まれる。レイア名の割付けは、デバイステンプレートに含まれるレイアに基づいて、当該基本セルのレイアウトパターン生成において必要となるレイアを指定し、プロセステクノロジー定義ファイル２１から対応するレイア名を割付けることによって行われる。この定義されたレイアとその割付けられたレイア名、及び、そのレイア名に関するプロセステクノロジーの作図基準から、各種容量の基本セルのレイアウトパターンが生成されるようになる。
図２４（ａ）は、第４の実施形態に係るレイアウトパターン生成方法において用いられるプロセステクノロジー定義テーブル３１ｄの内容（レイア名及びその最小サイズなど）を示す図であり、図２４（ｂ）は、第４の実施形態に係るレイアウトパターン生成方法において用いられるデバイス構造定義テーブル３２ｄの内容（インダクタデバイスの各レイアとそれらのレイア名）を示す図である。また、図２５は、第４の実施形態に係るレイアウトパターン生成方法によって生成されたインダクタデバイスのレイアウトパターン４０４を示す図である。図２４（ａ）及び（ｂ）並びに図２５には、ｏｃｔｉｎｄｕｃｔｏｒインダクタデバイスのレイアウトパターン自動生成例が示されている。
基本セルのセル名（ｃｅｌｌ＝ｏｃｔｉｎｄｕｃｔｏｒ）のレイアウトパターン生成処理では、デバイス構造定義テーブルの内容に従って、インダクタのレイアウトパターンを生成する。この例では、形状タイプが八角形で、インダクタレイア名がＭＥＴ１、インダクタ幅が‘ｄｗ’、インダクタの内径が‘ｄｌ’、巻数が２．５回となっている。インダクタの間隔は、定義されていないため、プロセステクノロジー定義テーブルのＭＥＴ１レイアの最小間隔‘ｄｓ’となる。
また、インダクタの幅は、プロセステクノロジー定義テーブル３１ｄのＭＥＴ１レイアの最小幅より大きいこと、及び、インダクタの内径が
｛（ＭＥＴ１の最小幅）＋（最小間隔）｝
より大きいことをチェックし、小さい場合は、プロセステクノロジー定義テーブルの値から算出した値としている。
インダクタのパス図形の中心線の頂点座標を算出し、その頂点座標をたどるパス図形を生成することでレイアウトパターンが生成される。
先ず、高さがインダクタの内径‘ｄｌ’の最も内側にある八角形の頂点を求める。そして、その周りに中心線との間隔が
｛（インダクタ幅）＋（インダクタの間隔）｝
を持つように八角形の中心線４２３の頂点Ｐ１〜Ｐ７、Ｐ１０〜Ｐ１２を、順次巻数分求めておく。
次に、上記八角形の中心線を右に
｛（インダクタの間隔‘ｄｓ’）＋（インダクタ幅‘ｄｗ’）｝
シフトした中心線４５１の頂点Ｐ８〜Ｐ９を求める。
そして、内側の八角形から、その中心線の頂点Ｐ１〜Ｐ４で０．２５巻、頂点Ｐ５〜Ｐ７で０．５巻、シフトした八角形の中心線の頂点Ｐ８〜Ｐ９、そして、その外側の中心線の頂点Ｐ１０で０．７５巻、頂点Ｐ１２、Ｐ１で１巻と、巻数分の頂点までを結ぶパス図形を生成することで、インダクタのレイアウトパターンを生成する。
次に、生成したインダクタの基本セルにパラメータを自動設定する。パラメータは、パラメータ名とその値からなり、当該パラメータが変更された場合に即座にレイアウトパターン生成処理が起動されるようにプログラムが構成なっている。基本セルの生成時には、パラメータの値はデフォルトを設定している。図２６に、インダクタデバイスのレイアウトパターンのパラメータ４１ｄ例とその説明を示す。パラメータを変更することで設定したプログラムが起動され、レイアウト生成処理が実行されてレイアウトパターンを自動変更することができる。
図２７は、第４の実施形態に係るレイアウトパターン生成方法（デバイステンプレートが八角形の場合）におけるレイアウトパターン生成処理（図２のステップＳＴ３）の一例を示すフローチャートである。以上に説明したように、第４の実施形態に係るレイアウトパターン生成方法におけるレイアウトパターン生成処理ＳＴ３では、最も内側にある八角形の中心線の頂点を求め（ステップＳＴ４１）、外側の八角形の中心線の頂点を巻数分求め（ステップＳＴ４２）、中心線を右にシフトして頂点を求め（ステップＳＴ４３）、内側の八角形、シフトした中心線の頂点から１つ外側の中心線の頂点、１つ外側の中心線の頂点の順にパス図形を生成し（ステップＳＴ４４）、パラメータ設定（ステップＳＴ４５）によってレイアウトパターンを生成する。その後、パラメータ変更があれば（ステップＳＴ４６）、再度図形生成処理を行う。
以上に説明したように、第４の実施形態によれば、基本セルの製造に関するプロセステクノロジーに基づく作図基準を定義したプロセステクノロジー定義ファイル２１から必要なデータを取得し、基本セルのデバイス構造を定義したデバイス構造定義ファイル２２ｄから必要なデバイス構造データ３２を取得し、デバイステンプレートに従って定義レイアの図形を自動生成していくことで、基本セルのレイアウトパターンが作図基準に違反することなく、自動生成することが可能となり、レイアウト設計の効率化を実現することができる。
また、デバイス構造定義ファイル２２ｄの形状タイプなど各種パラメータを制御することで、異なる形状のインダクタのレイアウトパターンが自動生成できる。
さらに、新規プロセスを利用した際に発生する作図基準の変更に対しても、プロセステクノロジー定義ファイル２１、及び、デバイス構造定義ファイル２２ｄを変更し、インダクタの基本セルを再作成することでレイアウトパターンの自動変更が可能となり、レイアウトパターン変更の効率化を実現できる。
さらにまた、生成するインダクタの基本セルに各種パラメータを設定し、そのパラメータの値によって作図基準を満たしたレイアウトパターンへ自動変更できるため、レイアウト変更工数が削減できる。
本発明の第１乃至第４の実施形態に係るレイアウトパターン生成方法を実施する装置（すなわち、第１乃至第４の実施形態に係るレイアウトパターン生成装置）の構成を概略的に示すブロック図である。 第１乃至第４の実施形態に係るレイアウトパターン生成方法を示すフローチャートを含む説明図である。 第１乃至第４の実施形態に係るレイアウトパターン生成方法において用いられるプロセステクノロジー定義ファイルの内容（プロセステクノロジー定義の例）を示す図である。 （ａ）乃至（ｅ）は、第１の実施形態に係るレイアウトパターン生成方法において用いられるデバイス構造定義ファイルの内容（デバイステンプレートの例）を示す図である。 第１の実施形態に係るレイアウトパターン生成方法において用いられるデバイス構造定義ファイルの内容（デバイステンプレートの各レイア構造のレイア名）を示す図である。 （ａ）は、第１の実施形態に係るレイアウトパターン生成方法において用いられるプロセステクノロジー定義テーブルの内容（レイア名及びその最小サイズなど）を示す図であり、（ｂ）は、第１の実施形態に係るレイアウトパターン生成方法において用いられるデバイス構造定義テーブルの内容（トランジスタデバイスの各レイア構造のレイア名）を示す図である。 第１の実施形態に係るレイアウトパターン生成方法によって生成されたトランジスタデバイスのレイアウトパターンを示す図である。 第１の実施形態に係るレイアウトパターン生成方法によって生成されたトランジスタデバイスのレイアウトパターンのパラメータを示す図である。 第１の実施形態に係るレイアウトパターン生成方法におけるレイアウトパターン生成処理を示すフローチャートである。 （ａ）乃至（ｆ）は、第２の実施形態に係るレイアウトパターン生成方法において用いられるデバイス構造定義ファイルの内容（デバイステンプレートの例）を示す図である。 第２の実施形態に係るレイアウトパターン生成方法において用いられるデバイス構造定義ファイルの内容（デバイステンプレートの各レイア構造のレイア名）を示す図である。 （ａ）は、第２の実施形態に係るレイアウトパターン生成方法において用いられるプロセステクノロジー定義テーブルの内容（レイア名及び最小サイズなど）を示す図であり、（ｂ）は、第２の実施形態に係るレイアウトパターン生成方法において用いられるデバイス構造定義テーブルの内容（抵抗デバイスの各レイア構造のレイア名）を示す図である。 第２の実施形態に係るレイアウトパターン生成方法によって生成された抵抗デバイスのレイアウトパターンを示す図である。 第２の実施形態に係るレイアウトパターン生成方法によって生成された抵抗デバイスのレイアウトパターンのパラメータを示す図である。 第２の実施形態に係るレイアウトパターン生成方法におけるレイアウトパターン生成処理を示すフローチャートである。 （ａ）乃至（ｅ）は、第３の実施形態に係るレイアウトパターン生成方法において用いられるデバイス構造定義ファイルの内容（デバイステンプレートの例）を示す図である。 第３の実施形態に係るレイアウトパターン生成方法において用いられるデバイス構造定義ファイルの内容（デバイステンプレートの各レイア構造のレイア名）を示す図である。 （ａ）は、第３の実施形態に係るレイアウトパターン生成方法において用いられるプロセステクノロジー定義テーブルの内容（レイア名、最小サイズ、及び容量値など）を示す図であり、（ｂ）は、第３の実施形態に係るレイアウトパターン生成方法において用いられるデバイス構造定義テーブルの内容（容量デバイスの各レイア構造のレイア名又はサイズなど）を示す図である。 第３の実施形態に係るレイアウトパターン生成方法によって生成された容量デバイスのレイアウトパターンを示す図である。 第３の実施形態に係るレイアウトパターン生成方法によって生成された容量デバイスのレイアウトパターンのパラメータを示す図である。 第３の実施形態に係るレイアウトパターン生成方法におけるレイアウトパターン生成処理を示すフローチャートである。 （ａ）乃至（ｃ）は、第４の実施形態に係るレイアウトパターン生成方法において用いられるデバイス構造定義ファイルの内容（デバイステンプレートの例）を示す図である。 第４の実施形態に係るレイアウトパターン生成方法において用いられるデバイス構造定義ファイルの内容（デバイステンプレートの各レイア構造のレイア名）を示す図である。 （ａ）は、第４の実施形態に係るレイアウトパターン生成方法において用いられるプロセステクノロジー定義テーブルの内容（レイア名及び最小サイズなど）を示す図であり、（ｂ）は、第４の実施形態に係るレイアウトパターン生成方法において用いられるデバイス構造定義テーブルの内容（インダクタデバイスの各レイア構造のレイア名及びサイズなど）を示す図である。 第４の実施形態に係るレイアウトパターン生成方法によって生成されたインダクタデバイスのレイアウトパターンを示す図である。 第４の実施形態に係るレイアウトパターン生成方法によって生成されたインダクタデバイスのレイアウトパターンのパラメータを示す図である。 第４の実施形態に係るレイアウトパターン生成方法におけるレイアウトパターン生成処理を示すフローチャートである。
符号の説明
１ データ処理部、
２ 定義ファイル格納部、
３ 記憶部、
４ レイアウトパターン格納部、
５ 操作入力部、
６ 表示部、
７ プログラム、
８ インストール用プログラムを記録した情報記録媒体、
２１，２１ａ，２１ｂ，２１ｃ，２１ｄ プロセステクノロジー定義ファイル、
２２，２２ａ，２２ｂ，２２ｃ，２２ｄ デバイス構造定義ファイル、
３１，３１ａ，３１ｂ，３１ｃ，３１ｄ プロセステクノロジー定義テーブル、
３２ デバイス構造定義データ（デバイステンプレート及びデバイス構造定義テーブルテーブル）、
３２ａ，３２ｂ，３２ｃ，３２ｄ デバイス構造定義テーブル、
４１ 生成されたレイアウトパターンデータ、
４１ａ，４１ｂ，４１ｃ，４１ｄ 生成されたレイアウトパターンのパラメータ、
１０１〜１０５ トランジスタデバイスのデバイステンプレート、
１０６ トランジスタデバイスのレイアウトパターン、
１１１ ゲートレイア（ｇａｔｅ）、
１１２ アクティブレイア（ａｃｔｉｖｅ）、
１１３ コンタクトレイア（ｃｏｎｔａｃｔ）、
１１４ メタルレイア（ｍｅｔａｌ）、
１２１ インプラレイア（ｉｍｐｌａ）、
１２２ 第２インプラレイア（２ｎｄＩｍｐｌａ）、
１３１ ウェルレイア（ｗｅｌｌ）、
１３２ 第２ウェルレイア（２ｎｄＷｅｌｌ）、
１４１ ドレインカバーレイア（ｄｒａｉｎＣｏｖｅｒ）、
１４２ ソースカバーレイア（ｓｏｕｒｃｅＣｏｖｅｒ）、
１４３ 第２ソースカバーレイア（２ｎｄＳｏｕｒｃｅＣｏｖｅｒ）、
１４４ ゲートカバーレイア（ｇａｔｅＣｏｖｅｒ）、
１５１ 第２コンタクトレイア（２ｎｄＣｏｎｔａｃｔ）、
１５２ コンタクトカバーレイア（ｃｏｎｔａｃｔＣｏｖｅｒ）、
２０１〜２０６ 抵抗デバイスのデバイステンプレート、
２０７ 抵抗デバイスのレイアウトパターン、
２１１ レジスタレイア（ｒｅｓｉｓｔｏｒ）、
２１２ コンタクトレイア（ｃｏｎｔａｃｔ）、
２１３ メタルレイア（ｍｅｔａｌ）、
２１４ 抵抗認識レイア（ｒｅｃｏｇｎｉｔｉｏｎ）、
２２１ インプラレイア（ｉｍｐｌａ）、
２２２ 第２インプラレイア（２ｎｄＩｍｐｌａ）、
２３１ ウェルレイア（ｗｅｌｌ）、
２３２ 第２ウェルレイア（２ｎｄＷｅｌｌ）、
２４１ ガードリング用アクティブレイア（ｇｕｒａｒｄｒｉｎｇＡｃｔｉｖｅ）、
２４２ ガードリング用インプラレイア（ｇｕｒａｒｄｒｉｎｇＩｍｐｌａ）、
２４３ ガードリング用コンタクトレイア（ｇｕｒａｒｄｒｉｎｇＣｏｎｔａｃｔ）、
２４４ メタルレイア（ｍｅｔａｌ）、
２５１ 第２コンタクトレイア（２ｎｄＣｏｎｔａｃｔ）、
２５２ アクティブコンタクトレイア（ａｃｔｉｖｅＣｏｎｔａｃｔ）、
２６１ 抵抗シールドレイア（ｒｅｓＳｅａｌｅｄ）、
２６２ 抵抗カバーレイア（ｒｅｓＣｏｖｅｒ）、
３０１〜３０５ 容量デバイスのデバイステンプレート、
３０６ 容量デバイスのレイアウトパターン、
３１１ トップレイア（ｔｏｐ）、
３１２ ボトムレイア（ｂｏｔｔｏｍ）、
３１３ コンタクトレイア（ｃｏｎｔａｃｔ）、
３１４ メタルレイア（ｍｅｔａｌ）、
３１５ 第３容量レイア（３ｒｄＣａｐ）、
３１６ インプラレイア（ｉｍｐｌａ）、
３１７ 第２インプラレイア（２ｎｄＩｍｐｌａ）、
３１８ ウェルレイア（ｗｅｌｌ）、
３１９ 第２ウェルレイア（２ｎｄＷｅｌｌ）、
３２０ 第２コンタクトレイア（２ｎｄＣｏｎｔａｃｔ）、
３２１ コンタクトカバーレイア（ｃｏｎｔａｃｔＣｏｖｅｒ）、
３２２ 容量カバーレイア（ｃａｐＣｏｖｅｒ）、
４０１〜４０３ インダクタデバイスのデバイステンプレート、
４０４ インダクタデバイスのレイアウトパターン、
４１１ 中心線、
４１２ インダクタレイア（ｉｎｄｕｃｔｏｒ）、
４１３ 開始点、
４２３ 中心線、
４２４ 乗換え部分、
４２５ 開始点、
４３１ 左半円弧の中心線、
４３２ 右半円弧の中心線、
４３３ 接合点、
４３４ 開始点、
４５１ シフト中心。

Claims (23)

  1. 半導体集積回路を構成する基本セルのレイアウトパターンを生成するレイアウトパターン生成方法であって、
    半導体集積回路の製造に用いられるプロセステクノロジーに関するデータを定義したプロセステクノロジー定義ファイルから、レイアウトパターン生成対象の基本セルを構成する各レイアのプロセステクノロジーに関するデータを取得してプロセステクノロジー定義テーブルとして保持するステップと、
    半導体集積回路を構成する基本セルの種類毎に決められたデバイス構造に関するデータを定義したデバイス構造定義ファイルから、レイアウトパターン生成対象の基本セルの各レイアの構造が定義可能なデバイステンプレートと該デバイステンプレートに従って定義された各レイアの構造に関するデータとを取得してデバイス構造データとして保持するステップと、
    前記デバイス構造データとして保持されたデバイステンプレートに従って定義された各レイアの構造を、前記プロセステクノロジー定義テーブルの中の対応するレイアのプロセステクノロジーに関するデータに基づいて決定することによって、半導体集積回路を構成する基本セルのレイアウトパターンを生成するステップと
    を有することを特徴とするレイアウトパターン生成方法。
  2. 前記プロセステクノロジー定義テーブルが、
    前記レイアウトパターン生成対象の基本セルを構成する各レイアの最小幅、
    前記レイアウトパターン生成対象の基本セルを構成するレイア間の最小間隔、
    前記レイアウトパターン生成対象の基本セルを構成し、重なり合う部分を有するレイア同士の位置関係、
    前記レイアウトパターン生成対象の基本セルの単位抵抗を構成するレイア構造、及び
    前記レイアウトパターン生成対象の基本セルの単位容量を構成するレイア構造
    の中の１つ以上を含むことを特徴とする請求項１に記載のレイアウトパターン生成方法。
  3. 前記レイアウトパターン生成対象の基本セルが、トランジスタデバイスであり、
    前記レイアウトパターン生成対象の基本セルの各レイアの構造が、イオンインプランテーション構造、ウェル構造、端子カバー構造、及びコンタクト構造の中の１つ以上を含む
    ことを特徴とする請求項１又は２のいずれかに記載のレイアウトパターン生成方法。
  4. 前記レイアウトパターン生成対象の基本セルが、抵抗デバイスであり、
    前記レイアウトパターン生成対象の基本セルの各レイアの構造が、イオンインプランテーション構造、ガードリング構造、コンタクト構造、及びカバー構造の中の１つ以上を含む
    ことを特徴とする請求項１又は２のいずれかに記載のレイアウトパターン生成方法。
  5. 前記レイアウトパターン生成対象の基本セルが、容量デバイスであり、
    前記レイアウトパターン生成対象の基本セルの各レイアの構造が、３つのレイア層からなる構造、イオンインプランテーション構造、ウェル構造、及びコンタクト構造の中の１つ以上を含む
    ことを特徴とする請求項１又は２のいずれかに記載のレイアウトパターン生成方法。
  6. 前記レイアウトパターン生成対象の基本セルが、インダクタデバイスであり、
    前記レイアウトパターン生成対象の基本セルの各レイアの構造を定義可能なデバイステンプレートが、渦巻状パターン構造を有し、
    前記デバイステンプレートに従って定義された各レイアの構造に関するデータが、前記渦巻状パターンの種類を特定するデータ、前記渦巻状パターンの巻数、前記渦巻状パターンの内径、並びに、前記渦巻状パターンの幅及び間隔を含む
    ことを特徴とする請求項１又は２のいずれかに記載のレイアウトパターン生成方法。
  7. 前記渦巻状パターンは、四角形状、八角形状、及び円形状のいずれかであることを特徴とする請求項６に記載のレイアウトパターン生成方法。
  8. 前記レイアウトパターンを生成するステップにおいて生成されたレイアウトパターンに基づいて、該レイアウトパターンを制御するためのパラメータを生成して保持し、
    前記パラメータを変更することによって、前記保持されているレイアウトパターンを変更可能とする
    ことを特徴とする請求項１から７までのいずれかに記載のレイアウトパターン生成方法。
  9. 前記プロセステクノロジー定義ファイルに定義されたプロセステクノロジーが変更又は追加されたときに、プロセステクノロジーに関するデータを取得してプロセステクノロジー定義テーブルとして保持する前記ステップからレイアウトパターンを生成する前記ステップまでを再度実行することを特徴とする請求項１から８までのいずれかに記載のレイアウトパターン生成方法。
  10. 前記デバイス構造定義ファイルに定義されたデバイス構造に関するデータが変更又は追加されたときに、デバイステンプレートと該デバイステンプレートに従って定義された各レイアの構造に関するデータとを取得してデバイス構造データとして保持する前記ステップと、前記レイアウトパターンを生成する前記ステップとを再度実行することを特徴とする請求項１から９までのいずれかに記載のレイアウトパターン生成方法。
  11. 半導体集積回路を構成する基本セルのレイアウトパターンを生成するレイアウトパターン生成装置であって、
    半導体集積回路の製造に用いられるプロセステクノロジーに関するデータを定義したプロセステクノロジー定義ファイルを格納するプロセステクノロジー定義ファイル格納手段と、
    前記プロセステクノロジー定義ファイルから取得されたレイアウトパターン生成対象の基本セルを構成する各レイアのプロセステクノロジーに関するデータをプロセステクノロジー定義テーブルとして保持するプロセステクノロジー定義テーブル記憶手段と、
    半導体集積回路を構成する基本セルの種類毎に決められたデバイス構造に関するデータを定義したデバイス構造定義ファイルを格納するデバイス構造定義ファイル格納手段と、
    前記デバイス構造定義ファイルから取得された、レイアウトパターン生成対象の基本セルの各レイアの構造が定義可能なデバイステンプレートと該デバイステンプレートに従って定義された各レイアの構造に関するデータとを、デバイス構造データとして保持するデバイス構造データ記憶手段と、
    前記デバイス構造データとして保持されたデバイステンプレートに従って定義された各レイアの構造を、前記プロセステクノロジー定義テーブルの中の対応するレイアのプロセステクノロジーに関するデータに基づいて決定することによって、半導体集積回路を構成する基本セルのレイアウトパターンを生成するデータ処理手段と
    を有することを特徴とするレイアウトパターン生成装置。
  12. 前記プロセステクノロジー定義テーブルが、
    前記レイアウトパターン生成対象の基本セルを構成する各レイアの最小幅、
    前記レイアウトパターン生成対象の基本セルを構成するレイア間の最小間隔、
    前記レイアウトパターン生成対象の基本セルを構成し、重なり合う部分を有するレイア同士の位置関係、
    前記レイアウトパターン生成対象の基本セルの単位抵抗を構成するレイア構造、及び
    前記レイアウトパターン生成対象の基本セルの単位容量を構成するレイア構造
    の中の１つ以上を含むことを特徴とする請求項１１に記載のレイアウトパターン生成装置。
  13. 前記レイアウトパターン生成対象の基本セルが、トランジスタデバイスであり、
    前記レイアウトパターン生成対象の基本セルの各レイアの構造が、イオンインプランテーション構造、ウェル構造、端子カバー構造、及びコンタクト構造の中の１つ以上を含む
    ことを特徴とする請求項１１又は１２のいずれかに記載のレイアウトパターン生成装置。
  14. 前記レイアウトパターン生成対象の基本セルが、抵抗デバイスであり、
    前記レイアウトパターン生成対象の基本セルの各レイアの構造が、イオンインプランテーション構造、ガードリング構造、コンタクト構造、及びカバー構造の中の１つ以上を含む
    ことを特徴とする請求項１１又は１２のいずれかに記載のレイアウトパターン生成装置。
  15. 前記レイアウトパターン生成対象の基本セルが、容量デバイスであり、
    前記レイアウトパターン生成対象の基本セルの各レイアの構造が、３つのレイア層からなる構造、イオンインプランテーション構造、ウェル構造、及びコンタクト構造の中の１つ以上を含む
    ことを特徴とする請求項１１又は１２のいずれかに記載のレイアウトパターン生成装置。
  16. 前記レイアウトパターン生成対象の基本セルが、インダクタデバイスであり、
    前記レイアウトパターン生成対象の基本セルの各レイアの構造を定義可能なデバイステンプレートが、渦巻状パターン構造を有し、
    前記デバイステンプレートに従って定義された各レイアの構造に関するデータが、前記渦巻状パターンの種類を特定するデータ、前記渦巻状パターンの巻数、前記渦巻状パターンの内径、並びに、前記渦巻状パターンの幅及び間隔を含む
    ことを特徴とする請求項１１又は１２のいずれかに記載のレイアウトパターン生成装置。
  17. 前記渦巻状パターンは、四角形状、八角形状、及び円形状のいずれかであることを特徴とする請求項１６に記載のレイアウトパターン生成装置。
  18. 前記データ処理手段により生成された前記レイアウトパターンと、該レイアウトパターンを制御するためのパラメータとを保持するレイアウトパターン格納手段をさらに有し、
    前記データ処理手段に前記パラメータの変更指示が入力されたときに、前記レイアウトパターン格納手段に保持されているレイアウトパターンを変更する
    ことを特徴とする請求項１１から１７までのいずれかに記載のレイアウトパターン生成装置。
  19. 前記プロセステクノロジー定義ファイルに定義されたプロセステクノロジーが変更又は追加されたときに、前記データ処理手段が、プロセステクノロジーに関するデータを取得してプロセステクノロジー定義テーブルとして保持する処理からレイアウトパターンを生成する処理までを再度実行することを特徴とする請求項１１から１８までのいずれかに記載のレイアウトパターン生成装置。
  20. 前記デバイス構造定義ファイルに定義されたデバイス構造に関するデータが変更又は追加されたときに、前記データ処理手段が、デバイステンプレートと該デバイステンプレートに従って定義された各レイアの構造に関するデータとを取得してデバイス構造データとして保持させる処理と、前記レイアウトパターンを生成する処理とを再度実行することを特徴とする請求項１１から１９までのいずれかに記載のレイアウトパターン生成装置。
  21. コンピュータに、半導体集積回路を構成する基本セルのレイアウトパターンを生成させるプログラムであって、
    半導体集積回路の製造に用いられるプロセステクノロジーに関するデータを定義したプロセステクノロジー定義ファイルから、レイアウトパターン生成対象の基本セルを構成する各レイアのプロセステクノロジーに関するデータを取得してプロセステクノロジー定義テーブルとして保持する処理と、
    半導体集積回路を構成する基本セルの種類毎に決められたデバイス構造に関するデータを定義したデバイス構造定義ファイルから、レイアウトパターン生成対象の基本セルの各レイアの構造が定義可能なデバイステンプレートと該デバイステンプレートに従って定義された各レイアの構造に関するデータとを取得してデバイス構造データとして保持する処理と、
    前記デバイス構造データとして保持されたデバイステンプレートに従って定義された各レイアの構造を、前記プロセステクノロジー定義テーブルの中の対応するレイアのプロセステクノロジーに関するデータに基づいて決定することによって、半導体集積回路を構成する基本セルのレイアウトパターンを生成する処理と
    を実行させるためのプログラム。
  22. コンピュータに、半導体集積回路を構成する基本セルのレイアウトパターンを生成させるプログラムを記録したコンピュータ読み取り可能な記録媒体であって、
    半導体集積回路の製造に用いられるプロセステクノロジーに関するデータを定義したプロセステクノロジー定義ファイルから、レイアウトパターン生成対象の基本セルを構成する各レイアのプロセステクノロジーに関するデータを取得してプロセステクノロジー定義テーブルとして保持する処理と、
    半導体集積回路を構成する基本セルの種類毎に決められたデバイス構造に関するデータを定義したデバイス構造定義ファイルから、レイアウトパターン生成対象の基本セルの各レイアの構造が定義可能なデバイステンプレートと該デバイステンプレートに従って定義された各レイアの構造に関するデータとを取得してデバイス構造データとして保持する処理と、
    前記デバイス構造データとして保持されたデバイステンプレートに従って定義された各レイアの構造を、前記プロセステクノロジー定義テーブルの中の対応するレイアのプロセステクノロジーに関するデータに基づいて決定することによって、半導体集積回路を構成する基本セルのレイアウトパターンを生成する処理と
    を実行させるためのプログラムを記録した記録媒体。
  23. 請求項１に記載のレイアウトパターン生成方法によって生成されたレイアウトパターンを用いて半導体集積回路のレイアウトを設計するステップと、
    前記設計されたレイアウトに基づいて半導体基板に半導体集積回路を形成するステップと
    を有することを特徴とする半導体集積回路装置の製造方法。
JP2005152011A 2005-05-25 2005-05-25 レイアウトパターン生成方法、レイアウトパターン生成装置、レイアウトパターン生成プログラム、これを記録した記録媒体、及び半導体集積回路装置の製造方法 Pending JP2006330970A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005152011A JP2006330970A (ja) 2005-05-25 2005-05-25 レイアウトパターン生成方法、レイアウトパターン生成装置、レイアウトパターン生成プログラム、これを記録した記録媒体、及び半導体集積回路装置の製造方法
US11/362,949 US7340708B2 (en) 2005-05-25 2006-02-28 Method and apparatus for generating layout pattern

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005152011A JP2006330970A (ja) 2005-05-25 2005-05-25 レイアウトパターン生成方法、レイアウトパターン生成装置、レイアウトパターン生成プログラム、これを記録した記録媒体、及び半導体集積回路装置の製造方法

Publications (1)

Publication Number Publication Date
JP2006330970A true JP2006330970A (ja) 2006-12-07

Family

ID=37464909

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005152011A Pending JP2006330970A (ja) 2005-05-25 2005-05-25 レイアウトパターン生成方法、レイアウトパターン生成装置、レイアウトパターン生成プログラム、これを記録した記録媒体、及び半導体集積回路装置の製造方法

Country Status (2)

Country Link
US (1) US7340708B2 (ja)
JP (1) JP2006330970A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011100789A (ja) * 2009-11-04 2011-05-19 Fujitsu Semiconductor Ltd 半導体装置及びその設計方法並びに半導体装置の製造方法
US9117048B2 (en) 2010-06-23 2015-08-25 Lapis Semiconductor Co., Ltd. Semiconductor integrating circuit layout pattern generating apparatus and method
US9235664B2 (en) 2008-10-30 2016-01-12 Samsung Electronics Co., Ltd. Systems and methods for executing unified process-device-circuit simulation

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8386923B2 (en) 2007-05-08 2013-02-26 Canon Kabushiki Kaisha Document generation apparatus, method, and storage medium
WO2009144658A1 (en) * 2008-05-27 2009-12-03 Nxp B.V. Power switch design method and program
US8458636B1 (en) * 2009-03-18 2013-06-04 Pulsic Limited Filling vacant areas of an integrated circuit design
US9218323B2 (en) * 2010-10-30 2015-12-22 Hewlett-Parkard Development Company, L.P. Optimizing hyper parameters of probabilistic model for mixed text-and-graphics layout template
US20120216155A1 (en) * 2011-02-23 2012-08-23 Ping-Chia Shih Checking method for mask design of integrated circuit
US8578314B1 (en) 2012-09-06 2013-11-05 International Business Machines Corporation Circuit design with growable capacitor arrays
US9158878B2 (en) 2013-08-23 2015-10-13 Kabushiki Kaisha Toshiba Method and apparatus for generating circuit layout using design model and specification
CN105095531B (zh) * 2014-04-15 2018-07-20 台湾积体电路制造股份有限公司 器件分析的实现方法和装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218202A (ja) * 1992-02-07 1993-08-27 Matsushita Electric Ind Co Ltd 半導体素子のマスクデータ生成装置
JPH05283527A (ja) * 1992-03-31 1993-10-29 Dainippon Printing Co Ltd Ｌｓｉ設計用データシートの出力装置
JPH08249366A (ja) * 1995-03-10 1996-09-27 Toshiba Corp アナログ集積回路の設計方法
JP2003036280A (ja) * 2001-07-23 2003-02-07 Hitachi Ltd 設計用データライブラリ、半導体集積回路の設計方法、及び半導体集積回路の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0896002A (ja) 1994-09-22 1996-04-12 Ricoh Co Ltd 素子レイアウト自動生成装置及び素子レイアウト自動生成方法
JP2000195958A (ja) 1998-12-24 2000-07-14 Sharp Corp レイアウト生成装置、レイアウト生成方法、レイアウト生成プログラムを記録した媒体、および基本セルのデータを記録した媒体
JP4834853B2 (ja) * 2004-06-10 2011-12-14 シャープ株式会社 薄膜トランジスタ回路、薄膜トランジスタ回路の設計方法、薄膜トランジスタ回路の設計プログラム、設計プログラム記録媒体、及び表示装置
US7643665B2 (en) * 2004-08-31 2010-01-05 Semiconductor Insights Inc. Method of design analysis of existing integrated circuits

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218202A (ja) * 1992-02-07 1993-08-27 Matsushita Electric Ind Co Ltd 半導体素子のマスクデータ生成装置
JPH05283527A (ja) * 1992-03-31 1993-10-29 Dainippon Printing Co Ltd Ｌｓｉ設計用データシートの出力装置
JPH08249366A (ja) * 1995-03-10 1996-09-27 Toshiba Corp アナログ集積回路の設計方法
JP2003036280A (ja) * 2001-07-23 2003-02-07 Hitachi Ltd 設計用データライブラリ、半導体集積回路の設計方法、及び半導体集積回路の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9235664B2 (en) 2008-10-30 2016-01-12 Samsung Electronics Co., Ltd. Systems and methods for executing unified process-device-circuit simulation
JP2011100789A (ja) * 2009-11-04 2011-05-19 Fujitsu Semiconductor Ltd 半導体装置及びその設計方法並びに半導体装置の製造方法
US9117048B2 (en) 2010-06-23 2015-08-25 Lapis Semiconductor Co., Ltd. Semiconductor integrating circuit layout pattern generating apparatus and method

Also Published As

Publication number Publication date
US20060271903A1 (en) 2006-11-30
US7340708B2 (en) 2008-03-04

Similar Documents

Publication Publication Date Title
JP2006330970A (ja) レイアウトパターン生成方法、レイアウトパターン生成装置、レイアウトパターン生成プログラム、これを記録した記録媒体、及び半導体集積回路装置の製造方法
US8418117B2 (en) Chip-level ECO shrink
US20040210862A1 (en) Automated wiring pattern layout method
JP5211694B2 (ja) 半導体集積回路におけるシールド線の配置方法、半導体集積回路の設計装置、及び半導体集積回路の設計プログラム
JP4357287B2 (ja) 修正指針の発生方法、パターン作成方法、マスクの製造方法、半導体装置の製造方法及びプログラム
JP5708330B2 (ja) 配線パターンデータの生成方法
JP2009053763A (ja) ダミーパターン配置装置、ダミーパターン配置方法
US20170039302A1 (en) Process simulator, layout editor, and simulation system
JP4160286B2 (ja) Ｌｓｉパターンの寸法測定箇所選定方法
JP4317576B2 (ja) 自動生成されたダミー形状にもかかわらず整合する回路素子機能
US20160335386A1 (en) Methods for providing macro placement of ic
JP2006040265A (ja) フレキシブル基板設計支援装置、方法、及びプログラム
JP2007079517A (ja) パターン作成方法、パターン作成プログラム及び半導体装置の製造方法
JP2001298092A (ja) 機能ブロック端子の分割方法とこの方法を記録した記録媒体及びこの方法による自動配線処理装置
JP5852341B2 (ja) エッチングパターン作成装置、エッチングパターン作成方法、プログラムおよびコンピューター読み取り可能な記録媒体
JP5020003B2 (ja) レチクル検証システム及びプログラム
JP2006049782A (ja) 半導体集積回路装置のレイアウト方法
JP2008171399A (ja) 半導体装置の設計方法、半導体装置設計システム及びコンピュータプログラム
JP2023137293A (ja) 設計プログラム、設計方法及び設計装置
JPH06349943A (ja) 集積回路のレイアウト補正方法
JP6205831B2 (ja) マスクパターン生成方法、マスクパターン生成装置、及び、マスクパターン生成プログラム
JP4592263B2 (ja) 電子線描画データの検図方法、検図装置及び検図プログラム並びに電子線描画装置
JP2005135127A (ja) プリント基板の設計方法、プリント基板の設計装置、プログラムおよびコンピューター読み取り可能な記録媒体
JPH05324768A (ja) 図形配置方式
JP2008304716A (ja) レチクル設計システム及びプログラム

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080303

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081203

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20090129

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20090129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091208

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100406