JP2003281210A

JP2003281210A - レイアウト設計方法及びデータライブラリの提供方法

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Publication number: JP2003281210A
Application number: JP2002085035A
Authority: JP
Inventors: Takashi Yokoi; 貴司横井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2002-03-26
Filing date: 2002-03-26
Publication date: 2003-10-03
Anticipated expiration: 2022-03-26
Also published as: JP4087629B2

Abstract

(57)【要約】【課題】プロセスの変更もしくはプロセスの世代交
代、設計値の変更等に対して迅速に対処する。【解決手段】機能ブロックの回路記述データと前記機
能ブロックの属性を定義する為のパラメータとを含む複
数の回路部品データ（２）を用意し、設計対象回路
（３）から機能ブロックを分離し、分離した機能ブロッ
クに所要の属性を満足させるように、対応する回路部品
データのパラメータにパラメータデータ（４）を与え
て、当該機能ブロックのレイアウトパターンデータを生
成する。プリミティブセルとしての機能ブロックを定義
する回路部品データは、そのパラメータの設定値に応じ
て機能ブロックの属性（例えばパターンサイズや駆動能
力等）を定義することができる。出来上がったレイアウ
トパターンも単なる固定パターンの集合ではないから、
設計対象回路において、プロセスの変更等に迅速に対処
することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路若
しくはそれにオンチップされる回路モジュールに対する
セルベースのレイアウト設計方法、更に、セルベースの
レイアウト設計などに利用されるデータライブラリの提
供方法等に関し、例えばプロセス世代毎のセルレイアウ
トの自動化に適用して有効な技術に関する。

【０００２】

【従来の技術】セルベースのレイアウト設計に関し、特
開２００１−０５３１５４公報には、基本的なゲートで
構成された基本リーフセルを用いて配置配線処理と配置
配線後の検証を行ない、前記検証の結果に基づき配置配
線を考慮したゲートレベルの論理と遅延の最適化がなさ
れた複合セルを作成する、技術が記載される。

【０００３】

【発明が解決しようとする課題】従来のセルベースのレ
イアウト設計では、回路の論理記述からネットリストを
生成し、ネットリスト上に複数の基本セルを配置し、配
置した基本セルに対して遅延と論理の最適化を行なう。
しかしながら、従来のレイアウト設計方法は、プロセス
の変更や設計値の変更に対する対応性が考慮されていな
かった。基本セルに対してパターンを可変にする着眼が
なく、出来上がったレイアウトパターンが固定パターン
の集合であるから、プロセスの変更もしくはプロセスの
世代交代、設計値の変更に対して迅速に対処することが
できない、という点が本発明者によって明らかにされ
た。

【０００４】本発明の目的は、プロセスの変更もしくは
プロセスの世代交代、設計値の変更等に対して迅速に対
処することができるレイアウトパターンの設計方法を提
供する。

【０００５】本発明の別の目的は、プロセスの変更もし
くはプロセスの世代交代、設計値の変更等に対して迅速
に対処することを可能にするレイアウト設計用のデータ
ライブラリ提供方法を実現することにある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】〔１〕レイアウト設計方法は、回路要素が
結合して所定の機能を実現する機能ブロックの回路記述
データと前記機能ブロックの属性を定義する為のパラメ
ータとを含む複数の回路部品データを用意し（第１処
理）、設計対象回路から前記機能ブロックを分離し（第
２処理）、分離した機能ブロックに所要の属性を満足さ
せるように、対応する回路部品データのパラメータにパ
ラメータデータを与えて、当該機能ブロックのレイアウ
トパターンデータを生成する（第３処理）。

【０００９】プリミティブセルとしての機能ブロックを
定義する回路部品データは、そのパラメータの設定値に
応じて機能ブロックの属性（例えばパターンサイズや駆
動能力など）を定義することができる。従って、出来上
がったレイアウトパターンも単なる固定パターンの集合
ではない。これにより、設計対象回路において、プロセ
スの変更もしくはプロセスの世代交代、設計値の変更に
対して迅速に対処することができる。

【００１０】設計対象回路全体のレイアウトパターンを
決定するには、第３処理でレイアウトパターンデータが
生成された複数の機能ブロックの配置を決定する（第４
処理）。更に、第４処理で配置が決定された複数の機能
ブロック間を配線するための配線パターンを生成する
（第５処理）。

【００１１】本発明の一つの具体的な態様として、前記
第１処理において、同一機能ブロックに対して異なる複
数の回路部品データを読み込む。第３処理において、分
解された機能ブロックに対応する回路部品データを選択
するとき、選択の幅が広がる。前記第３処理における回
路部品データの選択では、機能ブロックに対応する複数
の回路部品データから一つの回路部品データを選択する
とき、他の機能ブロックとの接続関係を満足し易い回路
部品データを選択すれば簡単である。

【００１２】本発明の一つの具体的な態様として、前記
第３処理において、機能ブロックが複数のＭＯＳトラン
ジスタを含むとき、ＭＯＳトランジスタ相互間のゲート
電極の交差配線を少なくするように当該機能ブロックの
レイアウトパターンデータを生成する。総配線数及び配
線長の縮小に寄与する。

【００１３】本発明の一つの具体的な態様として、前記
第３処理において、非交差ゲート配線、交差ゲート配
線、ソース・ドレイン接続配線の順に先頭より配線経路
決定の優先順位を高くするのがよい。アルミニウムやタ
ングステンなどの複数層の金属配線を利用し易いソース
・ドレイン接続配線による信号経路選択は、柔軟性に富
む。

【００１４】前記パラメータは、例えば、前記回路要素
のパターン、パターンサイズ、配線層定義、デザインル
ール、伝播遅延、及び駆動能力を夫々表す為のパラメー
タの中から選ばれた単数又は複数のパラメータである。

【００１５】本発明の一つの具体的な態様として、生成
すべきレイアウトパターンに対する評価の手法に遺伝的
アルゴリズムを採用する。すなわち、前記第３処理にお
いて、機能ブロックのレイアウトパターン（解の候補）
を決定する為の複数のパラメータに対するパラメータデ
ータを遺伝子とし、その遺伝子に対するレイアウトパタ
ーンを個体とするとき、遺伝的アルゴリズムを用いて個
体に対する評価を目的値に到達させる。レイアウトパタ
ーンに対する最適化が容易になる。例えば、そのような
評価として、前記パラメータデータによって夫々決まる
ところの信号遅延時間、駆動能力、占有面積、総配線数
及び総配線長の中から選ばれた単数又は複数の属性に相
関する評価関数を用いて個体の評価を行なえばよい。

【００１６】本発明の一つの具体的な態様として、前記
第４処理では、設計対象回路における信号の流れに沿う
ように機能ブロックの配置を決定するのがよい。総配線
数及び配線長の縮小に寄与する。また、前記第４処理
は、機能ブックの接続配線が短くなるように機能ブロッ
クの配置を決定するのがよい。

【００１７】本発明の一つの具体的な態様として、機能
ブロックの配置に対する評価の手法にも遺伝的アルゴリ
ズムを採用する。すなわち、前記第４処理において、機
能ブロックの配置（解の候補）を決定する為の複数のパ
ラメータに対するパラメータデータを遺伝子とし、その
遺伝子に対する機能ブロック配置を個体とするとき、複
数の個体に対し、遺伝的アルゴリズムを用いて個体に対
する評価を目的値に到達させる。例えばそのような評価
として、パラメータの値によって夫々決まるところの信
号遅延時間、占有面積、機能ブロック間の総配線数及び
総配線長の中から選ばれた単数又は複数の属性に相関す
る評価関数を用いて個体に対する評価を行なえばよい。

【００１８】〔２〕本発明の別の観点によるデータライ
ブラリの提供方法は、コンピュータネットワークを介し
て処理対象回路データと要求仕様を受取る受け取り処理
と、前記受取った対象回路データで特定される対象回路
のレイアウトパターンデータを前記要求仕様に基づいて
生成するパターン生成処理と、前記パターン生成処理で
生成されたレイアウトパターンデータをコンピュータネ
ットワークを介して送出する送出処理と、を含む。前記
パターン生成処理は前記第１乃至第５処理を含む。

【００１９】データライブラリの提供ビジネスに着目す
れば、半導体集積回路の製造メーカもしくはファブメー
カのプロセスに最適化したレイアウトパターンデータを
作成して提供することができる。例えば、ファブレスか
ら処理対象回路データを受取ると、ファブメーカは自社
のプロセスに従ったパラメータデータを用いたりしてレ
イアウトパターンデータを生成し、依頼元のファブレス
にレイアウトパターンデータを返す。

【００２０】第３処理におけるレイアウトパターンの評
価、第４処理における機能ブロック配置の評価には、前
記遺伝的アルゴリズムを用いた評価手法を採用可能であ
る。

【００２１】〔３〕本発明の更に別の観点は、遺伝的ア
ルゴリズムによりレイアウトパターンの世代を重ねてそ
の最適化を図るというものである。即ち、レイアウト設
計方法は、複数の回路要素が結合して所定の機能を実現
する機能ブロックの回路記述データと前記機能ブロック
の属性を定義する為のパラメータとを含む回路部品デー
タを読み込む。前記機能ブロックに所要の属性を満足さ
せるように、対応する回路部品データのパラメータにパ
ラメータデータを与えて、当該機能ブロックのレイアウ
トパターンデータを生成するとき、前記機能ブロックの
レイアウトパターン（解の候補）を決定する為の複数の
パラメータに対するパラメータデータを遺伝子とし、そ
の遺伝子に対するレイアウトパターンを個体とし、遺伝
的アルゴリズムを用いて個体を目的値に到達させる。例
えばそのような評価として、前記パラメータデータによ
って夫々決まるところの信号遅延時間、駆動能力、占有
面積、総配線数及び総配線長の中から選ばれた単数又は
複数の属性に相関する評価関数を用いて個体に対する評
価を行なえばよい。

【００２２】

【発明の実施の形態】図１には本発明に係るレイアウト
設計方法におけるデータライブラリが例示される。図１
において１は、ＥＤＡ（エンジニアリング・デザイン・
オートメーション）システムであり、半導体集積回路の
レイアウトパターンの自動生成を支援するツールシステ
ムとして位置付けられ、ワークステーションなどによっ
て構成される。このＥＤＡシステムには種々の機能ブロ
ックの回路部品データを有する部品ライブラリ２が接続
される。ＥＤＡシステム１は、レイアウト設計の対象と
なる設計対象回路の回路記述データ（設計対象スケマテ
ィックデータ）３を入力し、設計対象回路から前記部品
ライブラリ２で定義される機能ブロックを抽出し、抽出
した機能ブロックに所要の属性を満足させるように、対
応する回路部品データのパラメータにパラメータデータ
４を与えて、当該機能ブロックのレイアウトパターンデ
ータを生成する。生成されたレイアウトパターンデータ
はトップライブラリとしてのレイアウトライブラリ５が
保有する。

【００２３】前記部品ライブラリ２は、回路要素（例え
ばトランジスタや配線要素等）が結合して所定の機能を
実現する機能ブロック（例えばナンドゲート等）の回路
記述データと前記機能ブロックの属性を定義するための
パラメータとを含む複数の回路部品データを有する。図
１では部品ライブラリ２はスケマティックライブラリ１
０とパラメタライズセルライブラリ１１に分割され、一
つの機能ブロックの回路部品データはスケマティックラ
イブラリ１０とパラメタライズセルライブラリ１１に分
けて格納される。スケマティックライブラリ１０は、機
能ブロックのトランジスタレベルの回路図データ１０Ａ
と、当該機能ブロックを構成するトランジスタのゲート
幅及びゲート長寸法や端子配置などを特定するパラメー
タとを有する。パラメタライズセルライブラリ１１は機
能ブロックを配置するための拡散基本セル１１Ａと、機
能ブロックを構成する夫々のトランジスタの形状１１Ｂ
とを、パラメータによってプログラマブルに定義できる
パラメータを有している。拡散基本セル１１Ａは、ｐ型
拡散領域（ｐ）、ｎ型拡散領域（ｎ）、回路の電源電圧
が与えられる電源パターン（ｖｄｄ）、回路の接地電位
が与えられるグランドパターン（ｇｎｄ）が定義され
る。この拡散基本セル１１Ａは、１１Ｂに代表されるよ
うな機能ブロックを構成する夫々のトランジスタを配置
するための下地としての意味を持つ。尚、前記部品ライ
ブラリ２において各種パラメータには予めデフォルト値
が設定されている。

【００２４】設計対象スケマティックデータ３は、ゲー
トレベルのような回路記述１２等によってレイアウト設
計対象を特定する。

【００２５】図１の例に従えば、ＥＤＡシステム１は、
設計対象回路から、部品ライブラリ２が有する機能ブロ
ックを抽出する。部品ライブラリ２が２入力ナンドゲー
ト、２入力ノアゲートの機能ブロックの回路部品データ
を有しているとすれば、設計対象スケマティックデータ
３の回路記述１２から、２個の２入力ナンドゲートと１
個の２入力ノアゲートの機能ブロックを抽出する。ＥＤ
Ａシステム１は、抽出した夫々の機能ブロックに対し、
パラメータデータ４で指定される仕様を満足するレイア
ウトパターンを夫々決定し、レイアウトパターンが決定
された機能ブロックに対して信号の流れる方向を考慮し
て配置を決定し、配置が決定された機能ブロック間の配
線を決定する。これによって図１に例示されるようなレ
イアウトパターン１３のデータが生成される。

【００２６】ここで、前記部品ライブラリ２を構成する
前記回路部品データのパラメータについて説明する。機
能ブロックのパラメータは、例えば、セル名、駆動力
（駆動能力）、レイアウト形状、ゲートサイズ、配線層
定義（配線層名、配線幅）、デザインルール（最小配線
幅、最小スペーシング）、コンタクト定義（コンタクト
名、層名、サイズ、下層名、オーバラップ）、ＭＯＳ段
数定義、端子定義、信号伝搬遅延等とされる。前記セル
名は機能ブロックの識別名称、或は機能ブロックの構成
要素である回路素子などを指称する識別名称を意味す
る。例えばセル名Ｐ１＿Ｎ１は、ＭＯＳトランジスタの
導電型とスタック数を示すパラメータとして機能し、１
個のｐチャネル型ＭＯＳトランジスタ（Ｐ１）を意味
し、これは１個のｎチャネル型ＭＯＳトランジスタ（Ｎ
１）に直列配置されるものであることを意味する。前記
駆動力はセル名で示される回路の駆動能力を倍力のよう
な相対値（倍率）で示すパラメータである。例えば×１
を基準値とすると、×００は抵抗素子互換、×０は最低
動作保証倍力、×２は基準の２倍の駆動能力を意味す
る。

【００２７】前記パラメータに対するデータ設定に応じ
て機能ブロックの回路的な性能、及びデバイス的な構造
が決まる。ＥＤＡシステム１による設計対象回路のレイ
アウト設計において、必要な要求仕様（設計仕様）を満
足させる為の条件はパラメータデータ４により与えられ
る。パラメータデータ４は全てのパラメータを決定する
訳ではなく、ＥＤＡシステム１は、設計対象回路の機能
や接続関係より、要求仕様を満足するように、その他の
パラメータのパラメータデータを自動的に決定して、最
適なレイアウトパターンの生成を支援する。

【００２８】前記パラメータデータ４によって指定され
るパラメータは、例えば、駆動力、ゲートサイズ、配線
層定義（配線層名、配線幅）等とされる。

【００２９】図２にはレイアウトパターンの設計フロー
が例示される。ここでは、部品ライブラリの生成から始
り、トップライブラリが生成される過程を示す。部品ラ
イブラリの生成では、機能ブロックのパターン自動生成
（Ｓ１）と、その下地になる拡散基本セルの生成（Ｓ
２）に大別される。機能ブロックのパターン自動生成
（Ｓ１）では一つの機能ブロックに対して複数のパター
ンを生成する。即ち、複数のパターン片を配置してブロ
ックレイアウトを生成する際、後述する遺伝的アルゴリ
ズムを用いた評価結果の良好なパターンを複数個採用す
る。この時の評価は、機能ブロックの機能等によって優
先事項が相違するから、その回路的な性能重視や、占有
面積縮小重視等の観点より、選択条件を変更して予め複
数通りのレイアウトパターンを用意しておく。

【００３０】トップライブラリの生成処理は、機能ブロ
ックのパターン生成（Ｓ３）、機能ブロックの配置（Ｓ
４）及び機能ブロック間配線（Ｓ５）によって行われ
る。

【００３１】機能ブロックのパターン生成（Ｓ３）で
は、設計対象回路から抽出された機能ブロックに対する
パターン生成が行われる。このとき、ＭＯＳトランジス
タのゲート配線の交差数が最小になるようにＭＯＳトラ
ンジスタの配置を決める。更に、信号伝播遅延の最小
化、消費電力の適正化、そして、機能ブロックを横切る
空きチャネル数、機能ブロックの占有面積、総配線数、
及び総配線長の縮小化を評価しながら、それを実現する
方向で、機能ブロックのレイアウトパターンを生成す
る。その評価には、後述する遺伝的アルゴリズムを用い
た評価結果を用いる。

【００３２】機能ブロックの配置（Ｓ４）では、分解さ
れてレイアウトパターンが決定された複数の機能ブロッ
クの配置を決め（Ｓ４ａ）、それを拡散基本セルの配置
する（Ｓ４ｂ）。機能ブロック配置を決定するとき（Ｓ
４ａ）、設計対象回路の入力から出力への信号伝播方向
遵守、信号伝播遅延の減少、消費電力の適正化（低消費
電力化）、回路面積の縮小、総配線数、及び総配線長の
縮小化の評価結果を参照し、その評価結果の良好な配置
を採用する。その評価には、後述する遺伝的アルゴリズ
ムを用いた評価結果を用いる。

【００３３】機能ブロック間配線（Ｓ５）では、配線グ
リッド上で機能ブロックの対応端子を結線する。この
時、回路内の複数の機能ブロックに結線される制御線が
ある場合、その接続を最優先する手法を採用してよい。
配線の接続は接続端子の定義として与えられる。

【００３４】前記ＥＤＡシステム１を用いたレイアウト
設計方法の具体例を更に説明する。このレイアウト設計
は、部品ライブラリ２を用いて、ゲートレベル若しくは
トランジスタレベルで記述された設計対象回路から、そ
のレイアウトパターンを自動生成する。

【００３５】図３に例示される部品ライブラリは、ラッ
チ回路（ＦＢＫ３）、クロックドインバータ（ＣＫＩＮ
Ｖ）、ノアゲート（ＮＯＲ）、複合ゲート（Ｃ３２Ｂ）
等の機能ブロックを有している。各機能ブロックは、真
理値表で示される論理機能が定義され、信号伝播遅延若
しくは動作遅延や電力消費などを定義するためのパラメ
ータを持つ。各機能ブロックには、前述のように遺伝的
アルゴリズムなどによる手法で予め評価されて、複数パ
ターンが用意されている。

【００３６】図４にはレイアウト設計フローが例示され
る。図４に従えば、レイアウト設計では、機能ブロック
への分解（Ｔ１）、分解された機能ブロック内のレイア
ウトパターンの決定（Ｔ２）、機能ブロックの配置（Ｔ
３）、機能ブロック相互間の接続（Ｔ４）、接続結果に
対する評価（Ｔ５）の各処理が行われる。

【００３７】上記各処理を具体例を用いて説明する。先
ず、図５に模式的に示されるように、分解処理（Ｔ１）
では、設計対象回路１２を機能ブロックＢＬＫ１〜ＢＬ
Ｋ６に分解する。

【００３８】機能ブロック内のレイアウトパターンの決
定（Ｔ２）では、図６に例示されるように、分解された
全ての機能ブロックに対してレイアウトパターンを生成
する。図６には機能ブロックＢＬＫ４が代表的に示され
ている。生成されたレイアウトパターンに対しては伝播
遅延若しくは動作遅延、そして例えば抵抗成分（Ｒ）と
容量成分（Ｃ）に着目したＲＣシミュレーションによっ
て消費電力が評価される。

【００３９】機能ブロックの配置処理（Ｔ３）では、図
７に例示されるように、信号の流れる方向に沿うように
機能ブロックＢＬＫ１〜ＢＬＫ６を配置する。尚、図７
の機能ブロックＢＬＫ１〜ＢＬＫ６のレイアウトパター
ンは図５の回路構成と一致する例ではない。

【００４０】接続処理（Ｔ４）では、図８に例示される
ように、配置処理（Ｔ３）を経た機能ブロックの相互間
を設計対象回路の記述にしたがって接続し、その接続配
線パターンを決める。

【００４１】評価処理（Ｔ５）では、接続処理Ｔ４が行
われた設計対象回路に対する遅延評価と消費電力評価を
行なう。遅延評価は、例えば図９に例示されるように、
機能ブロックの理論上の動作遅延時間Ｄ１〜Ｄ６、その
誤差係数α、機能ブロック間の配線による伝播遅延時間
βを考慮し、Ｄ＝α（Ｄ１＋Ｄ２＋Ｄ３＋Ｄ４＋Ｄ５）
＋βを評価値として行なう。消費電力評価は、機能ブロ
ックの理論上の消費電力Ｐ１〜Ｐ６、その誤差係数γ、
機能ブロック間の信号線上での電力消費量δを考慮し、
Ｐ＝γ（Ｐ１＋Ｐ２＋Ｐ３＋Ｐ４＋Ｐ５）＋δを評価値
として行なう。上記理論上の動作遅延時間及び理論上の
消費電力は機能ブロックの駆動力に基づいて算定すれば
よい。

【００４２】次に、機能ブロック内のレイアウトパター
ンの決定処理（Ｔ２）の詳細について説明する。レイア
ウトパターンを決定すべき機能ブロックをＢＬＫｋとす
る。ＥＤＡシステム１は予め、図１０に例示されるよう
に、機能ブロックをＢＬＫｋに対応する回路部品データ
Ｄ１（ＢＬＫｋ）〜Ｄ４（ＢＬＫｋ）を読み込んでい
る。機能ブロックＢＬＫｋ内のレイアウトパターンを決
定する場合には、図１１に例示されるように、回路ブロ
ックＢＬＫｋが他の機能ブロックＢＬＫｉ，ＢＬＫｊと
の接続関係を満足するのに都合の良いパターンを持つ回
路部品データを選択して利用すればよい。

【００４３】機能ブロック内のレイアウトパターンの決
定処理（Ｔ２）においてＭＯＳトランジスタの配置に関
しては、ＭＯＳトランジスタ相互間のゲート電極の交差
配線を少なくするようにそのレイアウトパターンを決定
するのがよい。例えば図１２の機能ブロックのレイアウ
トを考える。この機能ブロックは４個のｐチャネル型Ｍ
ＯＳトランジスタＰ１〜Ｐ４と４個のｎチャネル型ＭＯ
ＳトランジスタＮ１〜Ｎ４から成る。その回路のレイア
ウトは図１３のようなの初期状態持つとする。このレイ
アウトに対してゲート配線の交差数を減らす為には、横
方向のトランジスタ配置を変更する。図１４ではＭＯＳ
トランジスタＰ１とＭＯＳトランジスタＰ３とを入れ換
えて、ゲート交差数を一つ減らす。図１５ではＭＯＳト
ランジスタＰ１とＭＯＳトランジスタＰ２とを入れ換え
て、ゲート交差数をもう一つ減らす。図１６ではＰ２，
Ｐ４，Ｎ３，Ｎ４の夫々のＭＯＳトランジスタにおいて
ソースとドレインの配置を入れ換え、更に図１７では隣
合うＭＯＳトランジスタＰ２とＰ４のソースをコモンと
し、隣合うＭＯＳトランジスタＮ３とＮ４のソースをコ
モンとして、チップ占有面積を小さくする。図１７のレ
イアウトではゲート配線交差数は０で最小になる。更に
図１８のように、ＭＯＳトランジスタＰ１とＰ３を入れ
換え、図１９に例示されるように、ＭＯＳトランジスタ
Ｐ３とＰ２の拡散層を共通化し、ＭＯＳトランジスタＮ
２とＮ３の拡散層を共通化することにより、ゲート配線
交差数は１になるが、チップ占有面積は更に小さくな
る。

【００４４】機能ブロック内のレイアウトパターンの決
定処理（Ｔ２）においてＭＯＳトランジスタ間の配線に
関しては、電源配線（Ｐｏｗ）、非交差ゲート配線
（Ｇｎｃ）、交差ゲート配線（Ｇｃｒ）、ソース・
ドレイン接続配線（Ｓｉｇ）の順に配線経路決定の優先
順位を高くするのがよい。アルミニウムやタングステン
などの複数層の金属配線を利用し易いソース・ドレイン
接続配線による信号経路選択は、他の配線に比べて経路
選択に柔軟性があるから、配線経路選択の優先度を低く
しても支障を生ずる虞は少ない。図２０においてｖｄｄ
は電源配線、ｇｎｄは回路のグランド配線、Ｌｐはｐ型
ＭＯＳトランジスタ用の拡散領域、Ｌｎはｎ型ＭＯＳト
ランジスタ用の拡散領域である。電源配線（Ｐｏｗ）と
非交差ゲート配線（Ｇｎｃ）は選択の余地がないから、
優先的に配線される。ソース・ドレイン接続配線（Ｓｉ
ｇ）は前述の通り経路選択に比較的柔軟性があるから、
経路選択の優先順位は低くてよい。

【００４５】図２１には遺伝的アルゴリズムを採用した
評価手法が例示される。一般的に、遺伝的アルゴリズム
では、解の候補としての個体を生成し、個体に対して評
価関数を用いて適応度を評価し、評価の高い個体を選
び、選ばれた個体に対して交配及び突然変異などの操作
を加え、次の世代の個体集団を生成し、それらを繰り返
して世代を重ねるにつれて、適応度の高い個体が増え、
同時に、より最適解に近い個体が現れる確立も高くな
り、評価値がある一定値に達したときの個体を、求める
最適解とする、手法である。

【００４６】図２１の例はレイアウトパターンが決まっ
た機能ブロックの配置を決定するときの評価に適用する
ものである。２０が設計対象回路の回路記述である。ａ
〜ｅは機能ブロックである。この回路記述を満足する有
意の機能ブロックの配置は１６通りある。機能ブロック
の配置を決定する為の複数のパラメータ、例えば、信号
遅延時間、機能ブロック間の総配線長及び総配線数、占
有面積等に対する各種パラメータデータを遺伝子とし、
その遺伝子に対する機能ブロック配置を個体とする。図
２１の例では、１６通りある機能ブロック配置の夫々を
出発点としての個体ＭＢＲ１〜ＭＢＲ１６と位置付け
る。夫々の個体ＭＢＲ１〜ＭＢＲ１６に固有の所定のパ
ラメータに関するパラメータデータが遺伝子と位置付け
られる。そのような複数の個体ＭＢＲ１〜ＭＢＲ１６に
対し、遺伝的アルゴリズムを用いて個体に対する評価を
行ない、評価の高い個体を選び、選ばれた個体に対して
交配及び突然変異などの操作を加え、次の世代の個体集
団を生成し、それらを繰り返して世代を重ねるにつれ
て、評価値の高い個体が増える。評価値がある一定値に
達したときの個体を、求める最適解とする。要するに、
評価値を目的値に到達させる。そのような評価には、パ
ラメータの値によって夫々決まるところの信号遅延時
間、占有面積、機能ブロック間の総配線数及び総配線長
等の属性に相関を有する評価関数を用いればよい。例え
ば、信号遅延時間が短く、占有面積が小さく、機能ブロ
ック間の総配線数及び総配線長が少ない属性を良好な結
果として、その因子を遺伝させる。

【００４７】遺伝的アルゴリズムを採用した評価手法
は、機能ブロックのレイアウトパターンを決定するとき
の評価にも適用することができる。即ち、機能ブロック
のレイアウトパターンを決定する為の複数のパラメータ
に対するパラメータデータを遺伝子とし、その遺伝子に
対するレイアウトパターンを個体とするとき、遺伝的ア
ルゴリズムを用いて個体に対する評価を目的値に到達さ
せる。前記パラメータデータによって夫々決まるところ
の信号遅延時間、駆動能力、占有面積、総配線数及び総
配線長の中から選ばれた単数又は複数の属性に相関する
評価関数を用いて個体の評価を行なえばよい。

【００４８】遺伝的アルゴリズムを採用して機能ブロッ
クのレイアウトパターンの決定やレイアウトパターンが
決まった機能ブロックの配置を決定することにより、人
手による試行錯誤が無いから、回路記述に基づくレイア
ウト設計に要する期間の短縮、レイアウト設計のの属人
的なばらつきの低減が可能になる。

【００４９】図２２には上記レイアウト設計方法を実現
する設計支援システムであるＥＤＡシステムが具体的に
例示される。同図に示されるシステムはエンジニアリン
グワークステーション又はパーソナルコンピュータシス
テムなどによって実現され、入力手段としてのキーボー
ド３１、表示手段としてのディスプレイ３２、ＣＰＵ３
３Ａ及メインメモリ３３Ｂなどが実装されたＣＰＵボー
ドやインタフェースボードを有するデータ処理手段とし
てのコンピュータユニット３３、補助記憶装置３４、並
びにターミナルアダプタやモデム等の通信インタフェー
ス回路３５を有して成る。補助記憶装置３４は、特に制
限されないが、磁気ディスクを固定的に備えたハードデ
ィスク装置、フラッシュメモリーカードが着脱可能なメ
モリカード装置、磁気ディスクに対してリード・ライト
可能な磁気ディスクドライブ装置、ＣＤ−ＲＯＭをリー
ド可能なＣＤ−ＲＯＭドライブ装置、ＭＯディスクに対
してリード・ライト可能なＭＯドライブ装置等によって
構成される。３４Ａは補助記憶装置３４の記録媒体を総
称する。前記通信インタフェース回路３５は公衆回線網
３６等に接続可能にされる。ＣＰＵ３３Ａは、特に制限
されないが、記録媒体３４Ａから読み取ったプログラム
又は通信インタフェース手段３５を介してダウンロード
したプログラムをメインメモリ３３Ｂ等にロードして実
行する。プログラムの実行に必要なデータは、同じく記
録媒体３４から読み込み、或いは通信インタフェース３
５を利用してダウンロードし、更にはキーボード３１よ
り入力する。

【００５０】ＥＤＡシステムにおいて、設計対象データ
とパラメータデータは入力手段としての前記補助記憶装
置３４又は通信インタフェース回路３５から入力する。
前記コンピュータユニット３３は、入力した設計対象デ
ータとパラメータデータを用いて上記レイアウトパター
ンの自動生成を行なう。

【００５１】前記レイアウトパターンの自動生成を行な
う為の動作プログラムは、コンピュータ読取り可能な記
録媒体３４Ａで提供される。このプログラムは、コンピ
ュータユニット３３が実行するために必要なオブジェク
トコードによって構成されている。

【００５２】図２２においてＥＤＡシステムによりレイ
アウトライブラリを生成するのは例えば、半導体集積回
路の製造メーカ、或は設計部門を持たず半導体集積回路
の製造を専ら請け負うファブメーカである。例えば半導
体集積回路の製造メーカ、或はファブメーカは、レイア
ウトライブラリを生成して提供するビジネス主体となり
得る。この場合、レイアウトライブラリの作成要求元
は、例えば半導体集積回路の製造部を持たず専ら設計部
門を持つファブレス若しくはその一種であるＡＳＩＣベ
ンダなどとされる。ファブメーカ４０などは、ファブレ
ス４１等からコンピュータネットワーク３６を介して処
理対象回路データと要求仕様を受取る受け取る。ファブ
メーカなどのＥＤＡシステムは、前記受取った要求仕様
を満足させるように自社（当該ファブメーカ）の製造プ
ロセスに従ったパラメータデータを用いて、前記受取っ
た対象回路データで特定される対象回路のレイアウトパ
ターンデータを生成するパターン生成処理を行ない、そ
れによって生成されたレイアウトパターンデータをコン
ピュータネットワーク３６を介して要求元に送出する。

【００５３】以上説明したレイアウト設計方法によれ
ば、半導体集積回路の製造プロセスに依存することな
く、外から与えられるパラメータデータによって種々の
製造プロセスに対応することができる。パラメータデー
タにしたがってパターンの形状などを可変できるので、
プロセスの変更若しくはプロセス世代の交代、或は設計
値の変更などに対して柔軟且つ迅速に対処することがで
きる。これはレイアウト設計時間の短縮、レイアウト設
計コストの低減を実現する。

【００５４】以上本発明者によってなされた発明を実施
の形態に基づいて具体的に説明したが、本発明はそれに
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは言うまでもない。

【００５５】例えば、回路データはインバータやＮＡＮ
Ｄゲートなどの論理ゲートに限定されず、アンプ、フリ
ップフロップ、演算器などの機能ブロックレベルであっ
てもよい。また、パラメータの種類も以上で説明したも
のに限定されない。レイアウト形状のパラメータはセル
の高さ及び幅を一定とした条件の下でのパラメータであ
ることに限定されず、適宜変更可能である。また、ＭＯ
Ｓトランジスタの閾値電圧の相異をパラメータによって
表現してもよい。また、ＣＭＯＳ回路におけるｐチャネ
ル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトラン
ジスタとのゲート幅などのサイズ比をパラメータで表現
してもよい。

【００５６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５７】すなわち、機能ブロックの回路記述データ
と前記機能ブロックの属性を定義する為のパラメータと
を含む複数の回路部品データを用意し（第１処理）、設
計対象回路から前記機能ブロックを分離し（第２処
理）、分離した機能ブロックに所要の属性を満足させる
ように、対応する回路部品データのパラメータにパラメ
ータデータを与えて、当該機能ブロックのレイアウトパ
ターンデータを生成する（第３処理）。したがって、プ
リミティブセルとしての機能ブロックを定義する回路部
品データは、そのパラメータの設定値に応じて機能ブロ
ックの属性（例えばパターンサイズや駆動能力など）を
定義することができる。これにより、出来上がったレイ
アウトパターンも単なる固定パターンの集合ではない。
これにより、設計対象回路において、プロセスの変更も
しくはプロセスの世代交代、設計値の変更に対して迅速
に対処することができる。

【図面の簡単な説明】

【図１】本発明に係るレイアウト設計方法を概略的に示
す説明図である。

【図２】レイアウトパターンの設計フローを例示する説
明図である。

【図３】部品ライブラリの一例を示す説明図である。

【図４】レイアウト設計フローを全体的に例示するフロ
ーチャートである。

【図５】分解処理の様子を例示する説明図である。

【図６】機能ブロック内のレイアウトパターンの決定処
理の様子を例示する説明図である。

【図７】機能ブロックの配置処理の様子を例示する説明
図である。

【図８】接続処理の様子を例示する説明図である。

【図９】遅延評価の手法を例示する説明図である。

【図１０】一つの機能ブロックに対して４種類の回路部
品データが用意された状態を例示する説明図である。

【図１１】機能ブロック内のレイアウトパターンを決定
する場合に他の機能ブロックとの接続関係を考慮する場
合を示す説明図である。

【図１２】機能ブロック内の構成をトランジスタレベル
で例示した回路図である。

【図１３】図１２の機能ブロックに対するトランジスタ
配置の初期状態を例示する説明図である。

【図１４】図１３のトランジスタ配置に対してＭＯＳト
ランジスタＰ１とＭＯＳトランジスタＰ３とを入れ換え
てゲート交差数を一つ減らした状態を示す説明図であ
る。

【図１５】図１４のトランジスタ配置に対してＭＯＳト
ランジスタＰ１とＭＯＳトランジスタＰ２とを入れ換え
てゲート交差数をもう一つ減らした状態を示す説明図で
ある。

【図１６】図１５のトランジスタ配置に対してＰ２，Ｐ
４，Ｎ３，Ｎ４の夫々のＭＯＳトランジスタにおけるソ
ースとドレインの配置を入れ換えた状態を示す説明図で
ある。

【図１７】図１６のトランジスタ配置に対して隣合うＭ
ＯＳトランジスタＰ２とＰ４のソースをコモンとし隣合
うＭＯＳトランジスタＮ３とＮ４のソースをコモンとし
てチップ占有面積を小さくした状態を示す説明図であ
る。

【図１８】図１７のトランジスタ配置に対してＭＯＳト
ランジスタＰ１とＰ３を入れ換えた状態を示す説明図で
ある。

【図１９】図１８のトランジスタ配置に対してＭＯＳト
ランジスタＰ３とＰ２の拡散層を共通化しＭＯＳトラン
ジスタＮ２とＮ３の拡散層を共通化した状態を示す説明
図である。

【図２０】機能ブロック内配線経路決の優先順の説明図
である。

【図２１】遺伝的アルゴリズムを採用した評価手法を例
示する説明図である。

【図２２】レイアウト設計方法を実現する設計支援シス
テムであるＥＤＡシステムを具体的に例示するブロック
図である。

【符号の説明】

１エンジニアリング・デザイン・オートメーションシ
ステム２部品ライブラリ３設計対象スケマティックデータ４パラメータデータ５レイアウトライブラリ１０スケマティックライブラリ１１パラメタライズセルライブラリ

Claims

【特許請求の範囲】

【請求項１】回路要素が結合して所定の機能を実現す
る機能ブロックの回路記述データと前記機能ブロックの
属性を定義する為のパラメータとを含む複数の回路部品
データを読み込む第１処理と、設計対象回路から前記機能ブロックを分離する第２処理
と、分離した機能ブロックに所要の属性を満足させるよう
に、対応する回路部品データのパラメータにパラメータ
データを与えて、当該機能ブロックのレイアウトパター
ンデータを生成する第３処理と、を含むことを特徴とす
るレイアウト設計方法。
【請求項２】前記第１処理において、同一機能ブロッ
クに対して異なる複数の回路部品データを読み込むこと
を特徴とする請求項１記載のレイアウト設計方法。
【請求項３】前記第３処理において、機能ブロックに
対応する複数の回路部品データから一つの回路部品デー
タを選択するとき、他の機能ブロックとの接続関係を満
足し易い回路部品データを選択することを特徴とする請
求項２記載のレイアウト設計方法。
【請求項４】前記第３処理において、機能ブロックが
複数のＭＯＳトランジスタを含むとき、ＭＯＳトランジ
スタ相互間のゲート電極の交差配線を少なくするように
当該機能ブロックのレイアウトパターンデータを生成す
ることを特徴とする請求項１記載のレイアウト設計方
法。
【請求項５】前記第３処理において、非交差ゲート配
線、交差ゲート配線、ソース・ドレイン接続配線の順に
先頭より配線経路決定の優先順位を高くすることを特徴
とする請求項４記載のレイアウト設計方法。
【請求項６】前記パラメータは、前記回路要素のパタ
ーン、パターンサイズ、配線層定義、デザインルール、
伝播遅延、及び駆動能力を夫々表す為のパラメータの中
から選ばれた単数又は複数のパラメータであることを特
徴とする請求項１記載のレイアウト設計方法。
【請求項７】前記第３処理において、機能ブロックの
レイアウトパターンを決定する為の複数のパラメータに
対するパラメータデータを遺伝子とし、その遺伝子に対
するレイアウトパターンを個体とするとき、遺伝的アル
ゴリズムを用いて個体に対する評価を目的値に到達させ
ることを特徴とする請求項１記載のレイアウト設計方
法。
【請求項８】前記パラメータデータによって夫々決ま
るところの信号遅延時間、駆動能力、占有面積、総配線
数及び総配線長の中から選ばれた単数又は複数の属性に
相関する評価関数を用いて個体の評価を行なうことを特
徴とする請求項７記載のレイアウト設計方法。
【請求項９】レイアウトパターンデータが生成された
複数の機能ブロックの配置を決定する第４処理を更に含
むことを特徴とする請求項１記載のレイアウト設計方
法。
【請求項１０】前記第４処理は、設計対象回路におけ
る信号の流れに沿うように機能ブロックの配置を決定す
る請求項９記載のレイアウト設計方法。
【請求項１１】前記第４処理は、機能ブックの接続配
線が短くなるように機能ブロックの配置を決定する請求
項９記載のレイアウト設計方法。
【請求項１２】前記第４処理において、機能ブロック
の配置を決定する為の複数のパラメータに対するパラメ
ータデータを遺伝子とし、その遺伝子に対する機能ブロ
ック配置を個体とするとき、複数の個体に対し、遺伝的
アルゴリズムを用いて個体に対する評価を目的値に到達
させることを特徴とする請求項９記載のレイアウト設計
方法。
【請求項１３】パラメータの値によって夫々決まると
ころの信号遅延時間、占有面積、機能ブロック間の総配
線数及び総配線長の中から選ばれた単数又は複数の属性
に相関する評価関数を用いて個体に対する評価を行なう
ことを特徴とする請求項１２記載のレイアウト設計方
法。
【請求項１４】配置が決定された複数の機能ブロック
間を配線するための配線パターンを生成する第５処理を
更に含むことを特徴とする請求項９記載のレイアウト設
計方法。
【請求項１５】コンピュータネットワークを介して処
理対象回路データと要求仕様を受取る受け取り処理と、前記受取った対象回路データで特定される対象回路のレ
イアウトパターンデータを前記受取った要求仕様に基づ
いて生成するパターン生成処理と、前記パターン生成処
理で生成されたレイアウトパターンデータをコンピュー
タネットワークを介して送出する送出処理と、を含み、前記パターン生成処理は、回路要素が結合して所定の機
能を実現する機能ブロックの回路記述データと前記機能
ブロックの属性を定義する為のパラメータとを含む複数
の回路部品データを読み込む第１処理と、処理対象回路から前記機能ブロックを分離する第２処理
と、分離した機能ブロックに所要の属性を満足させるよう
に、対応する回路部品データのパラメータにパラメータ
データを与えて、当該機能ブロックのレイアウトパター
ンデータを生成する第３処理と、レイアウトパターンデータが生成された複数の機能ブロ
ックの配置を決定する第４処理と、配置が決定された複数の機能ブロック間を配線するため
の配線パターンを生成する第５処理と、を含むことを特
徴とするデータライブラリの提供方法。
【請求項１６】前記第３処理において、機能ブロック
のレイアウトパターンを決定する為の複数のパラメータ
に対するパラメータデータを遺伝子とし、その遺伝子に
対するレイアウトパターンを個体とするとき、遺伝的ア
ルゴリズムを用いて個体に対する評価を目的値に到達さ
せることを特徴とする請求項１５記載のデータライブラ
リの提供方法。
【請求項１７】前記パラメータデータによって夫々決
まるところの信号遅延時間、駆動能力、占有面積、総配
線数及び総配線長の中から選ばれた単数又は複数の属性
に相関する評価関数を用いて個体の評価を行なうことを
特徴とする請求項１６記載のデータライブラリの提供方
法。
【請求項１８】前記第４処理において、機能ブロック
の配置を決定する為の複数のパラメータに対するパラメ
ータデータを遺伝子とし、その遺伝子に対する機能ブロ
ック配置を個体とするとき、複数の個体に対し、遺伝的
アルゴリズムを用いて個体に対する評価を目的値に到達
させることを特徴とする請求項１６記載のデータライブ
ラリの提供方法。
【請求項１９】前記パラメータデータによって夫々決
まるところの信号遅延時間、占有面積、機能ブロック間
の総配線数及び総配線長の中から選ばれた単数又は複数
の属性に相関する評価関数を用いて個体に対する評価を
行なうことを特徴とする請求項１８記載のデータライブ
ラリの提供方法。
【請求項２０】回路要素が結合して所定の機能を実現
する機能ブロックの回路記述データと前記機能ブロック
の属性を定義する為のパラメータとを含む回路部品デー
タを読み込む読み込み処理と、前記機能ブロックに所要の属性を満足させるように、対
応する回路部品データのパラメータにパラメータデータ
を与えて、当該機能ブロックのレイアウトパターンデー
タを生成するとき、前記機能ブロックのレイアウトパタ
ーンを決定する為の複数のパラメータに対するパラメー
タデータを遺伝子とし、その遺伝子に対するレイアウト
パターンを個体とし、遺伝的アルゴリズムを用いて個体
を目的値に到達させるパターン生成処理と、を含むこと
を特徴とするレイアウト設計方法。
【請求項２１】前記パラメータデータによって夫々決
まるところの信号遅延時間、駆動能力、占有面積、総配
線数及び総配線長の中から選ばれた単数又は複数の属性
に相関する評価関数を用いて個体の評価を行なうことを
特徴とする請求項２０記載のレイアウト設計方法。