JP6968245B2 - 集積回路の設計システムおよび方法 - Google Patents
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Description
def inplane_capacitor(width, length, offset, wiring_layer):
draw_box(
-width/2,
-length/2,
width/2,
length/2,
wiring_layer) //draws plate one
draw_box(
-width/2 + offset,
-length/2+ offset,
width/2 + offset,
length/2 + offset,
wiring layer_layer) //draws plate two
def inplane_capacitor(width, length, offset, pad_width, pad_length, wiring_layer):
draw_box(
-width/2,
-length/2,
width/2,
length/2,
wiring_layer) //draws plate 1
//draw plate two, with extra pad:
draw_box(
-width/2 + offset,
-length/2+ offset,
width/2 + offset,
length/2 + offset,
wiring_layer)
draw_box(
-pad_width/2,
length/2,
pad_width/2,
length/2 + pad_length,
wiring_layer)
106 ユーザデバイス
110 集積回路の設計システム
112 設計モジュール
114 開発モジュール
120 構成要素の定義ライブラリ
122 構成要素の定義の第1のセット
124 構成要素の定義の第2のセット
130 デバイス設計ライブラリ
132 デバイス設計の第1のセット
134 デバイス設計の第2のセット
200 平面キャパシタ
202 プレート、平面電極
204 プレート、平面電極
220 平面キャパシタ
Claims (12)
- コンピュータで実行される方法であって、
データストアに記憶されたデバイス設計をアクセスするステップであって、前記デバイス設計が、
デバイスに含まれる構成要素のセット、および各構成要素についての前記構成要素のバージョンレベルであって、
各構成要素が、構成要素の定義によって定義され、各構成要素の定義が、電子回路における使用のための前記構成要素を定義するとともに、前記構成要素の定義によって定義された前記構成要素の構成要素の種類を記述する構成要素メタデータ、電子回路の1つまたは複数のレイヤにおける前記構成要素の物理的な実現の物理的な寸法を定義するジオメトリックなパラメータ化データ、および前記構成要素の定義によって記述された前記構成要素のバージョンレベルを含み、同一の構成要素を定義する構成要素についての少なくとも2つのバージョンレベルが、それぞれのジオメトリックなパラメータ化データによって定義される前記物理的な寸法で異なる、
デバイスに含まれる構成要素のセット、および各構成要素についての前記構成要素のバージョンレベル、
前記構成要素の各々について、前記デバイスに含まれる前記構成要素のセットの回路接続を記述するネットワークリスト、および、
前記デバイス設計についてのバージョンレベルであって、
各バージョンレベルが、ネットワークリスト、構成要素のセット、および前記構成要素のバージョンレベルの一意の組み合わせを定義する、
前記デバイス設計についてのバージョンレベルを記述する、
デバイスメタデータを含む、ステップと、
前記構成要素の前記物理的な実現の物理的な寸法を定義する前記ジオメトリックなパラメータ化データを変更して、前記構成要素の物理的な実現の新しい物理的な寸法を定義する新しいジオメトリックなパラメータ化データを生成すること、および前記変更されたジオメトリックなパラメータ化データに基づいて、前記構成要素ついての新しいバージョンレベルを生成することによって、選択された構成要素をユーザ入力によって修正するステップと、
新しい構成要素の定義として、前記修正された構成要素メタデータを生成するステップと、
前記デバイス設計についての新しいバージョンレベルを生成するとともに、前記新しいバージョンレベルについての回路レイアウトを物理的に検証するステップとを含む、
方法。 - 前記パラメータ化データが、1つまたは複数のレイヤのそれぞれの各レイヤについて、構成要素の各回路素子についての素子ジオメトリを定義する、
請求項1に記載の方法。 - 前記回路素子が、導電性のトレースと、トレース間の非導電性のギャップとを含む、
請求項2に記載の方法。 - 前記パラメータ化データが、1つまたは複数のレイヤのそれぞれの各レイヤについて、構成要素の各回路素子における互いの素子ジオメトリの配置をさらに定義する、
請求項2に記載の方法。 - 1つまたは複数のプロセッサを含むデータ処理装置と、
前記データ処理装置とデータ通信を行いかつ以下の動作を定義する命令を記憶するコンピュータ可読記憶媒体とを備えた、
システムであって、前記動作が、
データストアに記憶されたデバイス設計にアクセスするステップであって、前記デバイス設計が、
デバイスに含まれる構成要素のセット、および各構成要素についての前記構成要素のバージョンレベルであって、
各構成要素が、構成要素の定義によって定義され、各構成要素の定義が、電子回路における使用のための前記構成要素を定義するとともに、前記構成要素の定義によって定義された前記構成要素の構成要素の種類を記述する構成要素メタデータ、電子回路の1つまたは複数のレイヤにおける前記構成要素の物理的な実現の物理的な寸法を定義するジオメトリックなパラメータ化データ、および前記構成要素の定義によって記述された前記構成要素のバージョンレベルを含み、同一の構成要素を定義する構成要素についての少なくとも2つのバージョンレベルが、それぞれのジオメトリックなパラメータ化データによって定義される前記物理的な寸法で異なる、
デバイスに含まれる構成要素のセット、および各構成要素についての前記構成要素のバージョンレベル、
前記構成要素の各々について、前記デバイスに含まれる前記構成要素のセットの回路接続を記述するネットワークリスト、および、
前記デバイス設計についてのバージョンレベルであって、
各バージョンレベルが、ネットワークリスト、構成要素のセット、および前記構成要素のバージョンレベルの一意の組み合わせを定義する、
前記デバイス設計についてのバージョンレベルを記述する、
デバイスメタデータを含む、ステップと、
前記構成要素の前記物理的な実現の物理的な寸法を定義する前記ジオメトリックなパラメータ化データを変更して、前記構成要素の物理的な実現の新しい物理的な寸法を定義する新しいジオメトリックなパラメータ化データを生成すること、および前記変更されたジオメトリックなパラメータ化データに基づいて、前記構成要素ついての新しいバージョンレベルを生成することによって、選択された構成要素をユーザ入力によって修正するステップと、
新しい構成要素の定義として、前記修正された構成要素メタデータを生成するステップと、
前記デバイス設計についての新しいバージョンレベルを生成するとともに、前記新しいバージョンレベルについての回路レイアウトを物理的に検証するステップとを含む、
システム。 - 前記パラメータ化データが、1つまたは複数のレイヤのそれぞれの各レイヤについて、構成要素の各回路素子についての素子ジオメトリを定義する、
請求項5に記載のシステム。 - 前記回路素子が、導電性のトレースと、トレース間の非導電性のギャップとを含む、
請求項6に記載のシステム。 - 前記パラメータ化データが、1つまたは複数のレイヤのそれぞれの各レイヤについて、構成要素の各回路素子における互いの素子ジオメトリの配置をさらに定義する、
請求項6に記載のシステム。 - データ処理装置によって実行可能でありかつ前記データ処理装置に以下の動作を実行させるための命令を記憶するコンピュータ可読記憶媒体であって、前記動作が、
データストアに記憶されたデバイス設計にアクセスするステップであって、前記デバイス設計が、
デバイスに含まれる構成要素のセット、および各構成要素についての前記構成要素のバージョンレベルであって、
各構成要素が、構成要素の定義によって定義され、各構成要素の定義が、電子回路における使用のための前記構成要素を定義するとともに、前記構成要素の定義によって定義された前記構成要素の構成要素の種類を記述する構成要素メタデータ、電子回路の1つまたは複数のレイヤにおける前記構成要素の物理的な実現の物理的な寸法を定義するジオメトリックなパラメータ化データ、および前記構成要素の定義によって記述された前記構成要素のバージョンレベルを含み、同一の構成要素を定義する構成要素についての少なくとも2つのバージョンレベルが、それぞれのジオメトリックなパラメータ化データによって定義される前記物理的な寸法で異なる、
デバイスに含まれる構成要素のセット、および各構成要素についての前記構成要素のバージョンレベル、
前記構成要素の各々について、前記デバイスに含まれる前記構成要素のセットの回路接続を記述するネットワークリスト、および、
前記デバイス設計についてのバージョンレベルであって、
各バージョンレベルが、ネットワークリスト、構成要素のセット、および前記構成要素のバージョンレベルの一意の組み合わせを定義する、
前記デバイス設計についてのバージョンレベルを記述する、
デバイスメタデータを含む、ステップと、
前記構成要素の前記物理的な実現の物理的な寸法を定義する前記ジオメトリックなパラメータ化データを変更して、前記構成要素の物理的な実現の新しい物理的な寸法を定義する新しいジオメトリックなパラメータ化データを生成すること、および前記変更されたジオメトリックなパラメータ化データに基づいて、前記構成要素ついての新しいバージョンレベルを生成することによって、選択された構成要素をユーザ入力によって修正するステップと、
新しい構成要素の定義として、前記修正された構成要素メタデータを生成するステップと、
前記デバイス設計についての新しいバージョンレベルを生成するとともに、前記新しいバージョンレベルについての回路レイアウトを物理的に検証するステップとを含む、
コンピュータ可読記憶媒体。 - 前記パラメータ化データが、1つまたは複数のレイヤのそれぞれの各レイヤについて、構成要素の各回路素子についての素子ジオメトリを定義する、
請求項9に記載のコンピュータ可読記憶媒体。 - 前記回路素子が、導電性のトレースと、トレース間の非導電性のギャップとを含む、
請求項10に記載のコンピュータ可読記憶媒体。 - 前記パラメータ化データが、1つまたは複数のレイヤのそれぞれの各レイヤについて、構成要素の各回路素子における互いの素子ジオメトリの配置をさらに定義する、
請求項10に記載のコンピュータ可読記憶媒体。
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JP2020158351A JP6968245B2 (ja) | 2016-12-23 | 2020-09-23 | 集積回路の設計システムおよび方法 |
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Application Number | Priority Date | Filing Date | Title |
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JP2019534102A JP6768961B2 (ja) | 2016-12-23 | 2016-12-23 | 集積回路の設計システムおよび方法 |
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Application Number | Title | Priority Date | Filing Date |
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JP2019534102A Division JP6768961B2 (ja) | 2016-12-23 | 2016-12-23 | 集積回路の設計システムおよび方法 |
Publications (2)
Publication Number | Publication Date |
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JP2021007025A JP2021007025A (ja) | 2021-01-21 |
JP6968245B2 true JP6968245B2 (ja) | 2021-11-17 |
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ID=74174545
Family Applications (1)
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JP2020158351A Active JP6968245B2 (ja) | 2016-12-23 | 2020-09-23 | 集積回路の設計システムおよび方法 |
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JP2008217651A (ja) * | 2007-03-07 | 2008-09-18 | Fujitsu Ltd | 設計支援装置、設計支援方法、およびプログラム |
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