JPH1050848A

JPH1050848A - 集積回路の配置配線設計方法

Info

Publication number: JPH1050848A
Application number: JP8204017A
Authority: JP
Inventors: Yoshikazu Odawara; 良和小田原
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1996-08-02
Filing date: 1996-08-02
Publication date: 1998-02-20

Abstract

(57)【要約】【課題】集積回路の配置配線設計において、本来の回
路の機能を優先し、かつテスト機能を有する集積回路の
設計を行う。【解決手段】ステップＳ１１でテスト機能を有するス
キャンフリップフロップ（以下、Ｓ−ＦＦという）を含
むネットリストＳＮＥＴを生成する。ステップＳ１２
で、ネットリストＳＮＥＴ中のＳ−ＦＦをテスト機能の
削除された疑似ＦＦに置き換えて、ネットリストＦＮＥ
Ｔを生成する。ステップＳ１３〜Ｓ１５で、ネットリス
トＦＮＥＴに基づいて配置配線を行い、本来の回路の機
能に基づく暫定レイアウトを生成する。ステップＳ１６
で、ネットリストＳＮＥＴとＦＮＥＴの相違箇所、即ち
テスト機能追加による変更箇所を抽出する。ステップＳ
１７〜Ｓ１９で、前記暫定レイアウトに対して前記変更
箇所に基づくレイアウト変更処理を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、特定用途
向け集積回路（Applicasion Specific Integrated Circ
uit、以下、「ＡＳＩＣ」という）等の集積回路の配置配
線設計方法に関するものである。

【０００２】

【従来の技術】図２は、従来のＡＳＩＣの配置配線設計
方法を示すフローチャートである。従来のＡＳＩＣの配
置配線設計では、ワークステーションやパーソナルコン
ピュータ等のコンピュータシステムを使用し、次のよう
にして実行される。まず、ステップＳ１において、論理
設計が完了したＡＳＩＣの回路図に対応した回路図情報
（以下、これを、「ネットリスト」という）の生成が行
われる。ネットリストは、ＡＳＩＣを構成する複数の回
路素子と、これらの回路素子の端子間の接続関係を示す
情報で構成された表である。このネットリストに従い、
次のステップＳ２における配置処理が行われる。ステッ
プＳ２は、ネットリストで与えられた回路素子を、図示
しない回路素子ライブラリを参照しながら平面上に重な
らないように配置位置を決定する処理である。ステップ
Ｓ２が終了すると、次のステップＳ３のクロック配線処
理へ進む。ステップＳ３は、ネットリストにおけるクロ
ック信号の配線経路を決定する処理である。クロック信
号は、ＡＳＩＣ内各部の動作タイミングの基準となる信
号であり、クロック信号源からクロック信号の各供給先
までの遅延時間がほぼ等しくなるように配線する必要が
ある。このため、その他の信号に優先してクロック配線
処理が行われる。ステップＳ３が終了すると、ステップ
Ｓ４の配線処理へ進む。ステップＳ４は、クロック信号
以外のデータ信号や制御信号等の配線経路を決定する処
理である。ステップＳ４の後、ステップＳ５のレイアウ
ト検証処理へ進む。

【０００３】ステップＳ５は、ステップＳ４までの処理
で決定された配置及び配線の状態が、ＡＳＩＣ製造上の
制約に違反していないかどうかを検証する処理である。
ステップ５のレイアウト検証処理の結果、問題が無けれ
ば次のステップＳ６の実配線シミュレーション処理へ進
む。ステップＳ６は、入力信号やクロック信号等のテス
トデータを入力して、ＡＳＩＣの動作をコンピュータ上
で模擬的に実行し、論理動作の状態を求める処理であ
る。この実配線シミュレーションでは、回路素子間の配
線に起因する信号の伝搬遅延時間も計算されて、ＡＳＩ
Ｃの論理動作が解析される。ステップ６の実配線シミュ
レーションによって、所期の論理動作が行われることが
確認されると、このＡＳＩＣの設計は終了する。また、
図示していないが、各ステップＳ２〜Ｓ５の処理で、不
都合が生じた場合には、前のステップへ戻って配置や配
線の一部を変更し、再度処理を行うようになっている。

【０００４】

【発明が解決しようとする課題】ＡＳＩＣの大規模化に
伴い、ＡＳＣＩの目的とする本来の機能の他に、製造段
階での製品検査のためのテスト回路を予めこのＡＳＩＣ
内に組み込んで設計する方法が採られるようになってき
た。図３（１），（２）は、テスト回路の概念を説明す
るためのＡＳＩＣの概略の構成図であり、同図（１）は
テスト回路を持たないＡＳＩＣ、及び同図（２）はテス
ト回路を有するＡＳＩＣの構成図である。図３（１）の
ＡＳＩＣは、入力信号ＩＮが入力されるフリップフロッ
プ（以下、「ＦＦ」という）１を有している。ＦＦ１の
出力側には、ユーザロジック回路２の入力側が接続され
ており、このユーザロジック回路２の出力側には、ＦＦ
３の入力側が接続されている。ＦＦ３の出力側には、更
にユーザロジック回路４の入力側が接続され、このユー
ザロジック回路４の出力側にはＦＦ５の入力側が接続さ
れている。そして、ＦＦ５の出力側には、出力信号ＯＵ
Ｔが出力される。一方、図３（２）のＡＳＩＣには、図
３（１）のＡＳＩＣにおける通常のＦＦ１，３，５に代
えて、スキャン機能付きＦＦ（以下、「スキャンＦＦ」
という）１Ａ，３Ａ，５Ａが設けられている。スキャン
ＦＦ１Ａ，３Ａ，５Ａは、通常のＦＦにテスト入力端子
ＳＤとモード選択端子ＳＳとを付加したＦＦであり、モ
ード選択端子ＳＳにテストモード信号ＴＭが印加された
場合には、テスト入力端子ＳＤに与えられたテストデー
タＴＤを入力信号とするＦＦである。

【０００５】更に、図３（２）のＡＳＩＣでは、スキャ
ンＦＦ１Ａの出力側と、スキャンＦＦ３Ａのテスト入力
端子ＳＤとの間が、スキャンパス２Ａで接続されてい
る。また、スキャンＦＦ３Ａの出力側と、スキャンＦＦ
５Ａのテスト入力端子ＳＤとの間は、スキャンパス４Ａ
で接続されている。図３（２）のＡＳＩＣでは、テスト
モード信号ＴＭを与えることにより、スキャンＦＦ１
Ａ、スキャンパス２Ａ、スキャンＦＦ３Ａ、スキャンパ
ス４Ａ、及びスキャンＦＦ５Ａを順次接続するスキャン
経路が構成される。そして、初段のスキャンＦＦ１Ａの
テスト入力端子ＳＤにテストデータＴＤを入力すると、
図示しないクロック信号に従って、このテストデータＴ
Ｄは、スキャンＦＦ３Ａ，５Ａに順次送られ、出力信号
ＯＵＴとして出力される。この出力信号ＯＵＴをテスト
データＴＤと比較することにより、ＡＳＩＣ内のスキャ
ンＦＦ１Ａ，３Ａ，５Ａの動作をチェックすることがで
きる。図３（２）のＡＳＩＣについて、従来の方法で配
置配線設計を行う場合、この図３（２）のＡＳＩＣに対
応するネットリストを生成し、その生成されたネットリ
ストに基づいて配置配線設計が行われる。しかしなが
ら、従来のＡＳＩＣの配置配線設計方法では、次の
（１），（２）のような課題があった。

【０００６】（１）スキャンＦＦ１Ａ等を回路素子と
して使用することによって、ゲート規模が増加し、更に
スキャンパス２Ａ等の追加による配線数が増加するの
で、配置配線設計の困難度が増加する。即ち、レイアウ
ト検証等における基準を満たす配置配線設計が完成する
までに、回路素子の配置変更等を繰り返す場合が多くな
り、結果的に、基準を満たす設計が不可能になる場合も
生ずる。（２）テスト用のスキャンパス２Ａ等の配線と、本来
の機能を実現するための通常動作における機能パスの配
線とを、区別せずに配置配線処理を行っている。このた
め、機能パスが長くなり、配置配線終了後の実配線シミ
ュレーション時に不具合が発生する場合がある。本発明
は、前記従来技術が持っていた課題を解決し、通常の機
能動作を優先して配置配線を行い、かつテスト回路の組
み込みを可能とするＡＳＩＣ等の集積回路の配置配線設
計方法を提供するものである。

【０００７】

【課題を解決するための手段】前記課題を解決するた
め、本発明の内の第１の発明は、ＡＳＩＣ等の集積回路
の配置配線設計方法において、次のような処理を実行し
ている。まず、所定の論理動作を行う複数の第１の回路
素子、及び所定の論理動作にテスト機能が追加された複
数の第２の回路素子を有する集積回路における、該第１
の回路素子間、該第２の回路素子間、及び該第１、第２
の回路素子間の接続関係を表す第１のネットリストを生
成する回路図情報生成処理を行い、前記第１のネットリ
スト中の前記第２の回路素子を、該第２の回路素子と寸
法、形状、及び端子位置が同一であり、かつテスト機能
が削除された第３の回路素子に置換えて第２のネットリ
ストを生成する置換処理を行う。

【０００８】次に、ライブラリに登録された回路素子情
報を参照し、前記第２のネットリストに基づき、該第２
のネットリスト中の前記第１及び第３の回路素子の配置
と、該第１の回路素子間、該第３の回路素子間、及び該
第１、第３の回路素子間の配線との暫定レイアウトを決
定する暫定配置配線処理と、前記第２のネットリストと
前記第１のネットリストとを照合して該第２のネットリ
ストに対する該第１のネットリストの回路素子及び接続
関係の相違を検出し、その相違する箇所を変更箇所デー
タとして抽出する変更箇所抽出処理とを行う。そして、
前記変更箇所データに基づき、前記暫定配置配線処理で
得られた暫定レイアウトに対して、回路素子の位置を変
更せずに配線のみを変更する配線変更、または回路素子
の相対的位置関係を維持しつつ接続関係の変更に伴う最
小限度の配置配線変更を行うレイアウト変更処理を実行
する。第２の発明では、第１の発明の第２の回路素子
を、通常入力端子、出力端子、テスト入力端子、及びテ
ストモードまたは非テストモードを選択するためのモー
ド選択端子を有し、該テストモード時には該テスト入力
端子に与えられる信号に従って出力信号を該出力端子に
出力し、該非テストモード時には該通常入力端子に与え
られる信号に基づいて出力信号を該出力端子に出力する
ＦＦを対象としている。本発明によれば、以上のように
集積回路の配置配線設計方法を構成したので、次のよう
な作用が行われる。

【０００９】所定の論理動作を行う複数の第１の回路素
子と所定の論理動作にテスト機能が追加された複数の第
２の回路素子（例えば、ＦＦ）を有する集積回路の回路
図が与えられると、回路図情報生成処理によって、第１
のネットリストが生成される。次に、置換処理により、
第１のネットリスト中の第２の回路素子は、この第２の
回路素子と寸法、形状、及び端子位置が同一で、かつテ
スト機能が削除された第３の回路素子に置換えられて、
第２のネットリストが生成される。更に、暫定配置配線
処理によって、ライブラリに登録された回路素子情報が
参照され、第２のネットリストに基づいて、このネット
リスト中の回路素子の配置と、回路素子間の配線とによ
る暫定レイアウトが決定される。一方、変更箇所抽出処
理において、第２のネットリストを基準にして第１のネ
ットリストが照合され、第２のネットリストに対する第
１のネットリストの回路素子及び接続状態の相違が検出
されてその相違する箇所が変更箇所データとして抽出さ
れる。そして、レイアウト変更処理によって、この変更
箇所データに基づき、暫定配置配線処理で得られた暫定
レイアウトに対して、回路素子の位置を変更せずに配線
のみを変更する配線変更、または回路素子の相対的位置
関係を維持しつつ接続関係の変更に伴う最小限度のレイ
アウト変更が行われる。

【００１０】

【発明の実施の形態】図４は、本発明の実施形態の方法
で用いられる集積回路（例えば、ＡＳＩＣ）の配置配線
設計装置の構成図である。この配置配線設計装置は、回
路図を入力するための入力装置１１を有している。入力
装置１１には、ネットリスト生成部１２の入力側が接続
されている。ネットリスト生成部１２は、入力された回
路図から、設計対象のＡＳＩＣを構成する複数の回路素
子と、それらの回路素子の端子間の接続関係を示す情報
で構成されたネットリストを生成する機能を有してい
る。このネットリスト生成部１２では、所定の機能の他
にテスト機能を有する回路素子（例えば、スキャンＦ
Ｆ）を含む回路図から生成された第１のネットリスト
（例えば、スキャン付きネットリスト）ＳＮＥＴを出力
する。更に、このスキャン付きネットリストＳＮＥＴ中
のスキャンＦＦを、このスキャンＦＦと寸法、形状、及
び端子位置が同一であり、かつテスト機能が削除された
回路素子（例えば、疑似スキャンＦＦ、以下「疑似Ｆ
Ｆ」という）に置換えて第２のネットリスト（例えば、
機能ネットリスト）ＦＮＥＴを出力する。ネットリスト
生成部１２の出力側には、スキャン付きネットリストＳ
ＮＥＴを格納するためのＳＮＥＴファイル１３と、機能
ネットリストＦＮＥＴを格納するためのＦＮＥＴファイ
ル１４とが接続されている。

【００１１】この配置配線設計装置は、ネットリスト中
の各回路素子の形状、寸法、端子の種類、端子の位置、
配線禁止領域、電気的特性等のデータが予め格納された
回路素子ライブラリ１５を有しており、この回路素子ラ
イブラリ１５とＦＮＥＴファイル１４とが、レイアウト
処理部１６に接続されている。レイアウト処理部１６
は、回路素子ライブラリ１５に格納された各回路素子の
寸法等のデータを参照して、ＦＮＥＴファイル１４中の
各回路素子が重ならないように、平面上にこれらの回路
素子の配置位置を決定する機能を有している。レイアウ
ト処理部１６の出力側には、クロック配線処理部１７の
入力側が接続されている。クロック配線処理部１７は、
平面上に配置された各回路素子のクロック信号端子に対
して、クロック信号源からクロック信号を供給するため
の配線経路を決定する機能を有している。クロック配線
処理部１７の出力側には、配線処理部１８が接続されて
いる。配線処理部１８は、クロック信号以外のデータ信
号や制御信号等の配線経路を決定して、暫定レイアウト
を生成する機能を有している。一方、ＳＮＥＴファイル
１３とＦＮＥＴファイル１４は、変更抽出部１９に接続
されている。変更抽出部１９は、ＦＮＥＴファイル１４
とＳＮＥＴファイル１３とを照合して、ＦＮＥＴファイ
ル１４に対するＳＮＥＴファイル１３の回路素子と接続
関係の相違箇所を検出するものである。変更検出部１９
で検出された相違箇所は、変更箇所データとして変更フ
ァイル２０に出力される。

【００１２】配線処理部１８と変更ファイル２０の後段
には、変更処理部２１が接続されている。変更処理部２
１は、ＥＣＯ（Engineering Change Order）とも呼ば
れ、レイアウト設計が完了したネットリストに対して、
そのネットリストの一部が変更された場合に、変更され
た箇所の変更箇所データに基づいて、配置及び配線の変
更を行う機能を有している。この変更処理部２１は、配
線処理部１８から与えられる暫定レイアウトに対して、
変更ファイル２０に従って回路素子の位置を変更せずに
配線のみを変更する配線変更、または回路素子の相対的
位置関係を維持しつつ接続関係の変更に伴う最小限度の
配置配線変更を行う。変更処理部２１の処理結果は、Ａ
ＳＩＣの配置配線設計結果ＯＵＴとして出力されるとと
もに、レイアウト検証部２２へ与えられる。レイアウト
検証部２２は、変更処理部２１の処理で決定された配線
の長さ等が、ＡＳＩＣ製造上の制約に違反していないか
どうかを判断する機能を有している。レイアウト検証部
２２の出力側には、更に、実配線シミュレーション部２
３が接続されている。実配線シミュレーション部２３
は、入力信号やクロック信号等のテストデータに基づい
て、配置配線設計の終了したＡＳＩＣの動作を模擬的に
実行し、そのＡＳＩＣの出力信号の状態を求める機能を
有している。実配線シミュレーション部２３からは、シ
ミュレーション結果が出力される。

【００１３】図１は、本発明の実施形態を示すＡＳＩＣ
の配置配線設計方法の処理手順のフローチャートであ
る。また、図５（１）〜（３）は、図４中の回路素子ラ
イブラリ１５に登録された通常のＦＦ、スキャンＦＦ、
及び疑似ＦＦの形状、端子位置等の一例を示す構成図で
ある。以下、これらの図１、図４及び図５を参照して、
配置配線設計方法を説明する。図４の入力装置１１から
設計対象のＡＳＩＣの回路図が入力されると、ネットリ
スト生成部１２では、この回路図に基づいて、図１のス
テップＳ１１におけるネットリスト生成処理が行われ
る。このステップＳ１１では、スキャンＦＦ等によるテ
スト機能を有する回路図に基づいて、スキャン付きネッ
トリストＳＮＥＴが生成され、ＳＮＥＴファイル１３へ
格納される。ステップＳ１１の処理が終了すると、ステ
ップＳ１２の置換処理へ進む。ステップＳ１２におい
て、ネットリスト生成部１２は、スキャン付きネットリ
ストＳＮＥＴ中に存在する図５（２）のスキャンＦＦ
を、図５（３）に示す疑似ＦＦに置換える。

【００１４】図５（２）に示すように、スキャンＦＦ
は、図５（１）の通常のＦＦと同様の、データ入力端子
Ｄ、リセット端子Ｒ、クロック端子ＣＬＫ、及び出力端
子ＱＡ，ＱＮを有するほか、更にテスト入力端子ＳＤ及
びモード選択端子ＳＳを有するＦＦである。一方、図５
（３）の疑似ＦＦは、論理動作が通常のＦＦと同一であ
り、寸法、形状、及び端子位置がスキャンＦＦと同一の
ＦＦである。即ち、疑似ＦＦは、通常のＦＦと同様の、
データ入力端子Ｄ、リセット端子Ｒ、クロック端子ＣＬ
Ｋ、及び出力端子ＱＡ，ＱＮを有するほか、更にスキャ
ンＦＦのテスト入力端子ＳＤ及びモード選択端子ＳＳと
同じ位置に、疑似入力端子ＰＤ及び疑似モード選択端子
ＰＳを有するＦＦである。但し、これらの疑似入力端子
ＰＤ及び疑似モード選択端子ＰＳは、実際には使用され
ておらず、これらの端子ＰＤ，ＰＳへの配線は禁止され
ている。

【００１５】ステップＳ１２の置換処理によって生成さ
れた機能ネットリストＦＮＥＴは、ＦＮＥＴファイル１
４へ格納されて、ステップＳ１３のレイアウト処理へ進
む。ステップＳ１３において、機能ネットリストＦＮＥ
Ｔ上の各回路素子は、レイアウト処理部１６によって、
回路素子ライブラリ１５を参照しながら平面上に重なら
ないように配置位置が決定される。ステップＳ１３のレ
イアウト処理が終了すると、ステップＳ１４のクロック
配線処理へ進む。ステップＳ１４は、クロック配線処理
部１７で行われる処理であり、機能ネットリストＦＮＥ
Ｔにおけるクロック信号の配線経路を決定する処理であ
る。クロック信号は、ＡＳＩＣの動作のタイミングの基
準となる信号であり、クロック信号源からクロック信号
の各供給先までの遅延時間がほぼ等しくなるように配線
する必要がある。このため、その他の信号に優先してス
テップ１４のクロック配線処理が行われる。ステップＳ
１４が終了すると、ステップＳ１５の配線処理へ進む。

【００１６】ステップＳ１５は、クロック信号以外のデ
ータ信号や制御信号等の配線経路を決定して暫定レイア
ウトを生成する処理であり、配線処理部１８で行われ
る。ステップＳ１５の後、ステップＳ１６の変更箇所抽
出処理へ進む。ステップＳ１６は、変更抽出部１９で行
われる処理で、ＦＮＥＴファイル１４を基準にしてＳＮ
ＥＴファイル１３を照合し、回路素子及び接続関係の相
違を検出して、その相違箇所を変更箇所データとして抽
出する処理である。変更箇所データは、変更ファイル２
０に格納される。ステップ１６の後、ステップＳ１７の
レイアウト変更処理へ進む。ステップＳ１７は、変更処
理部２１で行われる処理であり、ステップＳ１６で抽出
された変更箇所データに基づいて、ステップＳ１５で生
成された暫定レイアウトに対して、最小限度のレイアウ
ト変更処理が行われる。この場合、ＳＮＥＴファイル１
３とＦＮＥＴファイル１４との回路素子の相違は、スキ
ャンＦＦか疑似ＦＦかの相違だけである。そして、スキ
ャンＦＦと疑似ＦＦとでは、寸法及び形状が全く同一で
あるので、ステップ１７での配置変更は不要となる。ス
テップＳ１７の後、ステップＳ１８のクロック配線処理
へ進む。

【００１７】ステップＳ１８では、ＳＮＥＴファイル１
３のスキャン付きネットリストＳＮＥＴに基づいてクロ
ック信号の配線経路が決定される。この場合において
も、スキャン付きネットリストＳＮＥＴと機能ネットリ
ストＦＮＥＴとのクロック信号配線の相違はないので、
ステップＳ１４で決定されたクロック配線経路がそのま
ま使用される。ステップＳ１８の後、ステップＳ１９の
再配線処理へ進む。ステップＳ１９では、ステップＳ１
５で生成された暫定レイアウトに対して、変更箇所デー
タに基づいて、配線の削除、追加等の変更が行われる。
この場合、スキャンＦＦのテスト入力端子ＳＤとモード
選択端子ＳＳとに対する配線が追加される。ステップＳ
１５で生成された暫定レイアウトには、スキャンＦＦの
テスト入力端子ＳＤとモード選択端子ＳＳとに対応する
位置に、疑似ＦＦの疑似入力端子ＰＤと疑似モード選択
端子ＰＳとが配置されており、それらの端子ＰＤ，ＰＳ
への配線は行われていないので、比較的簡単に配線を追
加することができる。ステップＳ１９の後、ステップＳ
２０のレイアウト検証処理へ進む。ステップ２０は、ス
テップＳ１９までの処理で決定された配置及び配線の状
態が、ＡＳＩＣ製造上の制約に違反していないかどうか
を判断する処理であり、レイアウト検証部２２で行われ
る。レイアウト検証の結果問題が無ければ、次のステッ
プＳ２１の実配線シミュレーション処理へ進む。

【００１８】ステップＳ２１は、配置配線設計が一応終
了したＡＳＩＣに対して、入力信号やクロック信号等の
テストデータを入力し、そのＡＳＩＣの動作を模擬的に
実行して論理動作の状態を確認する処理であり、実配線
シミュレーション部２３で行われる。この実配線シミュ
レーションでは、回路素子間の配線に起因する信号の伝
搬遅延時間も計算されて、ＡＳＩＣの論理動作が解析さ
れる。ステップＳ２１の実配線シミュレーションによっ
て、所期の論理動作が行われることが確認されると、こ
のＡＳＩＣの設計は終了する。また、図示していない
が、各ステップＳ１３〜Ｓ２０の処理で、不都合が生じ
た場合には、前のステップへ戻って配置や配線の一部を
変更し、再度処理を行うようになっている。この様に、
本実施形態の配置配線設計方法は、ステップＳ１２でス
キャン付きネットリストＳＮＥＴ中のスキャンＦＦを疑
似ＦＦに置き換えて機能ネットリストＦＮＥＴを生成
し、ステップＳ１３〜Ｓ１５で、この機能ネットリスト
ＦＮＥＴに基づいて配置配線処理を行っている。そし
て、ステップＳ１６〜Ｓ１９で、機能ネットリストＦＮ
ＥＴからスキャン付きネットリストＳＮＥＴへの変更に
伴う最小限の再配置再配線処理を行っている。このた
め、本来のＡＳＩＣの機能を優先した配置配線処理が行
われ、その配置配線結果に対してテスト機能用の配線が
追加されたＡＳＩＣを設計することができるという利点
がある。

【００１９】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。（ａ）テスト機能を有する回路素子として、スキャン
ＦＦを用いる集積回路の配置配線設計方法を説明した
が、このスキャンＦＦに限らず、その他のテスト機能を
有する回路素子を使用するＡＳＩＣに対しても同様に適
用することができる。（ｂ）図４の配置配線設計装置は、ネットリスト生成
部１２等の個別の処理部で構成されているが、ワークス
テーションやパーソナルコンピュータ等のコンピュータ
システムを使用して、ソフトウエア制御によって各部の
処理を行うようにしても良い。ソフトウエア制御によ
り、処理内容に対する拡張性を持たせることができる。（ｃ）上記実施形態では、ＡＳＩＣの配置配線設計方
法について説明したが、ＡＳＩＣに限らず、どの様な集
積回路に対しても適用することができる。

【００２０】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、置換処理により、設計対象の集積回路におけ
る第１のネットリスト中の第２の回路素子を、テスト機
能が削除された第３の回路素子に置換えて第２のネット
リストが生成される。次に暫定配置配線処理によって暫
定レイアウトが決定され、この暫定レイアウトに対し
て、第１と第２のネットリストの相違に基づく変更箇所
データに従って、最小限度の配置配線変更のレイアウト
変更処理が行われる。このため、本来の機能を優先し、
かつテスト機能を有する集積回路の設計ができる。第２
の発明によれば、テスト機能が追加された第２の回路素
子として、テスト機能付きのＦＦを対象としている。こ
のテスト機能付きＦＦは、テスト機能が単純なため、レ
イアウト変更処理における変更が極めて少ないので、効
果的な集積回路の設計ができる。

【図面の簡単な説明】

【図１】本発明の実施形態を示す配置配線設計方法のフ
ローチャートである。

【図２】従来の配置配線設計方法のフローチャートであ
る。

【図３】ＡＳＩＣの概略の構成図である。

【図４】本発明の実施形態の方法で用いられる配置配線
設計装置の構成図である。

【図５】図４中の回路素子ライブラリ１５に登録された
通常のＦＦ、スキャンＦＦ及び疑似ＦＦの形状、端子位
置等の構成図である。

【符号の説明】

１２ネットリスト生成部１３ＳＮＥＴファイル１４ＦＮＥＴファイル１５回路素子ライブラリ１６レイアウト処理部１７クロック配線処理部１８配線処理部１９変更抽出部２０変更ファイル２１変更処理部Ｓ１１ネットリスト生成処理Ｓ１２疑似ＦＦへの置換処理Ｓ１３レイアウト処理Ｓ１４，Ｓ１８クロック配線処理Ｓ１５配線処理Ｓ１６変更箇所抽出処理Ｓ１７レイアウト変更処理Ｓ１９再配線処理

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/04 Ｔ

Claims

【特許請求の範囲】

【請求項１】所定の論理動作を行う複数の第１の回路
素子、及び所定の論理動作にテスト機能が追加された複
数の第２の回路素子を有する集積回路における、該第１
の回路素子間、該第２の回路素子間、及び該第１、第２
の回路素子間の接続関係を表す第１の回路図情報を生成
する回路図情報生成処理と、前記第１の回路図情報中の前記第２の回路素子を、該第
２の回路素子と寸法、形状、及び端子位置が同一であ
り、かつテスト機能が削除された第３の回路素子に置換
えて第２の回路図情報を生成する置換処理と、ライブラリに登録された回路素子情報を参照し、前記第
２の回路図情報に基づき、該第２の回路図情報中の前記
第１及び第３の回路素子の配置と、該第１の回路素子
間、該第３の回路素子間、及び該第１、第３の回路素子
間の配線との暫定レイアウトを決定する暫定配置配線処
理と、前記第２の回路図情報と前記第１の回路図情報とを照合
して該第２の回路図情報に対する該第１の回路図情報の
回路素子及び接続関係の相違を検出し、その相違する箇
所を変更箇所データとして抽出する変更箇所抽出処理
と、前記変更箇所データに基づき、前記暫定配置配線処理で
得られた暫定レイアウトに対して、回路素子の位置を変
更せずに配線のみを変更する配線変更、または回路素子
の相対的位置関係を維持しつつ接続関係の変更に伴う最
小限度の配置配線変更を行うレイアウト変更処理とを、実行することを特徴とする集積回路の配置配線設計方
法。
【請求項２】前記第２の回路素子は、通常入力端子、
出力端子、テスト入力端子、及びテストモードまたは非
テストモードを選択するためのモード選択端子を有し、
該テストモード時には該テスト入力端子に与えられる信
号に従って出力信号を該出力端子に出力し、該非テスト
モード時には該通常入力端子に与えられる信号に基づい
て出力信号を該出力端子に出力するフリップフロップで
あることを特徴とする請求項１記載の集積回路の配置配
線設計方法。