WO2012124117A1 - タイミングエラー除去方法、設計支援装置、及びプログラム - Google Patents

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WO2012124117A1
WO2012124117A1 PCT/JP2011/056457 JP2011056457W WO2012124117A1 WO 2012124117 A1 WO2012124117 A1 WO 2012124117A1 JP 2011056457 W JP2011056457 W JP 2011056457W WO 2012124117 A1 WO2012124117 A1 WO 2012124117A1
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WO
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buffer
delay
correction location
cell
integrated circuit
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PCT/JP2011/056457
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English (en)
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郁子 村川
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富士通株式会社
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    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3315—Design verification, e.g. functional simulation or model checking using static timing analysis [STA]
    • G—PHYSICS
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    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/12—Timing analysis or timing optimisation

Definitions

  • the present invention relates to a timing error elimination method, a design support apparatus, and a program for a semiconductor integrated circuit.
  • a data signal is fetched in accordance with a timing signal such as a clock signal. Therefore, the design of the digital LSI has a timing requirement necessary for ensuring operation.
  • the main timing specifications include setup time and hold time. Setup time refers to the time during which a data signal must be determined and held prior to the timing signal.
  • the hold time is a time during which a data signal must be held even after a timing signal is given.
  • timing error In general, in a layout tool of a digital LSI, layout is performed in consideration of such a timing rule, but a timing rule violation (timing error) often remains partially. In order to efficiently remove the timing error, it is necessary to correct the layout so as not to affect the portion where the timing error has not occurred. Therefore, the timing error is removed by inserting a buffer or the like by limiting the range of influence to the portion where the timing error has occurred. Note that layout correction for the purpose of eliminating timing errors is referred to as timing ECO (Engineering Change Order).
  • FIG. 1 is a diagram for explaining an example of removing timing errors.
  • the path T1 from the sequential circuits FF1 to FF4 and the path T2 from FF2 to FF4 cause a hold time violation (hold time error).
  • the path T3 from FF3 to FF4 has no setup time.
  • a path refers to a path on a circuit starting from a data output pin of an arbitrary sequential circuit and starting from a data input pin of the next forward circuit.
  • an effective logical correction location is selected in the path causing the timing error, and the insertion buffer is selected or the size of the existing cell (logic) is reselected. It's fine. “Effective” means that fewer cells are inserted or changed to correct the timing error.
  • the buffer B5 is inserted at a location indicated by P1 (hereinafter referred to as “point P1”) as a solution that does not affect the path T3 and can eliminate the hold time errors of the paths T1 and P2. Is an effective solution.
  • the buffer B5 can delay the data signals of the paths T1 and T2 without affecting the path T3, and can eliminate the hold time error of the paths T1 and T2.
  • Procedure 1 Determine whether there is a timing error from the layout result.
  • Procedure 2 If there is a timing error, select the logical insertion location of the buffer and the buffer to be inserted. For example, the location P and the buffer B5 shown in FIG. 1 are selected.
  • Procedure 3 The physical arrangement position of the buffer is determined based on the result of Procedure 2. For example, the physical arrangement position of the buffer B5 is determined for the location P in FIG.
  • Procedure 4 Select the wiring layer and the wiring shape of the unconnected part.
  • the procedure 2 and the procedure 3 are independent of each other. That is, in the procedure 2, the layout information is not referred to, and the insertion buffer is selected using a delay model that assumes that no new wiring capacity is generated even if the buffer is inserted.
  • the net list reflecting the logic correction created in the procedure 2 is input, and the physical position of the insertion buffer is determined.
  • the physical placement position of the insertion buffer is limited to a free area in which the insertion buffer can be placed, there is a large error between the delay model in step 2 and the delay reflecting the actual placement position. May occur.
  • FIG. 2 is a diagram illustrating an example of an actual arrangement position of the insertion buffer.
  • This figure shows a free area around the point P1 (input pin of the cell A2) shown in FIG.
  • the shaded portion indicates an instance cell that has been arranged.
  • an open area that is not shaded is an empty area.
  • the size of the buffer B5 selected as the insertion target in the procedure 2 is 5 (height 1, width 5)
  • the empty area into which the buffer B5 can be inserted is only the lower left portion in the figure. Therefore, in the procedure 3, the buffer B5 is arranged in the lower left empty area. Then, the signal path that is the basis for the delay calculation in the procedure 2 indicated by the solid arrow s1 in the figure, and the signal path that is the basis for the delay calculation based on the actual arrangement position, which are indicated by the dashed arrows s2 and s3, In the meantime, an error occurs. This point will be described in more detail with reference to FIG.
  • FIG. 3 is a diagram for explaining the difference between the prediction at the time of buffer selection and the actual after the buffer selection regarding the relative distance between the insertion buffer and the cells before and after the insertion buffer.
  • (a) shows a position (ie, point P1) predicted when the buffer B5 is selected.
  • the distance from the output pin of the cell A1 to the input pin of the buffer B5 is a distance l1
  • the distance from the output pin of the buffer B5 to the input pin of the cell A2 is a distance l2.
  • (b) shows the position where the buffer B5 is selected and arranged.
  • the distance from the output pin of the cell A1 to the input pin of the buffer B5 is a distance m1 (l1 ⁇ m1)
  • the distance from the output pin of the buffer B5 to the input pin of the cell A2 is a distance m2 (l2 ⁇ m2). It is shown that there is.
  • the actual distance from the output pin of the cell A1 to the input pin of the buffer B5 and the actual distance from the output pin of the buffer B5 to the input pin of the cell A2 are longer than the distance planned in the procedure 2. I'm stuck.
  • the buffer B5 inserted for the purpose of removing the hold time error may cause the setup time error, or the buffer B5 may not be inserted to avoid the setup time error, so that the hold time error can be removed.
  • the timing ECO is executed again, the same result is obtained. Therefore, the point E1 selected in the previous procedure 2 is removed from the candidates for correction points, and the timing ECO is executed again. Such repetition leads to an increase in the processing time of the entire timing error correction process.
  • procedure 2 and procedure 3 are integrated and layout information is referred to in procedure 2 (for example, Patent Document 1). That is, as soon as an insertion buffer is selected, the physical arrangement position of the insertion buffer is determined. Based on the result, delay calculation and slack value updating are performed to determine whether or not the timing error is corrected.
  • the slack value is the difference between the arrival request time calculated on the assumption that the setup time rule and the hold time rule are observed, and the actual signal arrival time, and represents a margin time.
  • a timing error removal method selects a logically corrected portion capable of removing a timing error of a semiconductor integrated circuit to be designed and a first buffer to be inserted into the corrected portion, and the corrected portion With respect to the first buffer, a search is made for a free area on the semiconductor integrated circuit where the first buffer can be arranged, and when there is no free area, the delay can be replaced by inserting the first buffer.
  • the computer executes a process of searching for a combination of a plurality of smaller buffers as an arrangement target in the semiconductor integrated circuit.
  • the removal of timing errors in the semiconductor integrated circuit can be made efficient.
  • FIG. 4 is a diagram illustrating a hardware configuration example of the LSI design support apparatus according to the embodiment of the present invention.
  • the LSI design support apparatus 10 of FIG. 4 includes a drive device 100, an auxiliary storage device 102, a memory device 103, a CPU 104, an interface device 105, a display device 106, an input device 107, and the like that are mutually connected by a bus B. .
  • a program for realizing processing in the LSI design support apparatus 10 is provided by the recording medium 101.
  • the recording medium 101 on which the program is recorded is set in the drive device 100, the program is installed from the recording medium 101 to the auxiliary storage device 102 via the drive device 100.
  • the program need not be installed from the recording medium 101 and may be downloaded from another computer via a network.
  • the auxiliary storage device 102 stores the installed program and also stores necessary files and data.
  • the memory device 103 reads the program from the auxiliary storage device 102 and stores it when there is an instruction to start the program.
  • the CPU 104 implements functions related to the LSI design support apparatus 10 according to a program stored in the memory device 103.
  • the interface device 105 is used as an interface for connecting to a network.
  • the display device 106 displays a GUI (Graphical User Interface) or the like by a program.
  • the input device 107 is a keyboard, a mouse, or the like, and is used for inputting various operation instructions.
  • An example of the recording medium 101 is a portable recording medium such as a CD-ROM, a DVD disk, or a USB memory.
  • An example of the auxiliary storage device 102 is an HDD (Hard Disk Drive) or a flash memory. Both the recording medium 101 and the auxiliary storage device 102 correspond to computer-readable recording media.
  • FIG. 5 is a diagram illustrating a functional configuration example of the LSI design support apparatus according to the embodiment of the present invention.
  • an LSI design support apparatus 10 includes a layout unit 11, a timing analysis unit 12, a logic solution creation unit 13, a placement solution creation unit 14, a wiring solution creation unit 15, and the like. These units are realized by processing executed by the CPU 104 by a program installed in the LSI design support apparatus 10.
  • the layout unit 11 simulates the arrangement of cells (logic) on the circuit and the wiring between the cells (placement wiring) based on the netlist N1 related to the semiconductor integrated circuit to be designed (hereinafter simply referred to as “circuit”).
  • the layout information L1 is created.
  • the net list N1 is information including connection information between pins on the circuit.
  • the layout information L1 is information indicating the result of placement and routing.
  • the timing analysis unit 12 extracts RC information R1 (information including the capacitance and resistance of the wiring) from the layout information L1, and performs timing based on the netlist N1, RC information R1, the cell library LIB, the timing constraint TIM, and the like. Detect errors.
  • the cell library LIB includes, for each usable cell, cell shape, pin position information in the cell, delay information, function information, and the like. Information indicating setup time, hold time, and the like is also included.
  • the timing constraint TIM is information indicating timing requirements necessary for ensuring the operation of the circuit. Specifically, it is a delay constraint of each path in the logic circuit.
  • the logical solution creation unit 13 creates a logical solution for removing the timing error detected by the timing analysis unit 12. More specifically, the logic solution creation unit 13 selects a logical correction location and a buffer (insertion buffer) to be inserted into the correction location in the circuit. The logic solution generator 13 outputs the generated logic solution as logic correction information U1.
  • the layout solution creation unit 14 refers to the layout information L1 and the like based on the logic solution correction information U1 and determines whether or not the insertion buffer can be positioned. If the insertion buffer cannot be placed, the placement solution creation unit 14 adds a combination of a plurality of buffers smaller than the insertion buffer, which can replace the delay obtained by insertion of the insertion buffer, to the circuit. Search for placement targets.
  • the wiring solution creation unit 15 performs wiring processing for an unconnected portion related to the inserted buffer or the like.
  • the netlist N1, the timing constraint TIM, the cell library LIB, and the like are stored in a storage device or the like connected to the auxiliary storage device 102 or the LSI design support device 10 via a network.
  • the layout information L1, RC information R1, logic correction information U1, and the like are stored in the memory device 103, the auxiliary storage device 102, or a storage device connected to the LSI design support device 10 via a network.
  • FIG. 6 is a flowchart for explaining an example of the processing procedure of the timing error removal processing. In this embodiment, an example of correcting a hold time violation (hold time error) will be described.
  • step S101 the layout unit 11 performs placement and routing based on the net list N1 of the circuit to be laid out, and creates layout information L1 (S101).
  • the timing analysis unit 12 performs RC extraction based on the wiring information included in the layout information L1 (S102).
  • RC information R1 is generated.
  • the timing analysis unit 12 calculates a delay based on the netlist N1, the RC information R1, and the delay information and function information of each cell included in the cell library LIB (S103).
  • the timing analysis unit 12 performs a static timing analysis (STA) based on the delay calculation result and the timing constraint information TIM, and provides a delay margin value for both the setup time constraint and the hold time constraint. (Slack value) is obtained (S104). Subsequently, the timing analysis unit 12 determines whether there is a hold time error based on the delay margin value (S105). If there is no hold time error (No in S105), the process in FIG. 6 ends.
  • STA static timing analysis
  • step S106 when a hold time error is detected (Yes in S105), in order to remove the hold time error (hereinafter simply referred to as “error”), the logical solution creating process is performed in step S106 and thereafter. Executed by. In step S106 and subsequent steps, one error is a removal target. Therefore, when a plurality of errors are detected, steps S106 to S109 are repeatedly executed.
  • step S106 the logic solution generator 13 selects a logical correction location (hereinafter referred to as “logical correction location”) for efficiently removing the error to be removed, and the delay amount that can be improved at that location. Is determined (S106).
  • logical correction location a logical correction location
  • the point P1 is selected as the logic correction location, and the delay amount that can be improved at the point P1 is determined.
  • the delay amount that can be improved is a delay amount that can be added within a range that does not cause a new timing error.
  • the preceding cell of the logic correction portion is hereinafter simply referred to as “previous cell”. Further, the subsequent cell of the logic correction portion is simply referred to as “the subsequent cell”. In the example of FIG. 1, the cell A1 is a preceding cell, and the cell A2 is a succeeding cell.
  • the logic solution generator 13 selects one or more buffers (hereinafter referred to as “insertion buffers”) having a delay value corresponding to the delay amount that can be improved from the buffers registered in the cell library LIB. (S107). That is, a plurality of buffers may be inserted for one logic correction location. In the example of FIG. 1, the buffer B5 corresponds to the insertion buffer. Subsequently, the logic solution generator 13 performs delay calculation assuming that the insertion buffer is inserted in the logic correction portion (S108). The content of the delay calculation may be the same as in step S103. As a result of the delay calculation, the delay margin values for both the setup time constraint and the hold time constraint are recalculated (updated).
  • the logical solution creating unit 13 can reproduce (or grasp) the amount of delay correction expected (or planned) by the logical solution creating unit 13 with respect to the delay calculation in step S108.
  • the delay calculation is executed based on a predetermined rule.
  • the predetermined rule may be determined from the beginning with the arrangement solution creation unit 14.
  • the logical solution creation unit 13 may record information indicating the predetermined rule in the memory device 103 or the auxiliary storage device 102 when executing the delay calculation.
  • the RC information of the wiring from the output pin of the preceding cell to the input pin of the insertion buffer As an example of the predetermined rule, in the delay calculation, the RC information of the wiring from the output pin of the preceding cell to the input pin of the insertion buffer, and the RC information of the wiring from the output pin of the insertion buffer to the input pin of the subsequent cell. What values are used. For example, for the former RC information, the RC information of the wiring connecting the output pin of the preceding cell and the input pin of the latter cell is used in the state before the insertion of the insertion buffer, and 0 for the latter RC information. Delay calculation is performed based on the rule to do.
  • waveform rounding information on the signal waveform round (hereinafter referred to as “waveform rounding”) at the output pin of the preceding cell obtained in the delay calculation process by the timing analysis unit 12 or the logic solution creation unit 13 is a memory device. 103 or the auxiliary storage device 102. This is because the information can be used in the delay calculation by the arrangement solution creation unit 14.
  • the logic solution generator 13 determines whether or not a new timing error occurs due to the insertion of the insertion buffer (S109). That is, the presence / absence of a hold time error is determined based on the delay margin value updated in step S108.
  • the logic solution generator 13 When a new error occurs (Yes in S109), the logic solution generator 13 repeatedly executes step S107 and subsequent steps. That is, reselection of the insertion buffer and delay calculation are performed. On the other hand, when an error does not occur (No in S109), the logic solution generator 13 determines whether or not a hold time error remains in the circuit (S105). That is, it is determined whether there is a hold time error that has not yet been removed, and steps S106 to S109 are repeated until all hold errors are removed.
  • the logic solution generator 13 determines whether or not there is a logic correction part (S110). That is, it is determined whether or not at least one logic correction portion has been selected in step S106.
  • the logic solution creation unit 13 outputs (records) the logic correction information U1, which is correspondence information between the logic correction location and the insertion buffer, to the memory device 103 or the auxiliary storage device 102. (S111).
  • the logic correction information U1 may be output partially and sequentially in the process of steps S106 to S108.
  • FIG. 7 is a diagram illustrating an example of the logic correction information.
  • the logic correction information U1 shown in the figure includes a buffer name and a logic correction location for each insertion buffer.
  • the buffer name is an identification name of the insertion buffer.
  • the logic correction position is a logical position where the insertion buffer is inserted, and is specified by the output pin of the preceding cell or the input pin of the succeeding cell. That is, when the end of the logic correction location is “in”, the insertion location of the insertion buffer is in front of the input pin of the subsequent cell identified by the identifier before “in” (such as “M1 / E1”). Indicates that there is. On the other hand, when the end of the logic correction location is “out”, this indicates that the insertion location of the insertion buffer is behind the output pin of the preceding cell identified by the identifier before “out”.
  • step S112 the arrangement solution creation unit 14 extracts list information (hereinafter referred to as “buffer list information”) of available buffer sizes and delay values from the cell library LIB (S112). .
  • buffer list information list information
  • FIG. 8 is a diagram illustrating an example of buffer list information.
  • the buffer list information BL shown in the figure includes a buffer name, a size, a delay value, and the like for each buffer.
  • the buffer name is an identification name of the buffer.
  • the size is the size of the buffer. In the figure, an example in which the height is fixed at 1 is shown. Therefore, the size value indicates the width. However, both the height and width values may be indicated as the size.
  • the delay value is a delay value of the buffer itself.
  • the arrangement solution creation unit 14 calculates an ideal arrangement position of an insertion buffer (hereinafter referred to as “target insertion buffer”) related to one logic correction portion (S113). Specifically, the arrangement solution creating unit 14 extracts one logical correction location and all buffer names associated with the logical correction location from the logical correction information U1. The arrangement solution creating unit 14 refers to the net list N1 and the layout information L1, and calculates the position information of the logic correction portion. The position information is the ideal arrangement position of the insertion buffer.
  • the arrangement solution creation unit 14 searches for an empty area in the vicinity area of the ideal arrangement position, and list information (hereinafter, “candidate area list CL”) of continuous empty areas (hereinafter, “candidate areas”). Is created (S114).
  • FIG. 9 is a diagram for explaining an example of the ideal arrangement position and the neighborhood region.
  • the arrangement map M1 shown in the figure is a graphic representation of the layout information in the vicinity of the ideal arrangement position created by the arrangement solution creation unit 14 based on the layout information L1.
  • the minimum unit rectangle in the arrangement map M1 corresponds to a unit of the size of the buffer. That is, one rectangle corresponds to size 1.
  • a shaded rectangle indicates that a cell is arranged, and a white rectangle indicates an empty area.
  • a region where A1 and A2 are described indicates the cell A1 or the cell A2 shown in FIG.
  • the logic correction location is specified by the input pin of the cell A2. That is, the succeeding cell of the target insertion buffer according to the logic correction location is the cell A2, and the preceding cell is the cell A1.
  • the position of the input pin of the cell A2 is a position indicated by Pr. Therefore, the position indicated by Pr is calculated as an ideal arrangement position (hereinafter, referred to as “ideal arrangement position Pr”) of the target insertion buffer according to the logic correction portion.
  • a rectangular area centered on the smallest rectangular area R1 surrounding the ideal arrangement position Pr and the cell A1 which is the preceding cell of the target insertion buffer is set as a neighboring area.
  • the reason why the preceding cell is targeted is that the logic correction location related to the ideal arrangement position Pr is a position corresponding to the input pin of the succeeding cell. Therefore, assuming that the logic correction location is a position corresponding to the output pin of the preceding cell, a rectangular area centering on the minimum rectangle surrounding the ideal placement position related to the logic correction location and the subsequent cell is nearby. It is considered as an area.
  • the neighborhood area is for limiting the search range of the candidate area.
  • the reason why the search range of the candidate area is limited to the vicinity of the ideal arrangement position is that the logical solution creating unit 13 schedules when a combination of the target insertion buffer and an alternative buffer having substantially the same delay is obtained in step S116 described later. This is to reduce the error with respect to the delay amount.
  • the rectangular region Rn is a neighboring region.
  • the neighboring area Rn may be enlarged if a free area is not found in the process of searching for a free area.
  • the neighboring region Rn is not necessarily a rectangular region centered on the rectangular region R1.
  • the rectangular area Rn may be an area that coincides with the rectangular area R1.
  • FIG. 10 is a diagram illustrating an example of the candidate area list CL.
  • the candidate area list CL shown in the figure stores the size and coordinates for each candidate area.
  • the size is the size of the candidate area.
  • the coordinate is position information of the candidate area, for example, a coordinate of a predetermined vertex of the candidate area.
  • the arrangement solution creating unit 14 determines whether or not all target insertion buffers can be exclusively arranged in any candidate area listed in the candidate area list CL (S115). . It is determined that the target insertion buffer can be placed in a candidate area that is the same as or larger than the size of an arbitrary target insertion buffer. Note that “exclusive” means that a plurality of target insertion buffers are not overlapped in the same candidate area.
  • each of the target insertion buffers is arranged in a candidate area determined to be arranged (S117).
  • the arrangement solution creation unit 14 is a combination of buffers that is smaller in size than the target insertion buffer and that has a delay substantially equal to the target insertion buffer. Is searched with reference to the buffer list information BL (S116). The arrangement solution creating unit 14 substitutes the insertion target by a combination of searched buffers (hereinafter referred to as “alternative buffer”).
  • the alternative buffer is a buffer that is logically equivalent to the target introduction buffer.
  • FIG. 11 is a diagram for explaining an example of an alternative buffer.
  • (a) shows a state in which an insertion buffer B5 is inserted between the cell A1 and the cell A2. It is assumed that the size of the insertion buffer B5 is 5.
  • (b) shows an example in which the insertion buffer B5 is replaced by a combination of the replacement buffer B3 and the replacement buffer B2.
  • the delay from the input pin of cell A1 in the preceding stage to the input pin of cell A2 in the subsequent stage is t1
  • the alternative buffers B3 and B2 are selected so that the delay t2 is equal to t1. That is, the delay at the time of buffer insertion is calculated by adding the delay from the input pin of the preceding cell to the input pin of the buffer and the delay from the input pin of the buffer to the input pin of the subsequent cell.
  • the waveform of the signal indicated by w1 indicates the waveform rounding information used when calculating the delays t1 and t2.
  • the placement solution creation unit 14 places the alternative buffer in any candidate region (S117).
  • Steps S113 to S117 are repeatedly executed for all the logic correction locations included in the logic correction information U1 (S118). As a result, an insertion buffer or an alternative buffer is arranged for all logic correction points.
  • the arrangement solution generator 14 shifts the actual arrangement position of the insertion buffer or the alternative buffer from the ideal arrangement position, and replaces the insertion buffer with the substitution buffer. Therefore, the influence of the wiring delay due to the substitution is verified.
  • the placement solution creation unit 14 places the temporary wiring length of the net connected to each placement buffer based on the placement position of the placed insertion buffer or alternative buffer (hereinafter referred to as “placement buffer”). Calculation is made based on the buffer arrangement position (S119).
  • the temporary wiring length (hereinafter referred to as “temporary wiring length”) is not a wiring length obtained by performing strict wiring, but a wiring length calculated by setting values based on assumptions regarding various parameters related to wiring. Say.
  • the logic solution generator 13 performs delay calculation in consideration of the delay value of the placement buffer, the temporary wiring length, and the like, and recalculates the delay margin value (S120). If a setup time error is detected as a result of the calculation in step S120 (Yes in S121), the arrangement solution generator 14 replaces at least one of the arrangement buffers with a buffer having a smaller delay value than the arrangement buffer. (S122). The arrangement solution creation unit 14 repeats step S120 and subsequent steps after exchanging the buffers.
  • the arrangement solution creating unit 14 reflects the confirmed correction information (the arrangement position of each arrangement buffer, etc.) in the netlist N1 and the layout information L1 (S123).
  • the wiring solution creation unit 15 performs a wiring process for an unconnected portion caused by the insertion of the insertion buffer or the alternative buffer (S124).
  • the content of the wiring process for the unconnected portion may follow a known technique.
  • FIG. 12 is a flowchart for explaining an example of the processing procedure of the alternative buffer search processing.
  • step S201 the placement solution creation unit 14 determines the delay value (hereinafter referred to as “standard delay”) from the input pin of the preceding cell to the input pin of the subsequent cell when all the target insertion buffers are placed at the ideal placement position. Is calculated) (S201).
  • the arrangement solution creation unit 14 performs delay calculation according to a predetermined rule followed by the logic solution creation unit 13 in the delay calculation in step S108.
  • the arrangement solution creation unit 14 acquires information (for example, waveform rounding information) that the logic solution creation unit 13 presupposes as delay calculation from the memory device 103 or the auxiliary storage device 102, and delays on the basis of the information. Perform the calculation. That is, the delay calculation in step S201 is performed based on the same rule and the same assumption as in step S108.
  • step S108 the value of the delay from the input pin of the preceding cell to the input pin of the succeeding cell calculated by the logic solution creating unit 13 with respect to the target insertion buffer may be included in the logic correction information U1.
  • the arrangement solution creating unit 14 may use the delay value included in the logic correction information U1 as the standard delay.
  • the waveform correction information U1 obtained in the delay calculation process by the timing analysis unit 12 or the logic solution creation unit 13 may also be included in the logic correction information U1.
  • the rule of delay calculation by the logic solution creation unit 13 is also applied to the placement solution creation unit 14, so that the placement solution creation unit 14 can determine the amount of delay planned by the logic solution creation unit 13. Can be grasped. As a result, the arrangement solution creation unit 14 can search for an arrangement solution with a small error from the delay amount.
  • the arrangement solution creation unit 14 replaces a buffer having the smallest delay value among the target insertion buffers with a buffer having a delay value that is one step smaller (hereinafter referred to as “minimum delay”). ) And a delay value (hereinafter referred to as “maximum delay”) when the buffer is replaced with a buffer having a larger delay value by one step (S202).
  • the delay value calculated here is the delay value from the input pin of the preceding cell to the input pin of the succeeding cell, as in step S201. Also in step S202, the rules and assumptions used in step S201 are applied.
  • the delay value that is one step smaller than the delay value of the target insertion buffer or the delay value that is one step larger than the delay value of the target insertion buffer means the next smallest delay value or the next largest delay value in the buffer list information BL. .
  • FIG. 13 is a diagram for explaining a first example of the minimum delay and the maximum delay. In the figure, a case where there is one target insertion buffer will be described.
  • (A) shows the case where the insertion buffer B5 selected by the logic solution generator 13 is inserted. Therefore, in this case, the delay value from the input pin of the cell A1 at the preceding stage to the input pin of the cell A2 at the subsequent stage corresponds to the standard delay.
  • (B) shows a case where the buffer B5 is replaced with a buffer B4 having a delay value one step smaller than that of the buffer B5.
  • the buffer B5 since there is one target insertion buffer, the buffer B5 is a buffer having the smallest delay value among the target insertion buffers. Therefore, the value of the delay from the input pin of the preceding cell A1 to the input pin of the subsequent cell A2 when the buffer B4 is replaced with a buffer B4 having a delay value one step smaller than that of the buffer B5 corresponds to the minimum delay.
  • (C) shows a case where the buffer B5 is replaced with a buffer B8 having a delay value one step larger than that of the buffer B5. Therefore, in this case, the delay value from the input pin of the preceding cell A1 to the input pin of the subsequent cell A2 corresponds to the maximum delay.
  • FIG. 14 is a diagram for explaining a second example of the minimum delay and the maximum delay. In the figure, a case where there are two target insertion buffers will be described.
  • (A) shows the case where the insertion buffers B4 and B2 selected by the logical solution creation unit 13 are inserted. Therefore, in this case, the delay value from the input pin of the cell A1 at the preceding stage to the input pin of the cell A2 at the subsequent stage corresponds to the standard delay.
  • (B) shows a case where the buffer B2 is replaced with a buffer B1 having a delay value one step smaller than that of the buffer B2.
  • the buffer B2 has a smaller delay value than the buffer B4. That is, the buffer B2 is a buffer having the smallest delay value among the target insertion buffers. Therefore, the value of the delay from the input pin of the preceding cell A1 to the input pin of the subsequent cell A2 when the buffer B1 is replaced with a buffer B1 having a delay value one step smaller than that of the buffer B2 corresponds to the minimum delay.
  • (C) shows a case where the buffer B2 is replaced with a buffer B4 having a delay value one step larger than that of the buffer B2. Therefore, in this case, the delay value from the input pin of the preceding cell A1 to the input pin of the subsequent cell A2 corresponds to the minimum delay.
  • the number of insertion buffers may be three or more, the minimum delay and the maximum delay in this case are omitted because they are obvious from FIG.
  • the placement solution creation unit 14 obtains a combination of buffers that have a delay that matches or is close enough to the standard delay, and that can be placed in the candidate area and that has the smallest total number. For example, the placement solution creation unit 14 selects the maximum substitute buffer that can be placed in the maximum size candidate area from the cell library LIB (S203). Subsequently, the arrangement solution creating unit 14 arranges the replacement buffer in the candidate area and updates the candidate area (S204). Steps S203 and S204 are the values of the delay from the input pin of the preceding cell to the input pin of the subsequent cell when the selected replacement buffer is arranged (for example, in series) (hereinafter referred to as “obtained by the replacement buffer”). Is repeated until it exceeds the standard delay (S205). In step S203 after the second time, the candidate area of the maximum size among the candidate areas at that time is set as a processing target.
  • the wiring length for obtaining the delay obtained by the alternative buffer may be calculated based on a predetermined assumption with the arrangement position of each alternative buffer as a reference. Alternatively, since the arrangement position is limited to the vicinity area, the wiring length may be obtained on the assumption that one buffer is arranged at the ideal arrangement position, and the wiring length between the subsequent buffers may be zero.
  • the arrangement solution creating unit 14 replaces the substitute buffer so that the delay obtained by the substitute buffer is larger than the minimum delay and smaller than the maximum delay. This is performed (S206). For example, the arrangement solution creating unit 14 replaces the last selected alternative buffer with one or more buffers that are smaller than the delay value of the alternative buffer. That is, the minimum delay and the maximum delay indicate whether or not the delay obtained by the substitute buffer is sufficiently close to the delay obtained by the insertion of the original insertion buffer (that is, the delay planned by the logic solution generator 13). Used to determine.
  • the arrangement solution creating unit 14 performs logical connection between the alternative buffers according to the insertion order of the alternative buffers (S207).
  • the processing procedure of FIG. 12 is merely an example. For example, first, a plurality of combinations including at least one buffer that can be arranged in the maximum size candidate area and the rest including buffers having the same size as the buffer or smaller than the buffer are obtained. Subsequently, for each combination, it is confirmed whether all the buffers included in the combination can be arranged in the candidate area, and the alternative buffer candidates may be narrowed.
  • the logical solution creation unit 13 selects the alternative buffer group by changing the arrangement target to the alternative buffer group having a smaller size. It is possible to increase the possibility of being placed in the vicinity of the logic correction location. As a result, it is possible to reduce the error between the delay that the logic solution generator 13 is planning to add and the actual delay. In addition, it is possible to shorten the time for searching for a free area of the buffer to be inserted.
  • the delay is executed every time the alternative buffer is reselected. It is also possible to simplify the calculation and reduce the processing time.
  • the logical correction location does not need to be reselected even if a free area where the insertion buffer selected by the logical solution creation unit 13 can be placed is not found. .
  • the processing time of the timing ECO can be shortened.
  • the timing ECO for removing the hold time error has been described as an example, but the range to which the embodiment of the present invention can be applied is not limited to the hold time error.
  • the present embodiment may be applied to small-scale logic changes (cell deletion and cell addition) in a state where timing error adjustment has already been performed.
  • the arrangement solution creation unit 14 creates an arrangement solution for the cells to be added after deleting unnecessary cells from the original layout information.
  • the added cell is not limited to the buffer. Therefore, the arrangement solution creating unit 14 creates not only the buffer but also a list of cell sizes and delays that are logically equivalent to cells indicated as addition targets in the logic correction information (hereinafter referred to as “additional cells”). .
  • the placement solution creation unit 14 places the additional cell in the vicinity of the logic change location. When the placement cannot be performed, the placement solution creation unit 14 substitutes the additional cell so that the delay of the cell to be originally changed can be realized by a combination of a cell and a buffer that are logically equivalent to the additional cell and have a small size.
  • the logical solution creation unit 13 is an example of a selection unit.
  • the arrangement solution creation unit 14 is an example of a search unit.

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Abstract

　タイミングエラー除去方法は、設計対象の半導体集積回路のタイミングエラーを除去可能な論理上の修正箇所及び該修正箇所に挿入する第一のバッファを選択し、前記修正箇所に関して、前記第一のバッファを配置可能な前記半導体集積回路上の空き領域を探索し、空き領域が無い場合は、前記第一のバッファの挿入によって遅延を代替可能な、該第一のバッファよりも小さい複数のバッファの組み合わせを、前記半導体集積回路への配置対象として探索する処理をコンピュータが実行する。

Description

タイミングエラー除去方法、設計支援装置、及びプログラム
　本発明は、半導体集積回路のタイミングエラー除去方法、設計支援装置、及びプログラムに関する。
　デジタルＬＳＩ（半導体集積回路）においては、クロック信号等のタイミング信号に合わせてデータ信号の取り込みが行われる。したがって、デジタルＬＳＩの設計には、動作保障に必要なタイミング規定がある。タイミング規定の主なものとして、セットアップタイム及びホールドタイムがある。セットアップタイムとは、タイミング信号に先立ってデータ信号を確定、及び保持しておかなければならない時間をいう。ホールドタイムとは、タイミング信号が与えられた後もデータ信号を保持しておかなければならない時間をいう。
　一般的に、デジタルＬＳＩのレイアウトツールでは、このようなタイミング規定を考慮してレイアウトが行われているが、部分的にタイミング規定違反（タイミングエラー）が残ってしまうことが多い。タイミングエラーを効率的に除去するためには、タイミングエラーを起こしていない部分に影響を与えないようにレイアウトを修正する必要がある。そこで、タイミングエラーを起こしている部分に影響範囲を限定して、バッファの挿入等を行うなどしてタイミングエラーの除去が図られている。なお、タイミングエラーの除去を目的としたレイアウトの修正をタイミングＥＣＯ（Engineering Change Order）という。
　図１は、タイミングエラーの除去例を説明するための図である。同図において、順序回路ＦＦ１からＦＦ４へのパスＴ１と、ＦＦ２からＦＦ４へのパスＴ２がホールドタイム違反（ホールドタイムエラー）を起こしていることとする。一方、ＦＦ３からＦＦ４へのパスＴ３はセットアップタイムに余裕が無いこととする。なお、パスとは、任意の順序回路のデータ出力ピンを始点とし、次の順路回路のデータ入力ピンを終点とする、回路上の経路をいう。
　同図に示されるような状況では、タイミングエラーを起こしているパス内において、効果的な論理上の修正箇所が選定され、挿入バッファの選定又は既存セル（論理）のサイズの再選定等が行われればよい。「効果的」とは、タイミングエラーの修正のために挿入又は変更されるセルが少なくて済むことをいう。同図の例では、パスＴ３に影響がなく、パスＴ１及びＰ２のホールドタイムエラーを除去可能な解として、Ｐ１で示される箇所（以下、「ポイントＰ１」という。）にバッファＢ５が挿入するのが、効果的な解決方法である。この場合、バッファＢ５は、パスＴ３には影響を与えずに、パスＴ１及びＴ２のデータ信号を遅延させることができ、パスＴ１及びＴ２のホールドタイムエラーを除去することができるからである。
　従来、このようなタイミングエラーの除去方法として、次のような手順が行われていた。

手順１：レイアウト結果からタイミングエラーの有無を判定する。

手順２：タイミングエラーが有る場合、バッファの論理上の挿入箇所、及び挿入するバッファの選定を行う。例えば、図１に示される箇所Ｐの選定及びバッファＢ５の選定が行われる。

手順３：手順２の結果に基づいてバッファの物理的な配置位置を決定する。例えば、図１の箇所Ｐに関して、バッファＢ５の物理的な配置位置が決定される。

手順４：未結線部分の配線レイヤの選定及び配線形状の選定を行う。
　ここで、手順２と手順３とは、相互に独立している。すなわち、手順２では、レイアウト情報は参照されず、バッファを挿入しても新たな配線容量は生じないと仮定した遅延モデルを使って挿入バッファが選定される。
　一方、手順３では、手順２で作成された論理修正が反映されたネットリストが入力され、挿入バッファの物理位置が決定される。ここで、挿入バッファの物理的な配置位置は、当該挿入バッファを配置可能な空き領域に限られるため、手順２の遅延モデルと実際の配置位置が反映された遅延との間には大きな誤差が生じてしまう場合がある。
　例えば、図２は、挿入バッファの実際の配置位置の例を示す図である。同図には、図１に示されるポイントＰ１（セルＡ２の入力ピン）周辺の空き領域が示されている。図中、網掛けが施された部分は、配置済みのインスタンスセルを示す。一方、網掛けが施されていない白抜きの部分が空き領域となる。
　手順２において挿入対象として選定されたバッファＢ５のサイズが５（高さ１、幅５）であった場合、バッファＢ５を挿入可能な空き領域は、図中左下の部分しかない。したがって、手順３において、バッファＢ５は、左下の空き領域に配置される。そうすると、図中において実線矢印ｓ１によって示される、手順２において遅延計算の根拠とした信号経路と、破線矢印ｓ２及びｓ３によって示される、実際の配置位置に基づく遅延計算の根拠とされる信号経路との間には、誤差が発生してしまう。この点について、図３を用いて更に詳しく説明する。
　図３は、挿入バッファとその前後のセルとの相対距離について、バッファ選択する際の予想とバッファ選択後の実際との違いを説明するための図である。
　同図において、（ａ）は、バッファＢ５を選択した際に予想した位置（すなわち、ポイントＰ１）を示す。同図では、セルＡ１の出力ピンからバッファＢ５の入力ピンまでは、距離ｌ１であり、バッファＢ５の出力ピンからセルＡ２の入力ピンまでは、距離ｌ２であることが示されている。
　一方、（ｂ）は、バッファＢ５が選択され配置された位置を示す。同図では、セルＡ１の出力ピンからバッファＢ５の入力ピンまでは、距離ｍ１（ｌ１＜ｍ１）であり、バッファＢ５の出力ピンからセルＡ２の入力ピンまでは、距離ｍ２（ｌ２＜ｍ２）であることが示されている。
　すなわち、セルＡ１の出力ピンからバッファＢ５入力ピンまでの実際の距離、及びバッファＢ５の出力ピンからセルＡ２の入力ピンまでの実際の距離は、手順２において予定していた距離よりも長くなってしまっている。
　その結果、例えば、ホールドタイムエラーを除去する目的で挿入したバッファＢ５が、セットアップタイムエラーを引き起こしたり、あるいは、セットアップタイムエラーを引き起こすことを避けてバッファを挿入しなかったためにホールドタイムエラーを除去できなかったりということが起こる。この場合、再度タイミングＥＣＯを実行しただけでは同じ結果になるため、前回の手順２において選定されたポイントＰ１を修正箇所の候補から除いて、タイミングＥＣＯを再度実行することになる。このような繰り返しは、タイミングエラーの修正処理全体の処理時間の長期化を招く。
　そこで、手順２と手順３とを統合し、手順２においてレイアウト情報を参照する方法が考案されている（例えば、特許文献１）。すなわち、挿入バッファが選択されたら直ちに当該挿入バッファの物理的な配置位置を決定される。その結果に基づいて、遅延計算及びスラック値の更新が行われ、タイミングエラーが修正されるか否かが判定される。なお、スラック値とは、セットアップタイム規定及びホールドタイム規定を守ることを前提に計算された到達要求時間と実際の信号到達時間との差分であり、余裕時間を表す。
特開２００８－５２６５９号公報
　しかしながら、特許文献１に記載された技術では、最初に選択された挿入バッファを配置可能な領域を探す必要がある。その結果、タイミングエラーの除去全体の処理が長期化する可能性がある。
　そこで、半導体集積回路のタイミングエラーの除去を効率化することのできるタイミングエラー除去方法、設計支援装置、及びプログラムの提供を目的とする。
　そこで上記課題を解決するため、タイミングエラー除去方法は、設計対象の半導体集積回路のタイミングエラーを除去可能な論理上の修正箇所及び該修正箇所に挿入する第一のバッファを選択し、前記修正箇所に関して、前記第一のバッファを配置可能な前記半導体集積回路上の空き領域を探索し、空き領域が無い場合は、前記第一のバッファの挿入によって遅延を代替可能な、該第一のバッファよりも小さい複数のバッファの組み合わせを、前記半導体集積回路への配置対象として探索する処理をコンピュータが実行する。
　半導体集積回路のタイミングエラーの除去を効率化することができる。
タイミングエラーの除去例を説明するための図である。 挿入セルの実際の配置位置の例を示す図である。 挿入バッファの論理上の位置と実際の配置位置との違いを説明するための図である。 本発明の実施の形態におけるＬＳＩ設計支援装置のハードウェア構成例を示す図である。 本発明の実施の形態におけるＬＳＩ設計支援装置の機能構成例を示す図である。 タイミングエラーの除去処理の処理手順の一例を説明するためのフローチャートである。 論理修正情報の一例を示す図である。 バッファ一覧情報の一例を示す図である。 理想配置位置と近傍領域との一例を説明するための図である。 候補領域リストＣＬの一例を示す図である。 代替バッファの一例を説明するための図である。 代替バッファの探索処理の処理手順の一例を説明するためのフローチャートである。 最小遅延及び最大遅延の第一の例を説明するための図である。 最小遅延及び最大遅延の第二の例を説明するための図である。
　以下、図面に基づいて本発明の実施の形態を説明する。図４は、本発明の実施の形態におけるＬＳＩ設計支援装置のハードウェア構成例を示す図である。図４のＬＳＩ設計支援装置１０は、それぞれバスBで相互に接続されているドライブ装置１００、補助記憶装置１０２、メモリ装置１０３、ＣＰＵ１０４、インタフェース装置１０５、表示装置１０６、及び入力装置１０７等を有する。
　ＬＳＩ設計支援装置１０での処理を実現するプログラムは、記録媒体１０１によって提供される。プログラムを記録した記録媒体１０１がドライブ装置１００にセットされると、プログラムが記録媒体１０１からドライブ装置１００を介して補助記憶装置１０２にインストールされる。但し、プログラムのインストールは必ずしも記録媒体１０１より行う必要はなく、ネットワークを介して他のコンピュータよりダウンロードするようにしてもよい。補助記憶装置１０２は、インストールされたプログラムを格納すると共に、必要なファイルやデータ等を格納する。
　メモリ装置１０３は、プログラムの起動指示があった場合に、補助記憶装置１０２からプログラムを読み出して格納する。ＣＰＵ１０４は、メモリ装置１０３に格納されたプログラムに従ってＬＳＩ設計支援装置１０に係る機能を実現する。インタフェース装置１０５は、ネットワークに接続するためのインタフェースとして用いられる。表示装置１０６はプログラムによるＧＵＩ（Graphical User Interface）等を表示する。入力装置１０７はキーボード及びマウス等であり、様々な操作指示を入力させるために用いられる。
　なお、記録媒体１０１の一例としては、ＣＤ－ＲＯＭ、ＤＶＤディスク、又はＵＳＢメモリ等の可搬型の記録媒体が挙げられる。また、補助記憶装置１０２の一例としては、ＨＤＤ（Hard Disk Drive）又はフラッシュメモリ等が挙げられる。記録媒体１０１及び補助記憶装置１０２のいずれについても、コンピュータ読み取り可能な記録媒体に相当する。
　図５は、本発明の実施の形態におけるＬＳＩ設計支援装置の機能構成例を示す図である。同図において、ＬＳＩ設計支援装置１０は、レイアウト部１１、タイミング解析部１２、論理解作成部１３、配置解作成部１４、及び配線解作成部１５等を有する。これら各部は、ＬＳＩ設計支援装置１０にインストールされたプログラムが、ＣＰＵ１０４に実行させる処理によって実現される。
　レイアウト部１１は、設計対象の半導体集積回路（以下、単に、「回路」という。）に関するネットリストＮ１に基づいて、回路上におけるセル（論理）の配置及びセル間の配線（配置配線）をシミュレーションし、レイアウト情報Ｌ１を作成する。ネットリストＮ１は、回路上のピン間の接続情報等を含む情報である。レイアウト情報Ｌ１は、配置配線の結果を示す情報である。
　タイミング解析部１２は、レイアウト情報Ｌ１よりＲＣ情報Ｒ１（配線の容量及び抵抗等を含む情報）を抽出し、ネットリストＮ１、ＲＣ情報Ｒ１、セルライブラリＬＩＢ、及びタイミング制約ＴＩＭ等に基づいて、タイミングエラーを検出する。
　セルライブラリＬＩＢは、使用可能なセルごとに、セル形状やセル内のピンの位置情報、遅延情報及び機能情報等を含む。またセットアップタイム及びホールドタイム等を示す情報が含まれている。タイミング制約ＴＩＭは、回路の動作保障に必要なタイミング規定を示す情報である。具体的には、論理回路内の各パスの遅延制約である。
　論理解作成部１３は、タイミング解析部１２によって検出されたタイミングエラーを除去するための論理上の解を作成する。より詳しくは、論理解作成部１３は、回路において論理上の修正箇所、及び該修正箇所に挿入するバッファ（挿入バッファ）等を選択する。論理解作成部１３は、作成された論理解を論理修正情報Ｕ１として出力する。
　配置解作成部１４は、論理解修正情報Ｕ１に基づいて、レイアウト情報Ｌ１等を参照して、挿入バッファの配置の可否を判定する。挿入バッファを配置できない場合、配置解作成部１４は、挿入バッファよりも小さい複数のバッファの組み合わせであって、かつ、挿入バッファの挿入によって得られる遅延を代替することのできる組み合わせを、回路への配置対象として探索する。
　配線解作成部１５は、挿入されたバッファ等に関する未結線部分の配線処理を行う。
　なお、ネットリストＮ１、タイミング制約ＴＩＭ、及びセルライブラリＬＩＢ等は、補助記憶装置１０２又はＬＳＩ設計支援装置１０とネットワークを介して接続される記憶装置等に記憶される。また、レイアウト情報Ｌ１、ＲＣ情報Ｒ１、及び論理修正情報Ｕ１等は、メモリ装置１０３若しくは補助記憶装置１０２、又はＬＳＩ設計支援装置１０とネットワークを介して接続される記憶装置等に記憶される。
　以下、ＬＳＩ設計支援装置１０の処理手順について説明する。図６は、タイミングエラーの除去処理の処理手順の一例を説明するためのフローチャートである。本実施の形態ではホールドタイム違反（ホールドタイムエラー）を修正する例について説明する。
　ステップＳ１０１において、レイアウト部１１は、レイアウト対象の回路のネットリストＮ１に基づいて配置配線を行い、レイアウト情報Ｌ１を作成する（Ｓ１０１）。続いて、タイミング解析部１２は、レイアウト情報Ｌ１に含まれる配線情報に基づいてＲＣ抽出を行う（Ｓ１０２）。ＲＣ抽出の結果、ＲＣ情報Ｒ１が生成される。続いて、タイミング解析部１２は、ネットリストＮ１、ＲＣ情報Ｒ１、並びにセルライブラリＬＩＢに含まれる各セルの遅延情報及び機能情報に基づいて遅延計算を行う（Ｓ１０３）。続いて、タイミング解析部１２は、遅延計算の結果と、タイミング制約情報ＴＩＭとに基づいて静的タイミング解析（ＳＴＡ：Static Timing Analysis）を行い、セットアップタイム制約及びホールドタイム制約の双方に対する遅延余裕値（ｓｌａｃｋ値）を求める（Ｓ１０４）。続いて、タイミング解析部１２は、遅延余裕値に基づいて、ホールドタイムエラーの有無を判定する（Ｓ１０５）。ホールドタイムエラーが無い場合（Ｓ１０５でＮｏ）、図６の処理は終了する。
　一方、ホールドタイムエラーが検出された場合（Ｓ１０５でＹｅｓ）、ホールドタイムエラー（以下、単に「エラー」という。）を除去するために、ステップＳ１０６以降において論理解の作成処理が論理解作成部１３によって実行される。なお、ステップＳ１０６以降では、一つのエラーが除去対象とされる。したがって、複数のエラーが検出されている場合、ステップＳ１０６～Ｓ１０９は、繰り返し実行される。
　ステップＳ１０６において、論理解作成部１３は、除去対象のエラーを効率的に除去するための論理上の修正箇所（以下、「論理修正箇所」という。）の選択とその箇所において改善可能な遅延量を判定する（Ｓ１０６）。例えば、図１の例では、ポイントＰ１が論理修正箇所として選択され、ポイントＰ１において改善可能な遅延量が判定される。改善可能な遅延量とは、新たなタイミングエラーを起こさない範囲で追加可能な遅延量をいう。なお、論理修正箇所の前段のセルを、以下、単に「前段のセル」という。また、論理修正箇所の後段のセルを、以下、単に「後段のセル」という。図１の例では、セルＡ１が前段のセルであり、セルＡ２が後段のセルである。
　続いて、論理解作成部１３は、セルライブラリＬＩＢに登録されているバッファの中から、改善可能な遅延量に相当する遅延値を有するバッファ（以下、「挿入バッファ」という。）を一以上選択する（Ｓ１０７）。すなわち、一つの論理修正箇所に関して、複数のバッファが挿入されてもよい。図１の例では、バッファＢ５が挿入バッファに相当する。続いて、論理解作成部１３は、挿入バッファを、論理修正箇所に挿入したと仮定して遅延計算を行う（Ｓ１０８）。遅延計算の内容は、ステップＳ１０３と同様でよい。遅延計算の結果、セットアップタイム制約及びホールドタイム制約の双方に対する遅延余裕値が再計算（更新）される。
　なお、論理解作成部１３は、ステップＳ１０８の遅延計算に関して、配置解作成部１４が、論理解作成部１３の期待した（又は予定した）遅延の修正量を再現可能（又は把握可能）なように、所定の規則に基づいて遅延計算を実行する。当該所定の規則は、配置解作成部１４との間で当初から決められているものであってもよい。または、論理解作成部１３が、当該所定の規則を示す情報を、遅延計算の実行時にメモリ装置１０３又は補助記憶装置１０２に記録してもよい。
　所定の規則の一例として、遅延計算において、前段のセルの出力ピンから挿入バッファの入力ピンまでの配線のＲＣ情報、及び挿入バッファの出力ピンから後段のセルの入力ピンまでの配線のＲＣ情報に関してどのような値を用いるかが挙げられる。例えば、前者のＲＣ情報については、挿入バッファの挿入前の状態において、前段のセルの出力ピンと後段のセルの入力ピンを接続する配線のＲＣの情報を用い、後者のＲＣ情報については、０とするという規則に基づいて遅延計算が行われる。また、タイミング解析部１２又は論理解作成部１３による遅延計算の過程において得られる、前段セルの出力ピンにおける信号波形のなまり（ｓｌｅｗ）（以下、「波形なまり」という。）の情報が、メモリ装置１０３又は補助記憶装置１０２に保存される。当該情報が、配置解作成部１４による遅延計算において利用可能とされるためである。
　続いて、論理解作成部１３は、挿入バッファの挿入により新たなタイミングエラーが発生するか否かを判定する（Ｓ１０９）。すなわち、ステップＳ１０８において更新された遅延余裕値に基づいて、ホールドタイムエラーの有無が判定される。
　新たなエラーが発生する場合（Ｓ１０９でＹｅｓ）、論理解作成部１３は、ステップＳ１０７以降を繰り返し実行する。すなわち、挿入バッファの再選択及び遅延計算等が行われる。一方、エラーが発生しない場合（Ｓ１０９でＮｏ）、論理解作成部１３は、回路内にホールドタイムエラーが残っているか否かを判定する（Ｓ１０５）。すなわち、まだ除去対象とされていないホールドタイムエラーの有無が判定され、全てのホールドエラーが除去されるまで、ステップＳ１０６～Ｓ１０９が繰り返される。
　全てのホールドエラーが除去されると（Ｓ１０５でＮｏ）、論理解作成部１３は、論理修正箇所の有無を判定する（Ｓ１１０）。すなわち、ステップＳ１０６において少なくとも一つの論理修正箇所が選択されたか否かが判定される。
　論理修正箇所が無い場合（Ｓ１１０でＮｏ）、図６の処理は終了する。論理修正箇所が有る場合（Ｓ１１０でＹｅｓ）、論理解作成部１３は、論理修正箇所と挿入バッファとの対応情報である論理修正情報Ｕ１をメモリ装置１０３又は補助記憶装置１０２に出力（記録）する（Ｓ１１１）。なお、論理修正情報Ｕ１は、ステップＳ１０６～Ｓ１０８の過程において部分的かつ逐次的に出力されてもよい。
　図７は、論理修正情報の一例を示す図である。同図に示される論理修正情報Ｕ１は、挿入バッファごとに、バッファ名及び論理修正箇所を含む。バッファ名は、挿入バッファの識別名である。論理修正箇所は、挿入バッファを挿入する論理上の位置であり、前段のセルの出力ピン又は後段のセルの入力ピンによって特定されている。すなわち、論理修正箇所の末尾が「ｉｎ」である場合、当該挿入バッファの挿入箇所は、「ｉｎ」以前の識別子（「Ｍ１／Ｅ１」等）によって識別される後段のセルの入力ピンの前方であることを示す。一方、論理修正箇所の末尾が「ｏｕｔ」である場合、当該挿入バッファの挿入箇所は、「ｏｕｔ」以前の識別子によって識別される前段のセルの出力ピンの後方であることを示す。
　続いて、論理修正情報Ｕ１等に基づいて、配置解作成部１４による処理が実行される。ステップＳ１１２において、配置解作成部１４は、セルライブラリＬＩＢより、使用可能なバッファのサイズ（大きさ）と遅延値との一覧情報（以下、「バッファ一覧情報」という。）を抽出する（Ｓ１１２）。
　図８は、バッファ一覧情報の一例を示す図である。同図に示されるバッファ一覧情報ＢＬは、バッファごとに、バッファ名、サイズ、及び遅延値等を含む。バッファ名は、バッファの識別名である。サイズは、バッファの大きさである。同図では、高さが１固定である例が示されている。したがってサイズの値は幅を示す。但し、高さ及び幅の双方の値がサイズとして示されていてもよい。遅延値は、バッファ自体の有する遅延値である。
　続いて、配置解作成部１４は、一つの論理修正箇所に係る挿入バッファ（以下、「対象挿入バッファ」という。）の理想的な配置位置を算出する（Ｓ１１３）。具体的には、配置解作成部１４は、論理修正情報Ｕ１から一つの論理修正箇所と、当該論理修正箇所に対応付けられているバッファ名を全て取り出す。配置解作成部１４は、ネットリストＮ１及びレイアウト情報Ｌ１を参照して当該論理修正箇所の位置情報を算出する。当該位置情報が、挿入バッファの理想配置位置とされる。
　続いて、配置解作成部１４は、理想配置位置の近傍領域において、空き領域を探索し、連続する空き領域（以下、「候補領域」という。）の一覧情報（以下、「候補領域リストＣＬ」という。）を作成する（Ｓ１１４）。
　図９は、理想配置位置と近傍領域との一例を説明するための図である。同図に示される配置マップＭ１は、配置解作成部１４が、レイアウト情報Ｌ１に基づいて作成した、理想配置位置の近傍のレイアウト情報を図形化したものである。配置マップＭ１における最小単位の矩形は、バッファのサイズの単位に対応する。すなわち、１つの矩形は、サイズ１に対応する。網掛けが施されている矩形は、セルが配置されていることを示し、白抜きの矩形は空き領域であることを示す。
　配置マップＭ１において、Ａ１及びＡ２が記載されている領域は、図１に示されるセルＡ１又はセルＡ２を示す。ここで、論理修正箇所は、セルＡ２の入力ピンによって特定されていることとする。すなわち、当該論理修正箇所に係る対象挿入バッファの後段セルは、セルＡ２であり、前段セルは、セルＡ１である。同図において、セルＡ２の入力ピンの位置は、Ｐｒによって示される位置であるとする。したがって、Ｐｒによって示される位置が、当該論理修正箇所に係る対象挿入バッファの理想的な配置位置（以下、「理想配置位置Ｐｒ」という。）として算出される。
　また、理想配置位置Ｐｒと、当該対象挿入バッファの前段セルであるセルＡ１とを囲む最小の矩形領域Ｒ１を中心とする矩形領域が近傍領域とされる。ここで、前段セルが対象とされるのは、理想配置位置Ｐｒに係る論理修正箇所が、後段セルの入力ピンに対応する位置であるからである。したがって、仮に、論理修正箇所が、前段セルの出力ピンに対応する位置であるとすると、当該論理修正箇所に係る理想配置位置と、後段セルとを囲む最小の矩形を中心とする矩形領域が近傍領域とされる。近傍領域とは候補領域の探索範囲を限定するためのものである。候補領域の探索範囲を理想配置位置の近傍に限定しようとするのは、後述のステップＳ１１６において、対象挿入バッファと遅延のほぼ等しい代替バッファの組み合わせを求めるときに、論理解作成部１３が予定していた遅延量に対する誤差を小さくするためである。
　同図では、矩形領域Ｒｎが、近傍領域とされた例が示されている。なお、近傍領域Ｒｎは、空き領域の探索の過程において、空き領域が見つからない場合には、拡大されてもよい。また、近傍領域Ｒｎは、必ずしも、矩形領域Ｒ１を中心とする矩形領域でなくてもよい。また、矩形領域Ｒｎは、矩形領域Ｒ１と一致する領域であってもよい。
　また、図１０は、候補領域リストＣＬの一例を示す図である。同図に示される候補領域リストＣＬは、候補領域ごとに、サイズ及び座標を記憶する。サイズは、候補領域の大きさである。座標は、候補領域の位置情報であり、例えば、候補領域の所定の頂点の座標である。
　続いて、配置解作成部１４は、全ての対象挿入バッファを、候補領域リストＣＬにリストアップされている、いずれかの候補領域に排他的に配置可能であるか否かを判定する（Ｓ１１５）。任意の対象挿入バッファのサイズと同じであるか、当該サイズよりも大きい候補領域には、当該対象挿入バッファは配置可能であると判定される。なお、排他的にとは、同じ候補領域に複数の対象挿入バッファが重複して配置されないことをいう。
　全ての対象挿入バッファを排他的に配置可能であれば（Ｓ１１５でＹｅｓ）、当該各対象挿入バッファを、それぞれが配置可能であると判定された候補領域に配置する（Ｓ１１７）。
　少なくとも一つの対象挿入バッファを配置できない場合（Ｓ１１５でＮｏ）、配置解作成部１４は、対象挿入バッファよりサイズの小さい、バッファの組み合わせであって、遅延が対象挿入バッファとほぼ等しくなるような組み合わせを、バッファ一覧情報ＢＬを参照して探索する（Ｓ１１６）。配置解作成部１４は、探索されたバッファ（以下、「代替バッファ」という。）の組み合わせによって、挿入対象を代替する。なお、代替バッファは、対象導入バッファと論理等価なバッファである。
　図１１は、代替バッファの一例を説明するための図である。同図において、（ａ）は、セルＡ１とセルＡ２との間に、挿入バッファＢ５が挿入された状態を示す。挿入バッファＢ５のサイズは、５であるとする。一方、（ｂ）は、挿入バッファＢ５が、代替バッファＢ３と代替バッファＢ２との組み合わせによって代替された例を示す。
　ここで、（ａ）において、前段のセルＡ１の入力ピンから後段のセルＡ２の入力ピンまでの遅延がｔ１であるとすると、（ｂ）において、セルＡ１の入力ピンからセルＡ２の入力ピンまでの遅延ｔ２は、ｔ１と等しくなるように、代替バッファＢ３及びＢ２が選択される。すなわち、バッファの挿入時の遅延は、前段のセルの入力ピンから当該バッファの入力ピンまでの遅延と、当該バッファの入力ピンから後段のセルの入力ピンまでの遅延とを加算することにより算出される。なお、（ａ）及び（ｂ）の双方において、ｗ１によって示される信号の波形は、遅延ｔ１及びｔ２を計算する際に利用される波形なまりの情報をしめす。
　続いて、配置解作成部１４は、代替バッファをいずれかの候補領域に配置する（Ｓ１１７）。
　なお、ステップＳ１１３～Ｓ１１７は、論理修正情報Ｕ１に含まれる全ての論理修正箇所に関して繰り返し実行される（Ｓ１１８）。その結果、全ての論理修正箇所に関して挿入バッファ又は代替バッフが配置される。
　全ての論理修正箇所に関してバッファの配置が完了すると（Ｓ１１８でＮｏ）、配置解作成部１４は、挿入バッファ又は代替バッファの実際の配置位置と、理想配置位置とのずれや、挿入バッファを代替バッファよって代替することによる配線遅延の影響等を検証する。具体的には、配置解作成部１４は、配置された挿入バッファ又は代替バッファ（以下、「配置バッファ」という。）の配置位置に基づいて、各配置バッファに繋がるネットの仮の配線長を配置バッファの配置位置に基づいて計算する（Ｓ１１９）。仮の配線長（以下、「仮配線長」という。）とは、厳密な配線を行って求まる配線長ではなく、配線に関する各種のパラメータに関して仮定に基づく値が設定されて算出される配線長をいう。続いて、論理解作成部１３は、配置バッファの遅延値及び仮配線長等を考慮して遅延計算を行い、遅延余裕値の再計算を行う（Ｓ１２０）。ステップＳ１２０の計算の結果、セットアップタイムエラーが検出された場合（Ｓ１２１でＹｅｓ）、配置解作成部１４は、配置バッファのうちの少なくとも１つを、当該配置バッファより遅延値の小さいバッファに交換する（Ｓ１２２）。配置解作成部１４は、バッファの交換後、ステップＳ１２０以降を繰り返す。
　セットアップエラーが検出されない場合（Ｓ１２１でＮｏ）、配置解作成部１４は、確定した修正情報（各配置バッファの配置位置等）をネットリストＮ１及びレイアウト情報Ｌ１に反映する（Ｓ１２３）。
　続いて、配線解作成部１５は、レイアウト情報Ｌ１に基づいて、挿入バッファ又は代替バッファの挿入によって生じる未結線部分の配線処理を行う（Ｓ１２４）。未結線部分の配線処理の内容は、公知技術に従えばよい。
　続いて、ステップＳ１１６の詳細について説明する。図１２は、代替バッファの探索処理の処理手順の一例を説明するためのフローチャートである。
　ステップＳ２０１において、配置解作成部１４は、全ての対象挿入バッファを理想配置位置に配置した場合の前段のセルの入力ピンから後段のセルの入力ピンまでの遅延の値（以下、「標準遅延」という。）を計算する（Ｓ２０１）。この際、配置解作成部１４は、ステップＳ１０８において論理解作成部１３が遅延計算において従った所定の規則に従って遅延計算を行う。また、配置解作成部１４は、論理解作成部１３が遅延計算として前提とした情報（例えば、波形なまりの情報）を、メモリ装置１０３又は補助記憶装置１０２より取得し、当該情報を前提として遅延計算を行う。すなわち、ステップＳ２０１における遅延計算は、ステップＳ１０８と同じ規則及び同じ前提に基づいて行われる。
　但し、ステップＳ１０８において、対象挿入バッファに関して論理解作成部１３によって計算された、前段セルの入力ピンから後段セルの入力ピンまでの遅延の値が、論理修正情報Ｕ１に含められていてもよい。この場合、配置解作成部１４は、論理修正情報Ｕ１に含まれている遅延の値を標準遅延として利用してもよい。また、タイミング解析部１２又は論理解作成部１３による遅延計算の過程で得られる波形なまりの情報も、論理修正情報Ｕ１に含まれていてもよい。
　いずれの場合においても、論理解作成部１３による遅延計算の規則が、配置解作成部１４においても適用されることにより、配置解作成部１４は、論理解作成部１３が予定していた遅延量を把握することができる。その結果、配置解作成部１４は、当該遅延量との誤差の小さい配置解を探索することができる。
　続いて、配置解作成部１４は、対象挿入バッファの中で遅延値が最小であるバッファを、一段階小さい遅延値を有するバッファに交換した場合の遅延の値（以下、「最小遅延」という。）と、一段階大きい遅延値を持つバッファに交換した場合の遅延の値（以下、「最大遅延」という。）を計算する（Ｓ２０２）。ここで計算される遅延の値は、ステップＳ２０１と同様に、前段のセルの入力ピンから後段のセルの入力ピンまでの遅延の値である。また、ステップＳ２０２においても、ステップＳ２０１において利用された規則及び前提が適用される。なお、対象挿入バッファの遅延値よりも一段階小さい遅延値又は一段階大きい遅延値とは、バッファ一覧情報ＢＬにおいて、対象挿入バッファの遅延値の次に小さい遅延値又は次の大きい遅延値をいう。
　図１３は、最小遅延及び最大遅延の第一の例を説明するための図である。同図では、対象挿入バッファが一つである場合について説明する。
　（ａ）は、論理解作成部１３によって選択された挿入バッファＢ５が挿入された場合を示す。したがって、この場合において、前段のセルＡ１の入力ピンから後段のセルＡ２の入力ピンまでの遅延の値は、標準遅延に相当する。
　（ｂ）は、バッファＢ５が、バッファＢ５よりも一段階小さい遅延値を有するバッファＢ４に交換された場合を示す。同図の例では、対象挿入バッファは一つであるため、バッファＢ５は、対象挿入バッファの中で遅延値が最小のバッファである。したがって、バッファＢ５よりも一段階小さい遅延値を有するバッファＢ４に交換された場合における、前段のセルＡ１の入力ピンから後段のセルＡ２の入力ピンまでの遅延の値は、最小遅延に相当する。
　（ｃ）は、バッファＢ５が、バッファＢ５よりも一段階大きい遅延値を有するバッファＢ８に交換された場合を示す。したがって、この場合における、前段のセルＡ１の入力ピンから後段のセルＡ２の入力ピンまでの遅延の値は、最大遅延に相当する。
　また、図１４は、最小遅延及び最大遅延の第二の例を説明するための図である。同図では、対象挿入バッファが二つである場合について説明する。
　（ａ）は、論理解作成部１３によって選択された挿入バッファＢ４及びＢ２が挿入された場合を示す。したがって、この場合において、前段のセルＡ１の入力ピンから後段のセルＡ２の入力ピンまでの遅延の値は、標準遅延に相当する。
　（ｂ）は、バッファＢ２が、バッファＢ２よりも一段階小さい遅延値を有するバッファＢ１に交換された場合を示す。同図の例において、バッファＢ４よりもバッファＢ２の方が遅延値は小さいこととする。すなわち、バッファＢ２は、対象挿入バッファの中で遅延値が最小のバッファである。したがって、バッファＢ２よりも一段階小さい遅延値を有するバッファＢ１に交換された場合における、前段のセルＡ１の入力ピンから後段のセルＡ２の入力ピンまでの遅延の値は、最小遅延に相当する。
　（ｃ）は、バッファＢ２が、バッファＢ２よりも一段階大きい遅延値を有するバッファＢ４に交換された場合を示す。したがって、この場合における、前段のセルＡ１の入力ピンから後段のセルＡ２の入力ピンまでの遅延の値は、最小遅延に相当する。
　なお、挿入バッファの個数は、３つ以上の場合も有るが、その場合の最小遅延及び最大遅延は、図１４より自明であるため省略する。
　続いて、配置解作成部１４は、標準遅延と一致するか十分に近い遅延を有し、かつ、候補領域に配置可能で総数がなるべく少ないバッファの組み合わせを求める。例えば、配置解作成部１４は、最大サイズの候補領域に配置可能な最大の代替バッファをセルライブラリＬＩＢより選択する（Ｓ２０３）。続いて、配置解作成部１４は、当該候補領域に当該代替バッファを配置して、当該候補領域を更新する（Ｓ２０４）。ステップＳ２０３及びＳ２０４は、選択された代替バッファが（例えば、直列に）配置された場合の、前段のセルの入力ピンから後段のセルの入力ピンまでの遅延の値（以下、「代替バッファにより得られる遅延」という。）が標準遅延を超えるまで繰り返される（Ｓ２０５）。２回目以降のステップＳ２０３では、そのときの候補領域の中で最大サイズの候補領域が処理対象とされる。
　なお、代替バッファにより得られる遅延を求める際の配線長は、各代替バッファの配置位置を基準として所定の仮定に基づいて算出されてもよい。又は配置位置は近傍領域に限定されているため、一つのバッファは理想配置位置に配置されたと仮定して配線長を求め、次以降のバッファ間の配線長は０とされてもよい。
　代替バッファにより得られる遅延が標準遅延を超えると（Ｓ２０５でＹｅｓ）、配置解作成部１４は、代替バッファにより得られる遅延が最小遅延より大きく、最大遅延より小さくなるように、代替バッファの入れ替えを行う（Ｓ２０６）。例えば、配置解作成部１４は、最後に選択された代替バッファを、当該代替バッファの遅延値より小さい、一又は複数のバッファと交換する。すなわち、最小遅延及び最大遅延は、代替バッファにより得られる遅延が、当初の挿入バッファの挿入により得られる遅延（すなわち、論理解作成部１３が予定していた遅延）に十分に近いか否かを判定するために使用される。
　代替バッファの組み合わせが決まると、配置解作成部１４は、代替バッファの挿入順番にしたがって、代替バッファ間の論理接続を行う（Ｓ２０７）。
　なお、図１２の処理手順は、あくまでも一例である。例えば、最大サイズの候補領域に配置可能なバッファを少なくとも１個含み、残りは当該バッファと同じサイズか、又は当該バッファより小さいサイズのバッファを含む組み合わせを最初に複数求めておく。続いて、組み合わせごとに、当該組み合わせに含まれる全てのバッファが候補領域に配置可能か否かを確認して、代替バッファの候補が狭めてられてもよい。
　上述したように、本実施の形態によれば、当初の挿入バッファを配置できない場合、配置対象をより小さいサイズの代替バッファ群に変更することで、当該代替バッファ群を論理解作成部１３が選択した論理修正箇所の近傍に配置できる可能性を高めることができる。その結果、論理解作成部１３が追加を予定していた遅延と、実際の遅延との誤差を小さくすることができる。また、挿入するバッファの空き領域の探索処理の時間を短縮化することもできる。
　また、挿入されるバッファが、論理修正箇所の近傍に配置されることで、遅延計算において、実際の遅延との誤差を小さくすることができるため、代替バッファを再選択するたびに実行される遅延計算を簡素化して処理時間を短縮することもできる。
　更に、当初の挿入バッファが代替バッファに分解されることにより、論理解作成部１３が選択した挿入バッファ等が配置可能な空き領域が見つからなくても、論理修正箇所は再選択される必要はない。結果的にタイミングＥＣＯの処理時間を短縮することができる。
　なお、上記では、ホールドタイムエラーを除去するためのタイミングＥＣＯを例に挙げて説明してきたが、本発明の実施形態を適用可能な範囲は、ホールドタイムエラーに限定されない。例えば、既にタイミングエラー調整がされている状態での小規模の論理変更（セルの削除及びセルの追加）に本実施の形態が適用されてもよい。
　この場合、配置解作成部１４は、不要になったセルを元のレイアウト情報から削除してから、追加するセルの配置解を作成する。この際、追加されるセルは、バッファに限られない。したがって、配置解作成部１４は、バッファだけでなく、論理修正情報において追加対象として示されているセル（以下、「追加セル」という。）と論理等価なセルのサイズ及び遅延の一覧を作成する。そして、配置解作成部１４は、追加セルを論理変更箇所の近傍に配置する。配置できない場合、配置解作成部１４は、追加セルと論理等価でサイズの小さいセルとバッファの組み合わせで、当初の変更予定のセルの遅延を実現できるように追加セルを代替させる。
　なお、本実施の形態において、論理解作成部１３は、選択部の一例である。また、配置解作成部１４は、探索部の一例である。
　以上、本発明の実施例について詳述したが、本発明は斯かる特定の実施形態に限定されるものではなく、請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０　　　　　ＬＳＩ設計支援装置

１１　　　　　レイアウト部

１２　　　　　タイミング解析部

１３　　　　　論理解作成部

１４　　　　　配置解作成部

１５　　　　　配線解作成部

１００　　　　ドライブ装置

１０１　　　　記録媒体

１０２　　　　補助記憶装置

１０３　　　　メモリ装置

１０４　　　　ＣＰＵ

１０５　　　　インタフェース装置

１０６　　　　表示装置

１０７　　　　入力装置

Ｂ　　　　　　バス

Claims (9)


  1. 　設計対象の半導体集積回路のタイミングエラーを除去可能な論理上の修正箇所及び該修正箇所に挿入する第一のバッファを選択し、

    　前記修正箇所に関して、前記第一のバッファを配置可能な前記半導体集積回路上の空き領域を探索し、空き領域が無い場合は、前記第一のバッファの挿入によって遅延を代替可能な、該第一のバッファよりも小さい複数のバッファの組み合わせを、前記半導体集積回路への配置対象として探索する処理をコンピュータが実行するタイミングエラー除去方法。

  2. 　前記探索する処理は、前記半導体集積回路上において前記論理上の修正箇所に対応する位置から所定範囲内において前記第一のバッファを配置可能な空き領域を探索し、空き領域が無い場合は、前記所定範囲内に配置可能なバッファの組み合わせを探索する請求項１記載のタイミングエラー除去方法。

  3. 　前記選択する処理は、所定の規則に基づいて前記論理上の修正箇所の前段のセルから前記論理上の修正箇所の後段のセルまでの遅延を計算し、前記第一のバッファを選択し、

    　前記探索する処理は、前記第一のバッファの挿入によって得られる遅延に関して、前記所定の規則に基づいて算出される値を用いて前記組み合わせを探索する請求項１又は２記載のタイミングエラー除去方法。

  4. 　設計対象の半導体集積回路のタイミングエラーを除去可能な論理上の修正箇所及び該修正箇所に挿入する第一のバッファを選択する選択部と、

    　前記修正箇所に関して、前記第一のバッファを配置可能な前記半導体集積回路上の空き領域を探索し、空き領域が無い場合は、前記第一のバッファの挿入によって遅延を代替可能な、該第一のバッファよりも小さい複数のバッファの組み合わせを、前記半導体集積回路への配置対象として探索する探索部とを有する設計支援装置。

  5. 　前記探索部は、前記半導体集積回路上において前記論理上の修正箇所に対応する位置から所定範囲内において前記第一のバッファを配置可能な空き領域を探索し、空き領域が無い場合は、前記所定範囲内に配置可能なバッファの組み合わせを探索する請求項４記載の設計支援装置。

  6. 　前記選択部は、所定の規則に基づいて前記論理上の修正箇所の前段のセルから前記論理上の修正箇所の後段のセルまでの遅延を計算し、前記第一のバッファを選択し、

    　前記探索部は、前記第一のバッファの挿入によって得られる遅延に関して、前記所定の規則に基づいて算出される値を用いて前記組み合わせを探索する請求項４又は５記載の設計支援装置。

  7. 　設計対象の半導体集積回路のタイミングエラーを除去可能な論理上の修正箇所及び該修正箇所に挿入する第一のバッファを選択し、

    　前記修正箇所に関して、前記第一のバッファを配置可能な前記半導体集積回路上の空き領域を探索し、空き領域が無い場合は、前記第一のバッファの挿入によって遅延を代替可能な、該第一のバッファよりも小さい複数のバッファの組み合わせを、前記半導体集積回路への配置対象として探索する処理をコンピュータに実行させるプログラム。

  8. 　前記探索する処理は、前記半導体集積回路上において前記論理上の修正箇所に対応する位置から所定範囲内において前記第一のバッファを配置可能な空き領域を探索し、空き領域が無い場合は、前記所定範囲内に配置可能なバッファの組み合わせを探索する請求項７記載のプログラム。

  9. 　前記選択する処理は、所定の規則に基づいて前記論理上の修正箇所の前段のセルから前記論理上の修正箇所の後段のセルまでの遅延を計算し、前記第一のバッファを選択し、

    　前記探索する処理は、前記第一のバッファの挿入によって得られる遅延に関して、前記所定の規則に基づいて算出される値を用いて前記組み合わせを探索する請求項７又は８記載のプログラム。
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