CN113312863A - 一种模拟时钟产生方法、装置、电子设备及可读存储介质 - Google Patents

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CN113312863A CN202110600146.XA CN202110600146A CN113312863A CN 113312863 A CN113312863 A CN 113312863A CN 202110600146 A CN202110600146 A CN 202110600146A CN 113312863 A CN113312863 A CN 113312863A
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Abstract

本申请的实施例公开了一种模拟时钟产生方法、装置、电子设备及可读存储介质，涉及电路验证技术领域，为便于提高对电路进行验证的准确性和效率而发明。所述方法，包括：基于理想时钟配置，生成理想时钟；基于配置的频率漂移对应的处理参数，对所述理想时钟进行频率漂移，得到第一中间时钟；基于配置的时钟处理策略，对所述第一中间时钟的特性进行处理，得到模拟时钟，并输出所述模拟时钟。本申请适用于对电路进行验证。

Description

一种模拟时钟产生方法、装置、电子设备及可读存储介质
技术领域
本申请涉及电路验证技术领域，尤其涉及一种模拟时钟产生方法、装置、电子设备及可读存储介质。
背景技术
随着大型芯片设计的复杂度和集成度不断提升，从系统级到子系统级甚至IP(intellectual property)模块级都工作在多个时钟域。由于芯片各子模块之间时钟的频率及相位各异，使得电路的设计者需要考虑的时钟因素非常多，除一个时钟域本身的各种特性外，还需要考虑该时钟域与其它所有相关时钟信号的各种特性的可能组合，通过全面的验证来保证电路在各种情况下功能都是正确的。
在电路设计阶段，对电路进行时钟相关的验证时，现有技术中，通过配置参数建立理想时钟以模拟实际时钟，然而实际时钟不可避免受到器件的工艺及温度等条件的影响，导致理想时钟的特性与实际时钟的特性存在差异，这样，使用理想时钟对电路进行验证的准确性较低，并且现有技术中，当对电路进行一种时钟验证时，需建立对应的时钟，进行另一种时钟验证时，需建立另一种对应的时钟，由此，导致对电路进行验证的效率较低。
发明内容
有鉴于此，本申请实施例提供一种模拟时钟产生方法、装置、电子设备及可读存储介质，便于提高对电路进行验证的准确性和效率。
第一方面，本申请实施例提供一种模拟时钟产生方法，包括：基于理想时钟配置，生成理想时钟；基于配置的频率漂移对应的处理参数，对所述理想时钟进行频率漂移，得到第一中间时钟；基于配置的时钟处理策略，对所述第一中间时钟的特性进行处理，得到模拟时钟，并输出所述模拟时钟。
根据本申请实施例的一种具体实现方式，所述基于理想时钟配置，生成理想时钟，包括：基于配置的时钟周期和初始相位，生成理想时钟。
根据本申请实施例的一种具体实现方式，所述频率漂移对应的处理参数包括频漂方式和频漂百分比。
根据本申请实施例的一种具体实现方式，所述基于配置的时钟处理策略，对所述第一中间时钟的特性进行处理，得到模拟时钟，包括：基于配置的时钟处理策略，获取对所述第一中间时钟进行特性处理的至少一种处理参数，其中，每种处理参数对应一个特性处理类型；基于获取的所述至少一种处理参数，对所述第一中间时钟的至少一个特性进行处理，得到模拟时钟。
根据本申请实施例的一种具体实现方式，所述至少一种处理参数包括以下处理参数中的至少一种：周期抖动对应的处理参数；时钟沿抖动对应的处理参数；占空比抖动对应的处理参数；频率展频对应的处理参数。
根据本申请实施例的一种具体实现方式，所述基于获取的所述至少一种处理参数，对所述第一中间时钟的至少一个特性进行处理，得到模拟时钟，包括：将获取的所述至少一种处理参数，对应地叠加到所述第一中间时钟，得到模拟时钟。
根据本申请实施例的一种具体实现方式，所述基于配置的时钟处理策略，对所述第一中间时钟的特性进行处理，得到模拟时钟，包括：基于配置的时钟处理策略，对所述第一中间时钟的特性进行处理，得到第二中间时钟；基于配置的相位延迟对应的处理参数，对所述第二中间时钟进行处理，得到模拟时钟。
根据本申请实施例的一种具体实现方式，所述相位延迟包括至少两个相位延迟；所述基于配置的相位延迟对应的处理参数，对所述第二中间时钟进行处理，得到模拟时钟，包括：基于配置的相位延迟对应的处理参数，分别对所述第二中间时钟进行处理，对应得到至少两个模拟时钟。
第二方面，本申请实施例提供一种模拟时钟产生装置，包括：理想时钟生成模块，用于基于理想时钟配置，生成理想时钟；第一中间时钟生成模块，用于基于配置的频率漂移对应的处理参数，对所述理想时钟进行频率漂移，得到第一中间时钟；模拟时钟生成模块，用于基于配置的时钟处理策略，对所述理想时钟的特性进行处理，得到模拟时钟，并输出所述模拟时钟。
根据本申请实施例的一种具体实现方式，所述理想时钟生成模块，具体用于基于配置的时钟周期和初始相位，生成理想时钟。
根据本申请实施例的一种具体实现方式，所述频率漂移对应的处理参数包括频漂方式和频漂百分比。
根据本申请实施例的一种具体实现方式，所述模拟时钟生成模块，包括：处理参数获取子模块，用于基于配置的时钟处理策略，获取对所述第一中间时钟进行特性处理的至少一种处理参数，其中，每种处理参数对应一个特性处理类型；第一模拟时钟生成子模块，用于基于获取的所述至少一种处理参数，对所述第一中间时钟的至少一个特性进行处理，得到模拟时钟。
根据本申请实施例的一种具体实现方式，所述至少一种处理参数包括以下处理参数中的至少一种：周期抖动对应的处理参数；时钟沿抖动对应的处理参数；占空比抖动对应的处理参数；频率展频对应的处理参数。
根据本申请实施例的一种具体实现方式，所述第一模拟时钟生成子模块，具体用于：将获取的所述至少一种处理参数，对应地叠加到所述第一中间时钟，得到模拟时钟。
根据本申请实施例的一种具体实现方式，所述模拟时钟生成模块，包括：第二中间时钟生成子模块，用于基于配置的时钟处理策略，对所述第一中间时钟的特性进行处理，得到第二中间时钟；第二模拟时钟生成子模块，用于基于配置的相位延迟对应的处理参数，对所述第二中间时钟进行处理，得到模拟时钟。
根据本申请实施例的一种具体实现方式，所述相位延迟包括至少两个相位延迟；所述第二模拟时钟生成子模块，具体用于：基于配置的相位延迟对应的处理参数，分别对所述第二中间时钟进行处理，对应得到至少两个模拟时钟。
第三方面，本申请实施例提供一种电路验证方法，包括：生成模拟时钟；其中，所述模拟时钟根据前述任一实现方式所述的模拟时钟产生方法而产生；将所述模拟时钟加载到待验证电路中，以利用所述模拟时钟对所述待验证电路进行验证。
第四方面，本申请实施例提供一种电路验证系统，包括：模拟时钟生成模块、待验证电路和加载模块；其中，所述模拟时钟生成模块，用于生成模拟时钟；其中，所述模拟时钟根据前述任一实现方式所述的模拟时钟产生方法而产生；所述加载模块，用于将所述模拟时钟加载到所述待验证电路中，以利用所述模拟时钟对所述待验证电路进行验证。
第五方面，本申请实施例提供一种电子设备，所述电子设备包括：壳体、处理器、存储器、电路板和电源电路，其中，电路板安置在壳体围成的空间内部，处理器和存储器设置在电路板上；电源电路，用于为上述电子设备的各个电路或器件供电；存储器用于存储可执行程序代码；处理器通过读取存储器中存储的可执行程序代码来运行与可执行程序代码对应的程序，用于执行前述任一实现方式所述的模拟时钟产生方法和/或执行前述实现方式所述的电路验证方法。
第六方面，本申请实施例提供一种计算机可读存储介质，所述计算机可读存储介质存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现前述任一实现方式所述的模拟时钟产生方法和/或执行前述实现方式所述的电路验证方法。
本实施例提供的模拟时钟产生方法、装置、电子设备及可读存储介质，通过基于理想时钟配置，生成理想时钟，以及基于配置的频率漂移对应的处理参数，对理想时钟进行频率漂移，得到第一中间时钟，再基于配置的时钟处理策略，对理想时钟的特性进行处理，得到模拟时钟，并输出模拟时钟，由于基于配置的频率漂移对应的处理参数，对配置的理想时钟进行频率漂移，得到第一中间时钟，再基于配置的时钟处理策略，对所述第一中间时钟的特性进行处理，得到的模拟时钟，能够更加准确地模拟实际时钟，便于提高对电路进行验证的准确性，并且可以通过配置理想时钟、配置频率漂移对应的处理参数和配置时钟处理策略，能够灵活地生成对待验证电路进行验证所需的时钟，从而，便于提高对电路进行验证的效率。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本申请一实施例提供的模拟时钟产生方法的流程示意图；
图2为本申请一实施例提供的模拟时钟产生方法的流程示意图；
图3为本申请一具体实施提供的产生模拟时钟的时钟模型的示意图；
图4为本申请一实施例提供的模拟时钟产生装置的结构示意图；
图5为本申请一实施例提供的电路验证方法的流程示意图；
图6为本申请一具体实施例的系统验证环境示意图；
图7为本申请一实施例提供的电路验证系统的结构示意图；
图8为本申请一实施例提供的电子设备的结构示意图。
具体实施方式
下面结合附图对本申请实施例进行详细描述。应当明确，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。
如背景技术所言，当今大型芯片如系统级芯片(SOC，System-on-a-Chip)的时钟分布非常复杂。从系统级往下直到IP模块级一般工作在多个时钟域。各时钟信号有相互间有固定相位关系的同步时钟，更多的是无相关性的独立的时钟。即使是同一输入时钟，经过不同的走线长度和干扰到达各子模块，各子模块接收到的时钟信号之间也会有偏移。
由于各子模块之间时钟的频率及相位各异，使得电路的设计者需要考虑的时钟因素非常多，除了一个时钟域本身的各种特性，还需要考虑该时钟域与其他所有相关时钟信号的各种特性的组合可能，进一步更细致的工作，通常都交由验证人员通过全面的验证来保证设计电路在各种情况下功能都是正确的。在设计周期内，尽可能早的、全面的发现与时钟相关的功能问题是一个巨大的挑战。
与时钟相关的功能缺陷，有可能是设计电路在单个时钟域之内问题，典型的比如设计功能没有考虑对所有目标频率的支持，比如单个时钟在物理设计阶段引入的延迟会引发设计故障。更可能是设计电路在跨时钟域上的问题，比如设计只支持了低频时钟信号被高频时钟采样，没有考虑高频时钟信号被低频时钟采用的情况，再比如设计电路没有考虑频漂可能会导致的FIFO读写时钟沿错位。
在电路设计阶段，对电路进行时钟相关的功能验证，使用理想时钟，而理想时钟的特性与实际时钟的特性存在偏差，这样，导致使用理想时钟对电路进行验证的准确性较低，此外，对电路进行时钟相关的验证时，要经过不同的验证层级、不同的验证阶段、不同的验证环境及验证平台，现有技术中，针对上述不同情况，需重新建立满足验证要求的时钟，例如，一种情况：在一个时钟的不同特性的情况下对电路进行验证，这时，在进行一种特性验证时，需建立对应的时钟，进行另外一种特性验证时，需重新建立对应的是时钟；另一种情况：在各种极端时钟组合情况下对电路进行全面验证，这时，在进行一种时钟组合时，需建立对应的时钟，进行另外时钟组合时，需重新建立对应的时钟，这样，导致对电路进行验证的效率较低。
有鉴于此，发明人在研究中发现，可通过配置时钟特性，来满足电路进行验证的时钟要求，例如，用户可以配置时钟的哪个特性或哪些特性是否有，以及具体是什么值，由此得到的时钟，可以被UVM验证环境使用、可以被传统的基于模块的验证平台使用、可以在IP验证环境里也可以在更高层次的验证环境里使用、可以在前端仿真也可以后端仿真阶段使用，并且，这样的时钟将在功能验证平台发挥极大的作用去挖掘各种极端时钟组合情况下设计存在的缺陷，不但有助于提高对电路进行验证的准确性，而且便于提高对电路进行验证的效率。
为使本领域技术人员更好地理解本申请实施例的技术构思、实施方案和有益效果，下面通过具体实施例进行详细说明。
第一方面，本申请一实施例提供的一种模拟时钟产生方法，包括：基于理想时钟配置，生成理想时钟；基于配置的频率漂移对应的处理参数，对所述理想时钟进行频率漂移，得到第一中间时钟；基于配置的时钟处理策略，对所述第一中间时钟的特性进行处理，得到模拟时钟，并输出所述模拟时钟，便于提高对电路进行验证的准确性和效率。
图1为本申请一实施例提供的模拟时钟产生方法的流程示意图，如图1所示，本实施例的模拟时钟产生方法，可以包括：
S101、基于理想时钟配置，生成理想时钟。
理想时钟可以是占空比为1/2且周期固定的方波。理想时钟不具有时钟抖动和时钟偏斜，时钟的边沿变化是理想的瞬变，即从高直接到低或者从低直接到高。
用户可以配置与理想时钟特性对应的具体值，从而根据与理想时钟特性对应的具体值，生成理想时钟。在一些实施例中，基于理想时钟配置，生成理想时钟，包括：
基于配置的时钟周期和初始相位，生成理想时钟。
用户可以配置理想时钟的时钟周期和初始相位，根据时钟周期和初始相位生成理想时钟，具体地，初始相位可以采用用户配置值P，也可根据用户配置初始相位的范围随机产生初始相位。
理想时钟的频率主要模拟的是设计电路在该时钟域的典型工作频率，通常这个频率在项目初始就会被作为设计目标明确下来，可能是几个确定的数字，或者是一个范围。用户可以根据这些设计目标依次配置时钟周期来满足频率需求；初始相位则模拟了时钟产生电路从上电到能正常输出时钟的时间，这个时间会随时钟电路设计和工作环境的不同而有所不同。
S102、基于配置的频率漂移对应的处理参数，对理想时钟进行频率漂移，得到第一中间时钟。
在实际的时钟电路中，由晶振产生参考时钟，再经过锁相环等器件，可以输出较为稳定的时钟信号，其中的锁相环等器件存在工艺角偏差、电阻电容的温度等对时钟产生影响的因素，故为得到模拟时钟，需考虑这些因素对理想时钟的影响。频率漂移对应的处理参数主要模拟实际的时钟电路与理想的设计目标之间，由于上述因素的存在而产生的差距。频率漂移对应的参数可为用户配置的频漂百分比Fjm和频漂方式，其中，频漂方式可以为固定模式和随机模式，如果为固定模式，则产生F*Fjm的频漂，其中，F为理想时钟的频率。如果为随机模式，则在产生[-F*Fjm,F*Fjm]范围内随机的频漂。频率漂移的范围和频漂方式通常由时钟产生电路的设计者根据电路的性能、采用工艺确定。
S103、基于配置的时钟处理策略，对第一中间时钟的特性进行处理，得到模拟时钟，并输出模拟时钟。
第一中间时钟的特性可以包括周期抖动、时钟沿抖动、占空比抖动和/或频率展频。
时钟处理策略可包括对时钟的哪个或哪些特性进行处理，对哪个或哪些特性不进行处理，以及对应的处理参数等等。本实施例中，时钟处理策略是可以配置的，即通过配置，可以改变时钟处理策略，具体地，在第一种情况下，可以通过配置时钟处理策略，实现对第一特性进行处理，对第二特性不进行处理，以及对第一特性进行处理对应的处理参数；在第二种情况下，可以通过配置时钟处理策略，实现对第二特性进行处理，对第一特性不进行处理，以及对第二特性进行处理对应的处理参数。
模拟时钟可为考虑了实际时钟电路中存在的影响理想时钟的因素而得到的时钟。
本实施例，通过基于理想时钟配置，生成理想时钟，以及基于配置的频率漂移对应的处理参数，对理想时钟进行频率漂移，得到第一中间时钟，再基于配置的时钟处理策略，对第一中间时钟的特性进行处理，得到模拟时钟，并输出模拟时钟，由于基于配置的频率漂移对应的处理参数，对配置的理想时钟进行频率漂移，得到第一中间时钟，再基于配置的时钟处理策略，对所述第一中间时钟的特性进行处理，得到的模拟时钟，能够更加准确地模拟实际时钟，便于提高对电路进行验证的准确性，并且可以通过配置理想时钟、配置频率漂移对应的处理参数和配置时钟处理策略，能够灵活地生成对待验证电路进行验证所需的时钟，从而，便于提高对电路进行验证的效率，避免了现有技术中，使用理想时钟导致的对电路进行验证的准确性较低的问题以及为满足不同的时钟需求，需重新建立时钟，而导致对电路进行验证的效率较低的问题，此外，针对各种时钟导致的设计功能问题，特别是跨时钟域的信号通信，能够产生丰富的时钟激励组合，加速验证的收敛。
图2为本申请一实施例提供的模拟时钟产生方法的流程示意图，如图2所示，为了便于产生更加接近实际时钟的模拟时钟，本申请一实施例，与上述实施例基本相同，不同之处在于，本实施例的基于配置的时钟处理策略，对第一中间时钟的特性进行处理，得到模拟时钟(S103)，包括：
S103a、基于配置的时钟处理策略，获取对第一中间时钟进行特性处理的至少一种处理参数。
每种处理参数对应一个特性处理类型。在一些例子中，如对时钟沿抖动进行处理对应着一种处理参数，周期抖动进行处理对应另一种处理参数。本实施例中，对第一中间时钟的至少一个特性进行处理，需对应地获取至少一种处理参数。
一种处理参数中可以包括对一个特性进行处理的相关参数，每种处理参数可以包括一个或两个以上的子参数，例如频率漂移对应的处理参数包括频漂方式和频漂百分比。
在一些例子中，至少一种处理参数包括以下处理参数中的至少一种：周期抖动对应的处理参数；时钟沿抖动对应的处理参数；占空比抖动对应的处理参数；频率展频对应的处理参数。
在时钟电路中，器件工作时会产生热噪声，由此对理想时钟产生影响，实际电路也并不能100％的保证每个时钟周期都是一样长。周期抖动主要模拟实际的时钟产生电路与理想的设计目标之间，由于上述因素的存在而产生的差距。周期抖动对应的参数可为用户配置的最大抖动幅度Rcjm、抖动方向：正/负随机，抖动量可为[-T*Rcjm,T*Rcjm]范围内的随机值，其中T为理想时钟的周期。最大抖动幅度可以由时钟产生电路的设计者根据电路特性的仿真结果给出。
在实际的时钟电路中，对电容进行充放电时，电流大小不能一致以及晶体管的翻转噪声等原因而导致的前后时钟沿的不确定性，故用时钟沿抖动模拟上述因素对理想时钟产生的影响，具体地，在每个时钟周期的上升沿和/或下降沿产生随机抖动。时钟沿抖动对应的参数可为由用户配置的最大抖动幅度Rrjm、抖动方向：正/负随机。抖动值可以为[-T*Rrjm,T*Rrjm]范围内的随机值，其中T为理想时钟周期。最大抖动幅度可由时钟产生电路的设计者根据电路特性的仿真结果给出。
实际的时钟电路中的电路延迟、噪声等因素对时钟产生的影响，故用占空比抖动模拟上述因素对理想时钟产生的影响，具体地，可在每个时钟周期的上升沿或下降沿产生时钟占空比的抖动。占空比抖动对应的参数可为由用户配置的最大抖动幅度Rdjm、抖动方向：是正/负随机。抖动值在[-50％*Rdjm,50％*Rdjm]范围内随机。最大抖动幅可由时钟产生电路的设计者根据电路特性的仿真结果给出。
在实际的时钟电路中，为了降低高频时钟产生的电磁干扰(EMI)对系统的影响，需对时钟的频谱进行扩展，具体可根据通讯协议定义，故需对理想周期进行频率展频。频率展频对应的参数可为由用户配置展频周期Tssc和展频幅度Rssc，据此，可得到一个周期为Tssc、幅度为时钟频率F*Rssc的上行或下行的三角波频率调制信号，根据该调制信号，可得到理想时钟每个时钟周期的展频量。
S103b、基于获取的至少一种处理参数，对第一中间时钟的至少一个特性进行处理，得到模拟时钟。
获取至少一种处理参数后，即可基于至少一种处理参数，对第一中间时钟的至少一个特性进行处理，得到模拟时钟。
为模拟实际时钟电路对理想时钟的影响，作为一种得到模拟时钟的方式，本申请一实施例中的基于获取的至少一种处理参数，对第一中间时钟的至少一个特性进行处理，得到模拟时钟，包括：
将获取的至少一种处理参数，对应地叠加到第一中间时钟，得到模拟时钟。
处理参数为周期抖动对应的处理参数时，将周期抖动对应的处理参数，叠加到第一中间时钟的周期上，处理参数为占空比抖动对应的处理参数时，将时钟沿抖动对应的处理参数，叠加到第一中间时钟的时钟沿上，其它处理参数的叠加可进行类似处理。
在电路中，对于同一输入时钟经过不同的物理走线和干扰后输入多个子模块或子系统的情况，物理实现时，时钟经过不同的走线长度到达各模块而产生相位偏移，在对电路进行验证时单纯的时钟注入方法是不可能验证到这些子模块或子系统之间跨时钟域的信号交互的，可以采用相位延迟来模拟同源时钟因物理走线长度而产生的相位差，确保验证同源时钟域之间异步信号交互的可能性，在一些例子中，基于配置的时钟处理策略，对第一中间时钟的特性进行处理，得到模拟时钟(S103)，包括：
S103c、基于配置的时钟处理策略，对第一中间时钟的特性进行处理，得到第二中间时钟。
S103d、基于配置的相位延迟对应的处理参数，对所述第二中间时钟进行处理，得到模拟时钟。
相位延迟对应的处理参数可由用户配置，具体地，相位延迟量可由用户配置为固定值，或配置延迟范围来产生[Dm1,Dm2]范围内的延迟。相位延迟对应的参数可以由电路的物理设计者给出。
为了模拟物理设计时，单源时钟传递到不同模块时引入的相位延迟，确保验证的可靠性，相位延迟包括至少两个相位延迟，在一些例子中，基于配置的相位延迟对应的处理参数，对所述第二中间时钟进行处理，得到模拟时钟(S103d)，包括：
基于配置的相位延迟对应的处理参数，分别对第二中间时钟进行处理，对应得到至少两个模拟时钟。
相位延迟的数量与得到的模拟时钟的数量相等。
相位延迟的数量可根据实际电路中单源时钟被分叉的个数即传递到各模块的数量进行配置，例如，单源时钟分别传递到五个模块，对应地，相位延迟的数量为五个。
上述实施例提供的模拟时钟，可打包成一个功能(function)，通过功能的输入参数传递用户配置。所有的验证平台，不论是IP还是系统级，不论是基于SystemVerilog/UVM，还是Verilog/module的平台，通过简单的功能调用，且传入需要的配置信息，都可以直接使用。
图3为本申请一具体实施提供的产生模拟时钟的时钟模型的示意图，如图3所示，本实施例产生的模拟时钟，包括初始相位、时钟频率、频率漂移、频率展频、周期抖动、时钟沿抖动、占空比抖动、以及相位延迟这8个时钟特性，除了理想时钟的时钟周期，其它7个特性都提供了单独的使能端，用户可以根据实际电路的时钟特性来配置，用户可在设计周期的不同阶段根据系统的时钟特性要求灵活合理地配置时钟，自动生成随机性的时钟源，从而，实现各独立时钟之间时序的多样性。
例如待验证电路需施加多个时钟，每个时钟特性不同的，比如时钟A有展频，B没有，时钟C的周期和时钟D不一样等等，可以通过简单的配置，就可以为待验证电路施加对应的时钟，灵活、高效、简洁，本实施例中的模拟时钟可以复用在验证各环节上，效率高，避免了现有的电路验证需要为不同的时钟建立不同的模型或者把不同模型特性建立在验证平台的不同组件里而导致的验证效率较低的问题，此外，通过时钟特性使能端的配置，可以模拟实际电路的时钟多样性，避免漏检设计故障。
值得一提的是，通常前端仿真注重的是功能验证，一般不带物理设计的信息。然而随着设计复杂度和设计要求的上升，物理设计引入的延迟很有可能会引发设计的功能故障，如果要等到后端仿真阶段才能去测试，往往太晚了。另外即使后端仿真，也不一定能完全体现物理设计延迟，这是因为只有完整的SoC后仿才能有整个芯片完整的延迟信息，但是SoC级的后仿由于规模太庞大很难跑起来，也很难做完备测试，所以后端仿真往往拆分到各个IP和子系统来进行，将SoC拆分的过程，往往就会遗漏单源时钟传递到不同模块的延迟，图5中的延迟模块产生的相位延迟能够很好的解决这个问题。
有了灵活全面的时钟建模，再结合验证平台里的如同步器亚稳态建模等等其它验证方案，验证就能创建无数仅凭想象无法得到的时钟组合情况，对设计电路进行完备的验证，避免了现有技术中，由于没有源时钟和目标时钟之间丰富多样的频率和相位关系，一定概率无法触发亚稳态和检查器这两个模型，即同步器模型很难发挥作用的问题。
从设计周期的初期用户就可从系统设计说明提取时钟特性的信息以及在设计周期不同阶段实时获取时钟特性的信息合理地进行时钟配置，并在各验证层级复用时钟模型，从而，产生大量丰富的时钟激励组合激发跨时钟域功能故障的发现，加速验证的收敛。在设计周期的后期和门级仿真阶段用户可从静态时序分析(STA，Static TimingAnalysis)的设计约束(SDC，Synopsys design constraints)文件中用脚本提取实际的时钟特性配置时钟，动态地激发多样的时序组合，提高故障的命中率。针对需要特殊时钟配置的测试用例，通用时钟模型也能满足各种配置要求，这样，可以在对电路进行验证的不同的验证层级、不同的验证阶段、不同的验证环境及验证平台，灵活且精确地产生时钟。
第二方面，本申请一实施例提供的一种模拟时钟产生装置，包括：理想时钟生成模块，用于基于理想时钟配置，生成理想时钟；第一中间时钟生成模块，用于基于配置的频率漂移对应的处理参数，对所述理想时钟进行频率漂移，得到第一中间时钟；模拟时钟生成模块，用于基于配置的时钟处理策略，对所述第一中间时钟的特性进行处理，得到模拟时钟，并输出所述模拟时钟，便于提高对电路进行验证的准确性和验证效率。
图4为本申请一实施例提供的模拟时钟产生装置的结构示意图，如图4所示，本实施例的装置可以包括：
理想时钟生成模块11，用于基于理想时钟配置，生成理想时钟；
第一中间时钟生成模块12，用于基于配置的频率漂移对应的处理参数，对所述理想时钟进行频率漂移，得到第一中间时钟；
模拟时钟生成模块13，用于基于配置的时钟处理策略，对所述第一时钟的特性进行处理，得到模拟时钟，并输出所述模拟时钟。
本实施例的装置，可以用于执行图1所示方法实施例的技术方案，其实现原理和技术效果类似，此处不再赘述。
本实施例的装置，通过基于理想时钟配置，生成理想时钟，以及基于配置的频率漂移对应的处理参数，对理想时钟进行频率漂移，得到第一中间时钟，再基于配置的时钟处理策略，对第一中间时钟的特性进行处理，得到模拟时钟，并输出模拟时钟，由于基于配置的频率漂移对应的处理参数，对所述理想时钟进行频率漂移，得到第一中间时钟，再基于配置的时钟处理策略，对所述第一中间时钟的特性进行处理，得到的模拟时钟，能够更加准确地模拟实际时钟，便于提高对电路进行验证的准确性，并且可以通过配置理想时钟、配置频率漂移对应的处理参数和配置时钟处理策略，能够灵活地生成对待验证电路进行验证所需的时钟，从而，便于提高对电路进行验证的验证效率，避免了现有技术中，使用理想时钟导致的对电路进行验证的验证结果准确性较低的问题以及为满足不同的时钟需求，需重新建立时钟，而导致对电路进行验证的效率较低的问题，此外，针对各种时钟导致的设计功能问题，特别是跨时钟域的信号通信，能够产生丰富的时钟激励组合，加速验证的收敛。
作为一可选实施方式，所述理想时钟生成模块，具体用于基于配置的时钟周期和初始相位，生成理想时钟。
作为一可选实施方式，所述频率漂移对应的处理参数包括频漂方式和频漂百分比。
作为一可选实施方式，所述模拟时钟生成模块，包括：处理参数获取子模块，用于基于配置的时钟处理策略，获取对所述第一中间时钟进行特性处理的至少一种处理参数，其中，每种处理参数对应一个特性处理类型；第一模拟时钟生成子模块，用于基于获取的所述至少一种处理参数，对所述第一中间时钟的至少一个特性进行处理，得到模拟时钟。
作为一可选实施方式，所述至少一种处理参数包括以下处理参数中的至少一种：周期抖动对应的处理参数；时钟沿抖动对应的处理参数；占空比抖动对应的处理参数；频率展频对应的处理参数。
作为一可选实施方式，所述第一模拟时钟生成子模块，具体用于：将获取的所述至少一种处理参数，对应地叠加到所述第一中间时钟，得到模拟时钟。
作为一可选实施方式，所述模拟时钟生成模块，包括：第二中间时钟生成子模块，用于基于配置的时钟处理策略，对所述第一中间时钟的特性进行处理，得到第二中间时钟；第二模拟时钟生成子模块，用于基于配置的相位延迟对应的处理参数，对所述第二中间时钟进行处理，得到模拟时钟。
作为一可选实施方式，所述相位延迟包括至少两个相位延迟；所述第二模拟时钟生成子模块，具体用于：基于配置的相位延迟对应的处理参数，分别对所述第二中间时钟进行处理，对应得到至少两个模拟时钟。
上述实施例的装置，可以用于执行上述方法实施例的技术方案，其实现原理和技术效果类似，此处不再赘述。
第三方面，本申请一实施例提供的一种电路验证方法，包括：生成模拟时钟；其中，所述模拟时钟根据前述任一实施例所述的模拟时钟产生方法而产生；将模拟时钟加载到待验证电路中，以利用模拟时钟对待验证电路进行验证，能够提高对待验证电路进行验证的准确性和验证效率。
图5为本申请一实施例提供的电路验证方法的流程示意图，如图5所示，本实施例的电路验证方法，可以包括：
S201、生成模拟时钟。
本实施例中的模拟时钟，可根据前述任一实施例的模拟时钟产生方法而产生。
本实施例的模拟时钟，可以通过调用具有生成模拟时钟功能的模块，再传入需要的配置信息而生成。
S202、将模拟时钟加载到待验证电路中，以利用模拟时钟对待验证电路进行验证。
待验证电路可为需要验证与时钟相关的功能是否具有缺陷的电路。
可根据待验证电路中的哪个电路模块或元件需要加载时钟，以及时钟加载的具体位置如具体的引脚号，将模拟时钟加载到待验证电路中。
本实施例，通过生成模拟时钟，再将模拟时钟加载到待验证电路中，以利用模拟时钟对待验证电路进行验证，由于模拟时钟根据前述任一实施例的模拟时钟产生方法而产生的，而模拟时钟是基于配置的频率漂移对应的处理参数，对所述理想时钟进行频率漂移，得到第一中间时钟，再基于配置的时钟处理策略，对所述第一中间时钟的特性进行处理而生成的，能够更加准确地模拟实际时钟，从而，提高对电路进行验证的准确性和验证效率。
下面以一具体实施例，说明利用模拟时钟对待验证电路进行验证的具体实施方式，参见图6。
系统X设计层面，REFCLK#0是公共的参考时钟，CLK#1是各子模块的公共配置时钟，E_HCLK0…4是子模块E中模块PHY的5个独立的时钟。
模拟时钟由图3所示的时钟模型的实例产生，具体的，时钟模型的实例A产生REFCLK#0；时钟模型的实例B产生CLK#1。REFCLK#0和CLK#1的具体配置在设计周期初期可从系统的设计说明中用脚本提取，在设计周期的后期和门级仿真时可从静态时序分析(STA，Static Timing Analysis)的设计约束(SDC，Synopsys design constraints)文件中用脚本提取，在整个验证周期中针对特定的仿真情景可由用户指定。
在REFCLK#0连接到各子模块前插入了延迟模块(相位延迟)来模拟物理走线造成的同源时钟的相位差，延迟量在设计周期初期可由用户根据以往项目的经验给定随机范围，在设计周期后期和门级仿真时从布局布线的标准延时格式文件(sdf，sdf-StandardDelay Format)报告中用脚本提取。
子模块A、B、C、D与子模块E之间的配置总线通过握手完成。子模块A、B、C、D的配置时钟*_cfg_req_ssclk由对应子模块的REFCLK#0产生，子模块E与子模块A、B、C、D交互的配置时钟*_cfg_rsp_ssclk均由子模块E的REFCLK#0产生。如果REFCLK#0输入直接连接到各子模块，那么*_cfg_req_ssclk和*_cfg_rsp_ssclk是同源同相时钟，子模块A、B、C、D与子模块E之间的握手协议功能不可能在前端仿真阶段得到充分验证，甚至后端仿真也不能对它做到完备的测试。延迟模块的插入模拟了*_cfg_req_ssclk和*_cfg_rsp_ssclk之间的相位差，并在每一个测试用例里提供丰富的，无法靠人力穷尽的相位关系，保证了配置总线的握手功能的充分全面的测试。类似的，在CLK#1连接到各子模块前也插入了延迟模块来模拟走线造成的同源时钟的相位差。
在各子模块内部时钟域REFCLK#0和CLK#1是独立的。采用本方案的通用时钟模型可精确地配置独立时钟REFCLK#0和CLK#1，从而在每一个测试用例里自动地产生丰富多样时钟关系来激活这两个时钟域间的同步器的亚稳态模型，达到完备的跨时钟域的功能测试。
时钟模型的实例C#0…4，产生E_HCLK0…4。如果E_HCLK0…4是5个Serdes PHY的MPLL的参考时钟，那么E_HCLK0…4的时钟特性可在仿真过程中根据PHY当前的工作协议实时配置。用户可从PHY的说明书用脚本提取各工作协议下参考时钟的频率、抖动和展频(SSC)特性的配置。比如，当前工作协议是PCIE，T＝100ns，Rrjm＝200ppm，Tssc＝33KH，Rssc＝-5000ppm；当前工作协议是SATA，T＝100ns，Rrjm＝200ppm，Tssc＝33KH，Rssc＝-5600ppm；当前工作协议是以太网，T＝6400ps，Rrjm＝200ppm。各工作协议下参考时钟的特性各不相同。本实施例的模拟时钟可在仿真过程中实时满足各种时钟特性的配置要求。
第四方面，本申请一实施例提供的一种电路验证系统，包括：模拟时钟生成模块、待验证电路和加载模块；其中，所述模拟时钟生成模块，用于生成模拟时钟；其中，所述模拟时钟根据前述任一实施例所述的模拟时钟产生方法而产生；所述加载模块，用于将所述模拟时钟加载到所述待验证电路中，以利用所述模拟时钟对所述待验证电路进行验证，能够提高对待验证电路进行验证的准确性和验证效率。
图7为本申请一实施例提供的电路验证系统的结构示意图，如图7所示，本实施例的电路验证系统，可以包括：模拟时钟生成模块21、待验证电路22和加载模块23；其中，
模拟时钟生成模块21，用于生成模拟时钟；其中，所述模拟时钟根据前述任一实施例所述的模拟时钟产生方法而产生；
加载模块23，用于将模拟时钟加载到待验证电路22中，以利用模拟时钟对待验证电路22进行验证。
本实施例的装置，可以用于执行图5所示方法实施例的技术方案，其实现原理和技术效果类似，此处不再赘述。
本实施例的装置，通过生成模拟时钟，再将模拟时钟加载到待验证电路中，以利用模拟时钟对待验证电路进行验证，由于模拟时钟根据前述任一实施例的模拟时钟产生方法而产生的，而模拟时钟是基于配置的频率漂移对应的处理参数，对所述理想时钟进行频率漂移，得到第一中间时钟，再基于配置的时钟处理策略，对所述第一中间时钟的特性进行处理而生成的，能够更加准确地模拟实际时钟，从而，提高对电路进行验证的准确性和验证效率。
第五方面，图8为本申请一实施例提供的电子设备的结构示意图，可以包括：壳体61、处理器62、存储器63、电路板64和电源电路65，其中，电路板64安置在壳体61围成的空间内部，处理器62和存储器63设置在电路板64上；电源电路65，用于为上述电子设备的各个电路或器件供电；存储器63用于存储可执行程序代码；处理器62通过读取存储器63中存储的可执行程序代码来运行与可执行程序代码对应的程序，用于执行前述实施例提供的任一种模拟时钟产生方法和/或执行前述实施例提供的任一种电路验证方法，因此也能实现相应的有益技术效果，前文已经进行了详细说明，此处不再赘述。
上述电子设备以多种形式存在，包括但不限于：
(1)超移动个人计算机设备：这类设备属于个人计算机的范畴，有计算和处理功能，一般也具备移动上网特性。这类终端包括：PDA、MID和UMPC设备等，例如iPad。
(2)服务器：提供计算服务的设备，服务器的构成包括处理器、硬盘、内存、系统总线等，服务器和通用的计算机架构类似，但是由于需要提供高可靠的服务，因此在处理能力、稳定性、可靠性、安全性、可扩展性、可管理性等方面要求较高。
(3)其他具有数据交互功能的电子设备。
相应的，本申请的实施例还提供一种计算机可读存储介质，所述计算机可读存储介质存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现前述实施例提供的任一种模拟时钟产生方法和/或执行前述实施例提供的任一种电路验证方法，因此也能实现相应的技术效果，前文已经进行了详细说明，此处不再赘述。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。
尤其，对于装置实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
为了描述的方便，描述以上装置是以功能分为各种单元/模块分别描述。当然，在实施本申请时可以把各单元/模块的功能在同一个或多个软件和/或硬件中实现。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory，ROM)或随机存储记忆体(Random AccessMemory，RAM)等。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (20)

1.一种模拟时钟产生方法，其特征在于，包括：
基于理想时钟配置，生成理想时钟；
基于配置的频率漂移对应的处理参数，对所述理想时钟进行频率漂移，得到第一中间时钟；
基于配置的时钟处理策略，对所述第一中间时钟的特性进行处理，得到模拟时钟，并输出所述模拟时钟。
2.根据权利要求1所述的方法，其特征在于，所述基于理想时钟配置，生成理想时钟，包括：
基于配置的时钟周期和初始相位，生成理想时钟。
3.根据权利要求1所述的方法，其特征在于，所述频率漂移对应的处理参数包括频漂方式和频漂百分比。
4.根据权利要求1所述的方法，其特征在于，所述基于配置的时钟处理策略，对所述第一中间时钟的特性进行处理，得到模拟时钟，包括：
基于配置的时钟处理策略，获取对所述第一中间时钟进行特性处理的至少一种处理参数，其中，每种处理参数对应一个特性处理类型；
基于获取的所述至少一种处理参数，对所述第一中间时钟的至少一个特性进行处理，得到模拟时钟。
5.根据权利要求4所述的方法，其特征在于，所述至少一种处理参数包括以下处理参数中的至少一种：
周期抖动对应的处理参数；
时钟沿抖动对应的处理参数；
占空比抖动对应的处理参数；
频率展频对应的处理参数。
6.根据权利要求4所述的方法，其特征在于，所述基于获取的所述至少一种处理参数，对所述第一中间时钟的至少一个特性进行处理，得到模拟时钟，包括：
将获取的所述至少一种处理参数，对应地叠加到所述第一中间时钟，得到模拟时钟。
7.根据权利要求1所述的方法，其特征在于，所述基于配置的时钟处理策略，对所述第一中间时钟的特性进行处理，得到模拟时钟，包括：
基于配置的时钟处理策略，对所述第一中间时钟的特性进行处理，得到第二中间时钟；
基于配置的相位延迟对应的处理参数，对所述第二中间时钟进行处理，得到模拟时钟。
8.根据权利要求7所述的方法，其特征在于，所述相位延迟包括至少两个相位延迟；
所述基于配置的相位延迟对应的处理参数，对所述第二中间时钟进行处理，得到模拟时钟，包括：
基于配置的相位延迟对应的处理参数，分别对所述第二中间时钟进行处理，对应得到至少两个模拟时钟。
9.一种模拟时钟产生装置，其特征在于，包括：
理想时钟生成模块，用于基于理想时钟配置，生成理想时钟；
第一中间时钟生成模块，用于基于配置的频率漂移对应的处理参数，对所述理想时钟进行频率漂移，得到第一中间时钟；
模拟时钟生成模块，用于基于配置的时钟处理策略，对所述理想时钟的特性进行处理，得到模拟时钟，并输出所述模拟时钟。
10.根据权利要求9所述的装置，其特征在于，所述理想时钟生成模块，具体用于基于配置的时钟周期和初始相位，生成理想时钟。
11.根据权利要求9所述的装置，其特征在于，所述频率漂移对应的处理参数包括频漂方式和频漂百分比。
12.根据权利要求9所述的装置，其特征在于，所述模拟时钟生成模块，包括：
处理参数获取子模块，用于基于配置的时钟处理策略，获取对所述第一中间时钟进行特性处理的至少一种处理参数，其中，每种处理参数对应一个特性处理类型；
第一模拟时钟生成子模块，用于基于获取的所述至少一种处理参数，对所述第一中间时钟的至少一个特性进行处理，得到模拟时钟。
13.根据权利要求12所述的装置，其特征在于，所述至少一种处理参数包括以下处理参数中的至少一种：
周期抖动对应的处理参数；
时钟沿抖动对应的处理参数；
占空比抖动对应的处理参数；
频率展频对应的处理参数。
14.根据权利要求12所述的装置，其特征在于，所述第一模拟时钟生成子模块，具体用于：
将获取的所述至少一种处理参数，对应地叠加到所述第一中间时钟，得到模拟时钟。
15.根据权利要求9所述的装置，其特征在于，所述模拟时钟生成模块，包括：
第二中间时钟生成子模块，用于基于配置的时钟处理策略，对所述第一中间时钟的特性进行处理，得到第二中间时钟；
第二模拟时钟生成子模块，用于基于配置的相位延迟对应的处理参数，对所述第二中间时钟进行处理，得到模拟时钟。
16.根据权利要求15所述的装置，其特征在于，所述相位延迟包括至少两个相位延迟；
所述第二模拟时钟生成子模块，具体用于：
基于配置的相位延迟对应的处理参数，分别对所述第二中间时钟进行处理，对应得到至少两个模拟时钟。
17.一种电路验证方法，其特征在于，包括：
生成模拟时钟；其中，所述模拟时钟根据前述权利要求1-8任一项所述的模拟时钟产生方法而产生；
将所述模拟时钟加载到待验证电路中，以利用所述模拟时钟对所述待验证电路进行验证。
18.一种电路验证系统，其特征在于，包括：模拟时钟生成模块、待验证电路和加载模块；其中，
所述模拟时钟生成模块，用于生成模拟时钟；其中，所述模拟时钟根据前述权利要求1-8任一项所述的模拟时钟产生方法而产生；
所述加载模块，用于将所述模拟时钟加载到所述待验证电路中，以利用所述模拟时钟对所述待验证电路进行验证。
19.一种电子设备，其特征在于，所述电子设备包括：壳体、处理器、存储器、电路板和电源电路，其中，电路板安置在壳体围成的空间内部，处理器和存储器设置在电路板上；电源电路，用于为上述电子设备的各个电路或器件供电；存储器用于存储可执行程序代码；处理器通过读取存储器中存储的可执行程序代码来运行与可执行程序代码对应的程序，用于执行前述权利要求1-8任一项所述的模拟时钟产生方法和/或执行前述权利要求17所述的电路验证方法。
20.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现前述权利要求1-8任一项所述的模拟时钟产生方法和/或执行前述权利要求17所述的电路验证方法。
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