CN113076710B - 时钟信号全局同步及分割验证方法、装置、电子设备、存储介质 - Google Patents

时钟信号全局同步及分割验证方法、装置、电子设备、存储介质 Download PDF

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Abstract

本说明书实施例提供一种时钟信号全局同步及分割验证方法、装置、电子设备、存储介质，应用于电子设计自动化技术领域，其中时钟信号全局同步方法包括：确定网表文件中包含的所有时钟器件，确定每个输出时钟信号与输入时钟信号之间对应的分频参数，根据分频参数确定目标时钟信号，针对每个目标时钟信号执行：在网表文件中，断开目标时钟信号与后续器件的连接关系，并在断开处插入预设的时钟缓冲器件。通过对时钟缓冲器件的控制信号进行同步处理，使得分割验证中各个验证芯片内部时钟信号可以保持全局同步，保证了分割验证的正确性。

Description

时钟信号全局同步及分割验证方法、装置、电子设备、存储 介质
技术领域
本发明涉及电子设计自动化技术领域，具体涉及一种分割验证中时钟信号全局同步及分割验证方法、装置、电子设备、存储介质。
背景技术
在数字芯片的验证中，往往需要将原始设计分割为多个子模块后进行验证，为保证分割后的子模块能够稳定、可靠地工作，通常需要采用全局时钟资源为各子模块提供同相位的稳定时钟信号。例如，将芯片设计运行在多个FPGA（Field Programmable GateArray，现场可编程逻辑门阵列）系统中进行验证。
现有方案中可采用专用时钟芯片（如si5338）作为时钟信号源，由时钟芯片产生多路时钟信号分别为多个子模块（如多个FPGA）提供同相位的稳定时钟信号，而且在FPGA中将分割前系统中的全局时钟资源进行复制，以获得满足同相位的需求，其中全局时钟可由PLL（Phase-Locked Loop，锁相环）、MMCM（mixed-mode clock manager，混合模式时钟管理器）和/或DCM（Digital Clock Manager，数字时钟管理器）等时钟控制单元提供。
如图1所示，在将20MHz时钟（如图中source_20m）生成40MHz（如图中clk_40m_1和clk_40m_2）和10MHz（如图中clk_10m_1和clk_10m_2）等时钟信号，以向两片FPGA同时提供10MHz和40MHz的工作时钟。
在实际应用中，由于受到PLL/MMCM/DCM时钟器件的起振点不同或者FPGA开发板电源等因素影响，PLL/MMCM/DCM实际输出的时钟信号常常在不同时间点起振，而且在使用PLL/MMCM/DCM对输入的同相位时钟信号进行倍频处理时，可以得到倍频后同相位的时钟信号，而在降频处理时，降频信号的相位却不能保持相同，往往存在相位偏差。
如图中所示，升频处理得到的clk_40m_1和clk_40m_2，虽然起振点不同，但均与原时钟源source_20m的上升沿对齐，因而相位可以保持同相。但降频处理得到的clk_10m_1和clk_10m_2，虽然起振点均与原时钟源source_20m的上升沿对齐，但是两者的相位存在180°的相位偏差。
因此，经过PLL/MMCM/DCM等时钟处理单元转换所得的降频时钟信号，不能保持相位同相，若使用非同相的时钟信号处理FPGA系统的数据，将导致数据处理异常，比如数据丢失、传输数据出错等问题。
基于此，亟需一种新的分割验证中的时钟全局同步方案。
发明内容
有鉴于此，本说明书实施例提供一种时钟信号全局同步及分割验证方法、装置、电子设备及存储介质，可保证分割验证中各验证芯片内所有时钟信号仍保持同相。
本说明书实施例提供以下技术方案：
本说明书实施例提供一种分割验证中时钟信号全局同步方法，包括：确定网表文件中包含的所有时钟器件，所述网表文件包括用于分割验证的验证芯片对应的网表；
根据所述时钟器件的输出时钟信号和输入时钟信号，确定每个输出时钟信号与输入时钟信号之间对应的分频参数，所述分频参数用于表征输出时钟信号的频率与输入时钟信号的频率的比值；
根据所述分频参数确定目标时钟信号，其中所述目标时钟信号为分频参数小于1对应的输出时钟信号；
针对每个所述目标时钟信号执行：
在所述网表文件中，断开所述目标时钟信号与后续器件的连接关系；
在断开处插入预设的时钟缓冲器件，其中所述时钟缓冲器件为带输出控制端的缓冲器件，所述时钟缓冲器件的输入端连接所述目标时钟信号，所述时钟缓冲器件的输出端连接所述后续器件，所述控制端连接分割验证的全局控制信号。
本说明书实施例还提供一种分割验证方法，包括：
确定网表文件中所有时钟器件，所述网表文件包括用于分割验证的电路板中各验证芯片对应的网表；
根据所述时钟器件的输出时钟信号和输入时钟信号，确定每个输出时钟信号与输入时钟信号之间对应的分频参数，所述分频参数用于表征输出时钟信号的频率与输入时钟信号的频率的比值；
根据所述分频参数确定目标时钟信号，其中所述目标时钟信号为分频参数小于1对应的输出时钟信号；
针对每个所述目标时钟信号执行：
在所述网表文件中，断开所述目标时钟信号与后续器件的连接关系；
在断开处插入预设的时钟缓冲器件，其中所述时钟缓冲器件为带输出控制端的缓冲器件，所述时钟缓冲器件的输入端连接所述目标时钟信号，所述时钟缓冲器件的输出端连接所述后续器件；
在处理各所述目标时钟信号后，修改所述验证芯片的管脚约束文件，以将所述控制端绑定到对应所述验证芯片的全局复位信号所对应的管脚；
生成所述验证芯片对应的bit文件；
将所述bit文件装载到所述电路板的验证芯片中以进行分割验证。
本说明书实施例还提供一种分割验证中时钟信号全局同步装置，包括：
确定模块，确定网表文件中包含的所有时钟器件，所述网表文件包括用于分割验证的验证芯片对应的网表；
遍历模块，根据所述时钟器件的输出时钟信号和输入时钟信号，确定每个输出时钟信号与输入时钟信号之间对应的分频参数，所述分频参数用于表征输出时钟信号的频率与输入时钟信号的频率的比值；
收集模块，根据所述分频参数确定目标时钟信号，其中所述目标时钟信号为分频参数小于1对应的输出时钟信号；
插入模块，针对每个所述目标时钟信号执行：
在所述网表文件中，断开所述目标时钟信号与后续器件的连接关系；
在断开处插入预设的时钟缓冲器件，其中所述时钟缓冲器件为带输出控制端的缓冲器件，所述时钟缓冲器件的输入端连接所述目标时钟信号，所述时钟缓冲器件的输出端连接所述后续器件，所述控制端连接分割验证的全局控制信号。
本说明书实施例还提供一种分割验证装置，包括：
确定模块，确定网表文件中所有时钟器件，所述网表文件包括用于分割验证的电路板中各验证芯片对应的网表；
遍历模块，根据所述时钟器件的输出时钟信号和输入时钟信号，确定每个输出时钟信号与输入时钟信号之间对应的分频参数，所述分频参数用于表征输出时钟信号的频率与输入时钟信号的频率的比值；
收集模块，根据所述分频参数确定目标时钟信号，其中所述目标时钟信号为分频参数小于1对应的输出时钟信号；
插入模块，针对每个所述目标时钟信号执行：
在所述网表文件中，断开所述目标时钟信号与后续器件的连接关系；
在断开处插入预设的时钟缓冲器件，其中所述时钟缓冲器件为带输出控制端的缓冲器件，所述时钟缓冲器件的输入端连接所述目标时钟信号，所述时钟缓冲器件的输出端连接所述后续器件；
验证模块，在处理各所述目标时钟信号后，修改所述验证芯片的管脚约束文件，以将所述控制端绑定到对应所述验证芯片的全局复位信号所对应的管脚，生成所述验证芯片对应的bit文件，以及将所述bit文件装载到所述电路板的验证芯片中以进行分割验证。
本说明书实施例还提供一种电子设备，包括：至少一个处理器；以及，与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行：本说明书中任意一项实施例所述的分割验证中时钟信号全局同步方法。
本说明书实施例还提供一种计算机存储介质，所述计算机存储介质存储有计算机可执行指令，所述计算机可执行指令设置为：本说明书中任意一项实施例所述的分割验证中时钟信号全局同步方法。
本说明书实施例还提供一种用于分割验证的电子设备，包括：至少一个处理器；以及，与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行：本说明书中任意一项实施例所述的分割验证方法。
本说明书实施例还提供一种计算机存储介质，所述计算机存储介质存储有计算机可执行指令，所述计算机可执行指令设置为：本说明书中任意一项实施例所述的分割验证方法。
与现有技术相比，本说明书实施例采用的上述至少一个技术方案能够达到的有益效果至少包括：
分割验证中，针对验证芯片（如FPGA）内部进行降频处理所得的时钟信号，直接在网表文件中在该降频时钟信号与后续电路之间插入时钟缓冲器，从而可通过对时钟缓冲器件的控制信号进行同步处理，使得各验证芯片中的时钟信号保持全局同步，即相位对齐，可为分割验证提供同相位的稳定时钟信号，可保证分割验证中的各个子模块正确、可靠地工作，保证了分割验证的正确性和可靠性。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1是分割验证中各验证芯片内部时钟信号未保持同步的示意图；
图2是分割验证中验证电路板的结构示意图；
图3是分割验证中各验证芯片内部时钟信号未保持同步造成数据不一致的示意图；
图4是本说明书实施例提供的一种分割验证中时钟信号全局同步方案的结构示意图；
图5是本说明书实施例提供的一种分割验证中时钟信号全局同步方法的流程图；
图6是本说明书实施例提供的一种分割验证中时钟信号全局同步方法中时钟缓冲器件的结构示意图；
图7是本说明书实施例提供的一种分割验证中时钟信号全局同步方法中时钟缓冲器件实现同步的示意图；
图8是本说明书实施例提供的一种分割验证中时钟信号全局同步方法中各验证芯片内部时钟信号保持同步的示意图；
图9是本说明书实施例提供的一种用于分割验证中时钟信号全局同步装置的结构示意图；
图10是本说明书实施例提供的一种用于分割验证中时钟信号全局同步电子设备的结构示意图；
图11是本说明书实施例提供的一种分割验证方案的结构示意图；
图12是本说明书实施例提供的一种分割验证方法的流程图；
图13是本说明书实施例提供的一种分割验证装置的结构示意图。
具体实施方式
下面结合附图对本申请实施例进行详细描述。
以下通过特定的具体实例说明本申请的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本申请的其他优点与功效。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。本申请还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本申请的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
要说明的是，下文描述在所附权利要求书的范围内的实施例的各种方面。应显而易见，本文中所描述的方面可体现于广泛多种形式中，且本文中所描述的任何特定结构及/或功能仅为说明性的。基于本申请，所属领域的技术人员应了解，本文中所描述的一个方面可与任何其它方面独立地实施，且可以各种方式组合这些方面中的两者或两者以上。举例来说，可使用本文中所阐述的任何数目和方面来实施设备及/或实践方法。另外，可使用除了本文中所阐述的方面中的一或多者之外的其它结构及/或功能性实施此设备及/或实践此方法。
还需要说明的是，以下实施例中所提供的图示仅以示意方式说明本申请的基本构想，图式中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
另外，在以下描述中，提供具体细节是为了便于透彻理解实例。然而，所属领域的技术人员将理解，可在没有这些特定细节的情况下实践所述方面。术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等描述的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
目前，整体设计中，同源时钟信号在经各个FPGA内部的时钟处理单元（如PLL/MMCM/DCM等）进行降频处理后，降频所得时钟信号之间往往无法再保持同相。
如图2所示，在分割验证中，即在验证电路板的原始设计中，需要将时钟芯片（比如Si5338）输出的一个100MHz时钟信号（即图中CLK_100M），分别输入到多个子板验证芯片（比如第一子板FPGA1、第二子板FPGA2等）中，并经过FPGA内部的时钟处理单元（如MMCM）处理后分别获得两个降频时钟信号，其中一个为10MHz（即图中CLK_10M1、CLK_10M2）和另一个5MHz（即图中CLK_5M1、CLK_5M2）。
如图3所示，在FPGA1和FPGA2内部均分别用100MHz时钟、10MHz时钟和5MHz时钟设计计数器，比如计数器data_100m、data_10m和data_5m，从结果波形图可以得知：在FPGA1和FPGA2中，用于作为计数器data_100m的100MHz时钟信号，其相位是完全对齐的，因而可以认为100MH时钟信号在输入到FPGA1和FPGA2是同步的，即100MHz时钟在FPGA1和FPGA2中为同相的稳定时钟信号；而该100MHz 时钟在经过FPGA内部的MMCM分频降频处理得到的时钟信号，即作为FPGA1、FPGA2中计数器data_10m的10MHz时钟信号，两者相位存在偏差，同样作为FPGA1、FPGA2中计数器data_5m的5MHz时钟信号，两者相位也存在偏差。
需要说明的是，图中信号clr、clr1、clr_n_IBUF等为控制信号，比如在时间点2048处同时控制FPGA1、FPGA2中各个计数器启动计数，这里不再展开说明。
因此，在针对同源时钟在分割验证中因FPGA内部进行降频处理而导致相位存在偏差进行同步方案改进时，提出了一种新的时钟分割同步方案。
如图4所示，在验证电路板中，仍采用同源时钟信号作为各个FPGA工作时钟，比如由Si5338时钟芯片构成时钟源，输出100MHz时钟信号（如图中CLK_100m），针对FPGA内部时钟处理单元（如MMCM）降频后输出的时钟信号，在该降频时钟信号的输出端插入一个预设的时钟缓冲器（比如BUFGCE_DIV），由该时钟缓冲器BUFGCE_DIV缓冲后再输出该降频时钟信号，进而通过控制该时钟缓冲器BUFGCE_DIV的控制端（比如同步复位和异步清零信号），对时钟缓冲器实现全局同步处理，可保证同源时钟在经过FPGA内部降频处理后所得到的各个时钟信号仍然可以保持同相，使得分割验证中同源的时钟信号在经过各FPGA内时钟处理单元的分频处理后所输出的各个时钟信号，仍可以保持同步（即相位相同），实现分割验证中时钟信号全局同步。
实施中，可在分割后的各个FPGA对应网表中进行时钟信号的分割同步操作，即可在网表中检索所有时钟器件，并针对时钟器件所输出的时钟信号进行判断，当输出时钟信号属于降频处理所得的时钟信号，则在该降频时钟的输出端插入预设的时钟缓冲器，时钟缓冲器为带控制端的缓冲器，亦即先断开该降频时钟信号与后续电路的连接关系，然后在断开处插入时钟缓冲器，其中该降频时钟信号连接时钟缓冲器的输入端，而时钟缓冲器的输出端再连接所断开的后续电路，时钟缓冲器的控制端连接到整个电路板的全局使能端（为图示简洁，图中未示出该连接关系），电路板的全局使能端可用于对电路板中的各个子板进行同步使能、异步清零等控制。
通过在分割后的网表中，检索出各个时钟器件以及输出的时钟信号，进而有针对性地对降频时钟信号进行同步处理，使得分割验证中各FPGA内部对同源时钟信号在降频处理后的各个时钟信号仍可保持同相，实现全局分割同步，保证了分割验证中各子板中验证芯片正确地、可靠地处理数据。
需要说明的是，本说明书实施例提供的时钟信号全局同步方法和/或分割验证方法，均可由终端和/或服务端来执行，以及方法中的任一步骤也可由终端和/或服务端来执行，这里不作限定。
以及，终端可包括计算机、平板电脑、移动智能设备等任一种用户终端，服务端可包括服务器或服务器集群等应用服务端，这里终端、服务端并不构成对本说明书各实施例的限定。
以下结合附图，说明本申请各实施例提供的技术方案。
本说明书实施例提供一种分割验证中时钟信号全局同步方法，可在芯片设计中进行分割验证时，保证同源时钟信号在各个分割验证芯片中仍可以保持全局同步。
如图5所示，所述时钟信号全局同步方法可包括下述步骤。
步骤S202、确定网表文件中包含的所有时钟器件。
其中，网表文件可包括用于分割验证的验证芯片对应的网表。
实施中，针对芯片设计进行验证中，可将设计文件分割为多个子模块，并将这些子模块运行在不同验证芯片中，比如将设计分割为两部分，分别运行于两片FPGA中，这时两片FPGA可采用同源时钟信号作为工作时钟。
鉴于芯片设计中各个子电路可能工作的时钟频率并不相同，因而需要在分割验证中所使用的各个FPGA芯片中，采用若干时钟处理单元（比如PLL、MMCM、DCM等），对输入的同源时钟信号进行处理，比如倍频、降频等，获得各个子电路所需的时钟信号，而且这些时钟器件可以反映在FPGA对应网表数据中。
在一些实施方式中，可在读入网表文件后，通过遍历网表文件的所有器件，来检索出所有时钟器件。
实施中，可以根据器件名称和属性，在网表文件中进行遍历，检索出所有时钟器件。
需要说明的是，可以在芯片设计中采用相同的编码规则编写时钟器件，以便于快速根据时钟器件的特性（比如器件名称、属性等）进行检索搜索，这里不对时钟器件的编码作限定。
步骤S204、根据所述时钟器件的输出时钟信号和输入时钟信号，确定每个输出时钟信号与输入时钟信号之间对应的分频参数，所述分频参数用于表征输出时钟信号的频率与输入时钟信号的频率的比值。
实施中，可以根据时钟器件的分频参数，也可以通过判断输出时钟信号的频率是否大于输入时钟信号的频率，快速确定该输出时钟信号是升频得到的时钟，还是降频得到的时钟。
例如，可根据时钟器件的分频比（如DIV参数）、倍频比（如MULT参数），确定输出时钟信号的频率是否大于输入时钟信号，比如输出时钟信号的频率fout=fin* MULT /DIV，如果输出时钟信号的频率高于输入时钟信号的频率，则为升频，低于则为降频。
步骤S206、根据所述分频参数确定若干目标时钟信号，其中所述目标时钟信号为分频参数小于1对应的输出时钟信号。
实施中，正如前述说明，FPGA内部进行升频后获得的时钟信号可保持为同相的稳定时钟信号，因而可不对该升频时钟信号进行处理，而仅对降频所得的时钟信号进行后续处理，因而需要将降频获得的时钟信号检索出来，以便于针对每个降频时钟信号进行全局同步处理。
在一些实施方式中，可在确定分频参数的同时，将各个目标时钟信号暂存于待处理集合中，即利用待处理集合记录各个待处理的目标时钟信号，这样后续处理步骤可直接基于待处理集合进行快速处理，比如集中处理，比如并行处理，可提高处理效率。
步骤S208、针对每个所述目标时钟信号执行：在所述网表文件中，断开所述目标时钟信号与后续器件的连接关系；在断开处插入预设的时钟缓冲器件，其中所述时钟缓冲器件为带输出控制端的缓冲器件，所述时钟缓冲器件的输入端连接所述目标时钟信号，所述时钟缓冲器件的输出端连接所述后续器件，所述控制端连接分割验证的全局控制信号。
实施中，可在网表中的每个目标时钟信号与后续电路之间的连接处，插入时钟缓冲器，这里后续电路可指需要直接使用到该目标时钟信号的电路。
实施中，分割验证的全局控制信号可为全局复位信号和/或全局使能信号，可根据实际的分割验证中的全局控制需要进行确定，这里不作限定。
实施中，时钟缓冲器件为带有输出控制功能的控制端缓冲器件，这样可通过分割验证中的全局控制信号，对各个时钟缓冲器件的控制端进行全局同步控制。
需要说明的是，预设的时钟缓冲器件可为根据应用需要而预设的缓冲器，也可以为芯片设计工具、验证工具、分割工具等工具提供的时钟缓冲器件，还可以是验证芯片中具有的时钟缓冲器件。
通过步骤S202至步骤S208，在分割验证中，由于验证芯片内部对同源时钟信号进行降频处理后得到的时钟信号，这些降频时钟信号无法保持同步，即相位不再相同，因而针对这些降频得到的时钟信号，在该时钟信号与后续电路之间插入预设的时钟缓冲器件，而且时钟缓冲器件的控制端连接到分割验证中的全局控制信号，进而可通过全局控制信号来控制时钟缓冲器件的控制端，使得分割验证中各个时钟信号仍可以保持同相，实现分割验证中时钟信号全局同步，为分割验证提供同相的稳定时钟信号，保证了分割验证的正确性、可靠性等质量指标，同时提高分割验证效率。
在一些实施方式中，可通过调用原语的方式调用器件库中的全局时钟缓冲器件，提高处理的准确性和可靠性。
实施中，可采用设计工具提供的FPGA器件库中的器件，比如BUFGCE_DIV，其中BUFGCE_DIV是带有同步使能和异步清零的全局时钟缓冲器件，下面说明中可记为BUFGCE_DIV。
如图6所示，时钟缓冲器BUFGCE_DIV是一种带有同步使能、异步清零和分频功能的高散出全局时钟缓冲器件，通常用于时钟网络，在FPGA芯片内部资源量丰富，在该原理框图中，BUFGCE_DIV有一个输入I、一个同步使能端CE、一个异步清零端CLR和一个输出端O。
还有，各引脚的描述如下表1所示：
ort Direction Width Function
CE 输入 1 Buffer输出使能信号
CLR 输入 1 异步清零控制信号
I 输入 1 Buffer输入
O 输出 1 Buffer输出
表1 时钟缓冲器件BUFGCE_DIV的引脚描述
以及，可通过原语调用实现时钟缓冲器件的调用。
其中，BUFGCE_DIV的原语调用方式可以如下所示：
UFGCE_DIV#(
.BUFGCE_DIVIDE(1)， //分频系数可为1-8
.IS_CE_INVERTED(1'b0)，//器件的CE端的输入信号是否需要反向，当此处值为1′b0时，CE端高电平使能输出有效，当为1′b1时，CE端低电平输出有效
.IS_CLR_INVERTED(1'b0)，//器件的CLR端的输入信号是否需要反向，当此处为1′b0时，CLR端高电平将输出信号置零，当为1′b1时，CLR 端低电平将输出信号清零
.IS_I_INVERTED(1'b0) //时否对输入信号进行反向
)。
BUFGCE_DIV_inst(
.O(O)， //输出信号
.CE(CE)， //buffer使能信号，1 bit
.CLR(CLR)，//异步清零信号。
.I(I) //输入信号
)。
如图7所示，从BUFGCE_DIV的时序波形图可知，在同步使能端（CE）和异步清零端（CLR）作用下，可保证时钟缓冲器件的输出信号与输入信号同步，从而通过分割验证的全局控制信号（比如全局复位、全局使能）控制时钟缓冲器件后，保证了各个验证芯片（如FPGA）内部进行降频处理所得的时钟信号实现全局同步。
在一些实施方式中，还可将分割网表中已有的时钟缓冲器件通过复制操作，实现时钟缓冲器件在网表中的调用后插入操作，通过复制操作，不仅可以保证连接正确性，还可提高处理效率。
需要说明的是，在分割网表中进行器件复制操作并非本说明书实施例的重点内容，这里不作展开说明。
在一些实施方式中，分割验证中，各个验证芯片的全局复位信号通常与分割验证的全局控制信号进行连接，以通过全局控制信号来同步各个验证芯片的复位同步。这时，可将时钟缓冲器件的控制端连接到该时钟缓冲器件所在的验证芯片的全局复位信号。
实施中，可通过修改所述验证芯片的管脚约束文件，来将所述控制端绑定到所述验证芯片的全局复位信号对应的管脚。
例如，可将前述实施例中时钟缓冲器件的同步使能端（CE）连接到FPGA的全局使能端，可将异步清零端（CLR）连接到FPGA的全局复位信号，为图示简洁和阅读方便，前述实施例中的图示中未标识这些连接。
为便于理解，这里给出根据前述任一实施例在分割验证中进行时钟信号全局同步的结果示例说明。
如图8所示，在分割验证中，两片验证用的FPGA均对输入的同源时钟信号（比如100MHz的时钟信号）进行降频处理，其中降频得到25MHz和12.5MHz两种时钟信号，并分别在FPGA1、FPGA2中利用100MHz、25MHz和12.5MHz的时钟信号作为三个计数器（如图中的data_100m、data_25m、data_12m_5）的时钟信号，从结果波形数据可知：在FPGA1、FPGA2内部，三个计数器所用的时钟信号，不仅相同频率的时钟信号保持同步（即相位相同），而且不同频率的时钟信号也保持同步，因而分割验证中时钟信号实现了全局分割同步，可保证分割验证的正确性和可靠性。
基于相同发明构思，本说明书实施例还提供与前述分割验证中时钟信号全局同步方法对应的装置、电子设备以及计算机存储介质。
如图9所示，本说明书实施例提供的一种分割验证中时钟信号全局同步装置，可包括：确定模块401，确定网表文件中包含的所有时钟器件，所述网表文件包括用于分割验证的验证芯片对应的网表；遍历模块403，根据所述时钟器件的输出时钟信号和输入时钟信号，确定每个输出时钟信号与输入时钟信号之间对应的分频参数，所述分频参数用于表征输出时钟信号的频率与输入时钟信号的频率的比值；收集模块405，根据所述分频参数确定目标时钟信号，其中所述目标时钟信号为分频参数小于1对应的输出时钟信号；以及插入模块407，针对每个所述目标时钟信号执行：在所述网表文件中，断开所述目标时钟信号与后续器件的连接关系；在断开处插入预设的时钟缓冲器件，其中所述时钟缓冲器件为带输出控制端的缓冲器件，所述时钟缓冲器件的输入端连接所述目标时钟信号，所述时钟缓冲器件的输出端连接所述后续器件，所述控制端连接分割验证的全局控制信号。
可选地，确定网表文件中包含的所有时钟器件，可包括：根据器件名称和属性，在网表文件中进行遍历，检索出所有时钟器件。
可选地，所述时钟缓冲器件包括FPGA中的全局时钟缓冲器件BUFGCE_DIV；
所述分割验证中时钟信号全局同步装置还可包括：原语模块（图中未示出），调用所述BUFGCE_DIV。
可选地，所述控制端连接分割验证的全局控制信号，包括：修改所述验证芯片的管脚约束文件，以将所述控制端绑定到所述验证芯片的全局复位信号对应的管脚。
可选地，所述分割验证中时钟信号全局同步装置还可包括：集合模块（图中未示出），建立待处理集合，所述待处理集合用于记录待处理的目标时钟信号。
这时，根据所述分频参数确定目标时钟信号，包括：根据所述分频参数确定目标时钟信号，并将所述目标时钟信号记录于所述待处理集合中。
可选地，在断开处插入预设的时钟缓冲器件，包括：将预设的时钟缓冲器件复制到所述断开处，以在断开处插入所述时钟缓冲器件。
如图10所示，本说明书实施例提供一种用于分割验证中时钟信号全局同步的电子设备，图中示出了该电子设备500的结构，以用于实现前述任一实施例对应的方案，这里电子设备500仅仅是一个示例，不应对本发明实施例的功能和使用范围带来限定。
如图10所示，在电子设备500中，可包括：至少一个处理器510；以及，
与所述至少一个处理器通信连接的存储器520；其中，
所述存储器存储520有可被所述至少一个处理器510执行的指令，所述指令被所述至少一个处理器510执行，以使所述至少一个处理器510能够执行：
确定网表文件中包含的所有时钟器件，所述网表文件包括用于分割验证的验证芯片对应的网表；
根据所述时钟器件的输出时钟信号和输入时钟信号，确定每个输出时钟信号与输入时钟信号之间对应的分频参数，所述分频参数用于表征输出时钟信号的频率与输入时钟信号的频率的比值；
根据所述分频参数确定目标时钟信号，其中所述目标时钟信号为分频参数小于1对应的输出时钟信号；
针对每个所述目标时钟信号执行：
在所述网表文件中，断开所述目标时钟信号与后续器件的连接关系；
在断开处插入预设的时钟缓冲器件，其中所述时钟缓冲器件为带输出控制端的缓冲器件，所述时钟缓冲器件的输入端连接所述目标时钟信号，所述时钟缓冲器件的输出端连接所述后续器件，所述控制端连接分割验证的全局控制信号。
需要说明的是，电子设备500可以以通用计算设备的形式表现，例如其可以为服务器设备。
实施中，电子设备500的组件可以包括但不限于：上述至少一个处理器510、上述至少一个存储器520、连接不同系统组件(包括存储器520和处理器510)的总线530，其中总线530可包括数据总线、地址总线和控制总线。
实施中，存储器520可以包括易失性存储器，例如随机存取存储器（RAM）5201和/或高速缓存存储器5202，还可以进一步包括只读存储器（ROM）5203。
存储器520还可以包括具有一组(至少一个)程序模块5204的程序工具5205，这样的程序模块5204包括但不限于：操作系统、一个或者多个应用程序、其它程序模块以及程序数据，这些示例中的每一个或某种组合中可能包括网络环境的实现。
处理器510通过运行存储在存储器520中的计算机程序，从而执行各种功能应用以及数据处理。
电子设备500也可以与一个或多个外部设备540（例如键盘、指向设备等）通信。这种通信可以通过输入/输出（I/O）接口550进行。并且，电子设备500还可以通过网络适配器560与一个或者多个网络（例如局域网（LAN），广域网（WAN）和/或公共网络，例如因特网）通信，网络适配器560通过总线530与电子设备500中的其它模块通信。应当明白，尽管图中未示出，可以结合电子设备500使用其它硬件和/或软件模块，包括但不限于：微代码、设备驱动器、冗余处理器、外部磁盘驱动阵列、RAID（磁盘阵列）系统、磁带驱动器以及数据备份存储系统等。
应当注意，尽管在上文详细描述中提及了电子设备的若干单元/模块或子单元/模块，但是这种划分仅仅是示例性的并非强制性的。实际上，根据本申请的实施方式，上文描述的两个或更多单元/模块的特征和功能可以在一个单元/模块中具体化。反之，上文描述的一个单元/模块的特征和功能可以进一步划分为由多个单元/模块来具体化。
基于相同发明构思，本说明书实施例提供一种用于分割验证中时钟信号全局同步的计算机存储介质，所述计算机存储介质存储有计算机可执行指令，所述计算机可执行指令设置为：
确定网表文件中包含的所有时钟器件，所述网表文件包括用于分割验证的验证芯片对应的网表；
根据所述时钟器件的输出时钟信号和输入时钟信号，确定每个输出时钟信号与输入时钟信号之间对应的分频参数，所述分频参数用于表征输出时钟信号的频率与输入时钟信号的频率的比值；
根据所述分频参数确定目标时钟信号，其中所述目标时钟信号为分频参数小于1对应的输出时钟信号；
针对每个所述目标时钟信号执行：
在所述网表文件中，断开所述目标时钟信号与后续器件的连接关系；
在断开处插入预设的时钟缓冲器件，其中所述时钟缓冲器件为带输出控制端的缓冲器件，所述时钟缓冲器件的输入端连接所述目标时钟信号，所述时钟缓冲器件的输出端连接所述后续器件，所述控制端连接分割验证的全局控制信号。
需要说明的是，所述计算机存储介质可以包括但不限于：便携式盘、硬盘、随机存取存储器、只读存储器、可擦拭可编程只读存储器、光存储器件、磁存储器件或上述的任意合适的组合。
在可能的实施方式中，本发明还可以提供将数据处理实现为一种程序产品的形式，其包括程序代码，当所述程序产品在终端设备上运行时，所述程序代码用于使所述终端设备执行前述任意一个实施例所述方法中的若干步骤。
其中，可以以一种或多种程序设计语言的任意组合来编写用于执行本发明中的程序代码，所述程序代码可以完全地在用户设备上执行、部分地在用户设备上执行、作为一个独立的软件包执行、部分在用户设备上部分在远程设备上执行或完全在远程设备上执行。
基于相同发明构思，本说明书实施例提供一种分割验证方法、装置、电子设备及计算机存储介质。
如图11所示，在对一个芯片设计进行分割验证中，将设计文件分割为4部分，并将这些部分分别运行于验证电路板中对应的FPGA板中，比如子板FPGA板1至FPGA板4等验证板，而且各验证板中需要多个全局时钟信号（比如6个global clock）和多个复位信号（比如3个reset in），而且在FPGA板中，还可能需要将输入的全局时钟进行升频、降频等处理，以满足芯片设计的分割验证中各个子电路的时钟信号需求。
如图12所示，本说明书实施例提供一种分割验证方法，可包括以下步骤。
步骤S602、确定网表文件中所有时钟器件，所述网表文件包括用于分割验证的电路板中各验证芯片对应的网表。
步骤S604、根据所述时钟器件的输出时钟信号和输入时钟信号，确定每个输出时钟信号与输入时钟信号之间对应的分频参数，所述分频参数用于表征输出时钟信号的频率与输入时钟信号的频率的比值。
步骤S606、根据所述分频参数确定目标时钟信号，其中所述目标时钟信号为分频参数小于1对应的输出时钟信号。
步骤S608、针对每个所述目标时钟信号执行：在所述网表文件中，断开所述目标时钟信号与后续器件的连接关系；在断开处插入预设的时钟缓冲器件，其中所述时钟缓冲器件为带输出控制端的缓冲器件，所述时钟缓冲器件的输入端连接所述目标时钟信号，所述时钟缓冲器件的输出端连接所述后续器件。
步骤S610、在处理各所述目标时钟信号后，修改所述验证芯片的管脚约束文件，以将所述控制端绑定到对应所述验证芯片的全局复位信号所对应的管脚。
实施中，通过修改管脚约束文件，统一将时钟缓冲器件的控制端连接到各自所在的验证芯片（比如FPGA）的全局复位信号的管脚。
步骤S612、生成所述验证芯片对应的bit文件。
实施中，可通过编译FPGA的工程文件，生成bit文件，其中bit文件为下载到FPGA中的二进制字符数据的文件。
步骤S614、将所述bit文件装载到所述电路板的验证芯片中以进行分割验证。
通过将bit文件装载到FPGA中，FPGA可根据装载的bit数据进行工作。
通过步骤S602至S614，在开发板套件（即验证电路板）上电后，将编译生成的bit文件下载到开发板套件中，进而可通过上位机配置FPGA开发板中的时钟频率（比如通过配置时钟管理芯片Si5338，产生各个FPGA板所需的全局时钟），还可通过操作电路板上的全局复位按键（图中未示出），可以实现全局时钟相位的对齐，即分割验证中时钟信号全局同步，进而基于同步时钟可进行正确、可靠的分割验证。
需要说明的是，前述步骤可参见前述各个实施例的相关说明，这里仅作简要示例说明。
在一些实施方式中，在分割验证中，系统需要多个开发板套件（如前述包含有多个FPGA板的验证电路板）来配合工作时，可在多个开发板套件和上位机之间通过千兆以太网通信，进而可通过上位机可以实现全局时钟资源频率的调整、全局复位操作等控制。因此，在电路板的数量至少为两个时，所述分割验证方法还包括：在所述电路板与上位机之间通过千兆以太网进行通信；和/或，在多个开发板套件通过线缆进行传输数据。
如图13所示，本说明书实施例提供一种分割验证装置，可包括：确定模块701，确定网表文件中所有时钟器件，所述网表文件包括用于分割验证的电路板中各验证芯片对应的网表；遍历模块703，根据所述时钟器件的输出时钟信号和输入时钟信号，确定每个输出时钟信号与输入时钟信号之间对应的分频参数，所述分频参数用于表征输出时钟信号的频率与输入时钟信号的频率的比值；收集模块705，根据所述分频参数确定目标时钟信号，其中所述目标时钟信号为分频参数小于1对应的输出时钟信号；插入模块707，针对每个所述目标时钟信号执行：在所述网表文件中，断开所述目标时钟信号与后续器件的连接关系；在断开处插入预设的时钟缓冲器件，其中所述时钟缓冲器件为带输出控制端的缓冲器件，所述时钟缓冲器件的输入端连接所述目标时钟信号，所述时钟缓冲器件的输出端连接所述后续器件；验证模块709，在处理各所述目标时钟信号后，修改所述验证芯片的管脚约束文件，以将所述控制端绑定到对应所述验证芯片的全局复位信号所对应的管脚，生成所述验证芯片对应的bit文件，以及将所述bit文件装载到所述电路板的验证芯片中以进行分割验证。
可选地，在所述电路板的数量至少为两个时，所述分割验证装置还可包括：通信模块（图中未示出），在所述电路板与上位机之间通过千兆以太网进行通信。
基于相同发明构思，本说明书实施例还提供一种用于分割验证的电子设备，以用于实现前述任一实施例对应的分割验证方案。
需要说明的是，该电子设备，可包括：至少一个处理器；以及，与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行前述任一实施例所述的分割验证方法，具体可参照前述的电子设备实施例的说明方式，这里不再展开说明。
基于相同发明构思，本说明书实施例还提供一种用于分割验证的计算机存储介质，所述计算机存储介质存储有计算机可执行指令，所述计算机可执行指令设置为：用于实现前述任一实施例对应的分割验证方法的指令。
需要说明的是，该计算机存储介质的说明，具体可参照前述实施例的说明方式，这里不再展开说明。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例侧重说明的都是与其他实施例的不同之处。尤其，对于后面说明的产品实施例而言，由于其与方法是对应的，描述比较简单，相关之处参见方法实施例的部分说明即可。
本说明书中，各个实施例均可为完全硬件实施例、完全软件实施例或结合软件和硬件实施的实施例。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (14)

1.一种分割验证中时钟信号全局同步方法，其特征在于，包括：
确定网表文件中包含的所有时钟器件，所述网表文件包括用于分割验证的验证芯片对应的网表；
根据所述时钟器件的输出时钟信号和输入时钟信号，确定每个输出时钟信号与输入时钟信号之间对应的分频参数，所述分频参数用于表征输出时钟信号的频率与输入时钟信号的频率的比值；
根据所述分频参数确定目标时钟信号，其中所述目标时钟信号为分频参数小于1对应的输出时钟信号；
针对每个所述目标时钟信号执行：
在所述网表文件中，断开所述目标时钟信号与后续器件的连接关系；
在断开处插入预设的时钟缓冲器件，其中所述时钟缓冲器件为带输出控制端的缓冲器件，所述时钟缓冲器件的输入端连接所述目标时钟信号，所述时钟缓冲器件的输出端连接所述后续器件，所述控制端连接分割验证的全局控制信号。
2.根据权利要求1所述的分割验证中时钟信号全局同步方法，其特征在于，确定网表文件中包含的所有时钟器件，包括：
根据器件名称和属性，在网表文件中进行遍历，检索出所有时钟器件。
3.根据权利要求1所述的分割验证中时钟信号全局同步方法，其特征在于，所述时钟缓冲器件包括FPGA中的全局时钟缓冲器件BUFGCE_DIV；
所述分割验证中时钟信号全局同步方法还包括：调用所述BUFGCE_DIV。
4.根据权利要求1所述的分割验证中时钟信号全局同步方法，其特征在于，所述控制端连接分割验证的全局控制信号，包括：
修改所述验证芯片的管脚约束文件，以将所述控制端绑定到所述验证芯片的全局复位信号对应的管脚。
5.根据权利要求1所述的分割验证中时钟信号全局同步方法，其特征在于，所述分割验证中时钟信号全局同步方法还包括：建立待处理集合，所述待处理集合用于记录待处理的目标时钟信号；
根据所述分频参数确定目标时钟信号，包括：
根据所述分频参数确定目标时钟信号，并将所述目标时钟信号记录于所述待处理集合中。
6.根据权利要求1所述的分割验证中时钟信号全局同步方法，其特征在于，在断开处插入预设的时钟缓冲器件，包括：将预设的时钟缓冲器件复制到所述断开处，以在断开处插入所述时钟缓冲器件。
7.一种分割验证方法，其特征在于，包括：
确定网表文件中所有时钟器件，所述网表文件包括用于分割验证的电路板中各验证芯片对应的网表；
根据所述时钟器件的输出时钟信号和输入时钟信号，确定每个输出时钟信号与输入时钟信号之间对应的分频参数，所述分频参数用于表征输出时钟信号的频率与输入时钟信号的频率的比值；
根据所述分频参数确定目标时钟信号，其中所述目标时钟信号为分频参数小于1对应的输出时钟信号；
针对每个所述目标时钟信号执行：
在所述网表文件中，断开所述目标时钟信号与后续器件的连接关系；
在断开处插入预设的时钟缓冲器件，其中所述时钟缓冲器件为带输出控制端的缓冲器件，所述时钟缓冲器件的输入端连接所述目标时钟信号，所述时钟缓冲器件的输出端连接所述后续器件；
在处理各所述目标时钟信号后，修改所述验证芯片的管脚约束文件，以将所述控制端绑定到对应所述验证芯片的全局复位信号所对应的管脚；
生成所述验证芯片对应的bit文件；
将所述bit文件装载到所述电路板的验证芯片中以进行分割验证。
8.根据权利要求7所述的分割验证方法，其特征在于，所述电路板的数量至少为两个，所述分割验证方法还包括：
在所述电路板与上位机之间通过千兆以太网进行通信；
和/或，两块或者多块所述电路板之间通过线缆传输数据。
9.一种分割验证中时钟信号全局同步装置，其特征在于，包括：
确定模块，确定网表文件中包含的所有时钟器件，所述网表文件包括用于分割验证的验证芯片对应的网表；
遍历模块，根据所述时钟器件的输出时钟信号和输入时钟信号，确定每个输出时钟信号与输入时钟信号之间对应的分频参数，所述分频参数用于表征输出时钟信号的频率与输入时钟信号的频率的比值；
收集模块，根据所述分频参数确定目标时钟信号，其中所述目标时钟信号为分频参数小于1对应的输出时钟信号；
插入模块，针对每个所述目标时钟信号执行：
在所述网表文件中，断开所述目标时钟信号与后续器件的连接关系；
在断开处插入预设的时钟缓冲器件，其中所述时钟缓冲器件为带输出控制端的缓冲器件，所述时钟缓冲器件的输入端连接所述目标时钟信号，所述时钟缓冲器件的输出端连接所述后续器件，所述控制端连接分割验证的全局控制信号。
10.一种分割验证装置，其特征在于，包括：
确定模块，确定网表文件中所有时钟器件，所述网表文件包括用于分割验证的电路板中各验证芯片对应的网表；
遍历模块，根据所述时钟器件的输出时钟信号和输入时钟信号，确定每个输出时钟信号与输入时钟信号之间对应的分频参数，所述分频参数用于表征输出时钟信号的频率与输入时钟信号的频率的比值；
收集模块，根据所述分频参数确定目标时钟信号，其中所述目标时钟信号为分频参数小于1对应的输出时钟信号；
插入模块，针对每个所述目标时钟信号执行：
在所述网表文件中，断开所述目标时钟信号与后续器件的连接关系；
在断开处插入预设的时钟缓冲器件，其中所述时钟缓冲器件为带输出控制端的缓冲器件，所述时钟缓冲器件的输入端连接所述目标时钟信号，所述时钟缓冲器件的输出端连接所述后续器件；
验证模块，在处理各所述目标时钟信号后，修改所述验证芯片的管脚约束文件，以将所述控制端绑定到对应所述验证芯片的全局复位信号所对应的管脚，生成所述验证芯片对应的bit文件，以及将所述bit文件装载到所述电路板的验证芯片中以进行分割验证。
11.一种电子设备，其特征在于，包括：
至少一个处理器；以及，与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行：如权利要求1-6中任意一项所述的分割验证中时钟信号全局同步方法。
12.一种计算机存储介质，其特征在于，所述计算机存储介质存储有计算机可执行指令，所述计算机可执行指令设置为：如权利要求1-6中任意一项所述的分割验证中时钟信号全局同步方法。
13.一种电子设备，其特征在于，包括：
至少一个处理器；以及，与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行：如权利要求7-8中任意一项所述的分割验证方法。
14.一种计算机存储介质，其特征在于，所述计算机存储介质存储有计算机可执行指令，所述计算机可执行指令设置为：如权利要求7-8中任意一项所述的分割验证方法。
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