CN114546028A - 一种adpll时钟芯片的验证方法、装置及介质 - Google Patents

一种adpll时钟芯片的验证方法、装置及介质 Download PDF

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CN114546028A CN202210169953.5A CN202210169953A CN114546028A CN 114546028 A CN114546028 A CN 114546028A CN 202210169953 A CN202210169953 A CN 202210169953A CN 114546028 A CN114546028 A CN 114546028A
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Abstract

本申请公开了一种adpll时钟芯片的验证方法、装置及介质，应用于时钟芯片领域，该方法的验证平台获取参考时钟和实际时钟的相位差后，根据相位差确定出adpll时钟芯片的性能参数。性能参数包括相噪水平和/或锁定时间，其中相噪水平为根据相位差得到功率谱密度以确定的，锁定时间为adpll时钟芯片开始工作至adpll时钟芯片进入锁定状态的时间差值，相位差小于设定的阈值时判定adpll时钟芯片进入锁定状态；得到对应的性能参数即完成对adpll时钟芯片性能的验证。由于得到的性能参数为相噪水平和/或锁定时间，故可以直观地确定锁相环的性能。

Description

一种adpll时钟芯片的验证方法、装置及介质
技术领域
本申请涉及时钟芯片领域，特别是涉及一种adpll时钟芯片的验证方法、装置及介质。
背景技术
近年来，数字电路迎来大发展，数字锁相环(adpll)时钟芯片可以满足低功耗、抗干扰和易集成的全部需求，成为了锁相环研究的重要方向。对于adpll时钟芯片的性能进行验证是十分必要的，图1是当前对于adpll时钟芯片的验证环境示意图，其中，通过激励发生器101向adpll时钟芯片209输入不同的激励，即参考时钟，并监控adpll时钟芯片209的数控振荡器(Digital-Controlled Oscillator，dco)输出的实际时钟就可以完成性能验证。
但由于adpll时钟芯片输出的是时钟(clk)信号，只能通过波形来观测dco振荡器的震荡输出，不能直观地确定锁相环的性能。
由此可见，如何直观地确定锁相环的性能，是本领域技术人员亟待解决的问题。
发明内容
本申请的目的是提供一种adpll时钟芯片的验证方法、装置及介质，便于直观地确定锁相环的性能。
为解决上述技术问题，本申请提供一种adpll时钟芯片的验证方法，包括：
向所述adpll时钟芯片输入参考时钟以得到所述adpll时钟芯片的实际时钟；
获取所述参考时钟和所述实际时钟的相位差；
通过所述相位差确定出所述adpll时钟芯片的性能参数，所述性能参数包括相噪水平和/或锁定时间，其中所述相噪水平为根据所述相位差得到功率谱密度以确定的，所述锁定时间为所述adpll时钟芯片开始工作至所述adpll时钟芯片进入锁定状态的时间差值，所述相位差小于设定的阈值时判定所述adpll时钟芯片进入所述锁定状态。
优选地，所述向所述adpll时钟芯片输入参考时钟包括：
通过重载的方式向所述adpll时钟芯片输入所述参考时钟。
优选地，所述向所述adpll时钟芯片输入参考时钟具体为：
向所述adpll时钟芯片输入频率固定或频率递增的所述参考时钟。
优选地，根据所述功率谱密度确定所述相噪水平包括：
使用布莱克曼窗对所述功率谱密度进行加窗处理后，根据所述功率谱密度确定所述相噪水平。
优选地，所述获取所述参考时钟和所述实际时钟的相位差之后，还包括：
对所述相位差进行傅里叶变换将噪声从时域转换至频域以得到所述噪声的频域分布曲线；
根据所述频域分布曲线得到所述噪声的频点分布。
优选地，在寄存器模型中存有所述adpll时钟芯片的寄存器的设置参数，所述设置参数包括：地址、位宽、读写类型、默认值、后门访问路径，激励源通过所述寄存器模型的所述设置参数产生激励，所述方法还包括：
判断所述寄存器模型与所述寄存器的设置参数是否一致；
若否，则发出警告。
优选地，还包括：
获取所述adpll时钟芯片的代码覆盖率和功能覆盖率，其中所述代码覆盖率包括行覆盖率、分支覆盖率、路径覆盖率、翻转覆盖率、条件覆盖率、有限状态机覆盖率；
根据所述代码覆盖率和所述功能覆盖率确定出冗余的代码和/或功能并对所述adpll时钟芯片进行改进。
为解决上述技术问题，本申请还提供一种adpll时钟芯片的验证装置，包括：
输入模块，用于向所述adpll时钟芯片输入参考时钟以得到所述adpll时钟芯片的实际时钟；
获取模块，用于获取所述参考时钟和所述实际时钟的相位差；
确定模块，用于通过所述相位差确定出所述adpll时钟芯片的性能参数，所述性能参数包括相噪水平和/或锁定时间，其中所述相噪水平为根据所述相位差得到功率谱密度以确定的，所述锁定时间为所述adpll时钟芯片开始工作至所述adpll时钟芯片进入锁定状态的时间差值，所述相位差小于设定的阈值时判定所述adpll时钟芯片进入所述锁定状态。
为解决上述技术问题，本申请还提供一种adpll时钟芯片的验证装置，包括：存储器，用于存储计算机程序；
处理器，用于执行计算机程序时实现上述adpll时钟芯片的验证方法的步骤。
为解决上述技术问题，本申请还提供一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现上述adpll时钟芯片的验证方法的步骤。
本申请所提供的adpll时钟芯片的验证方法，验证平台中的时钟模型(clk_model)向adpll时钟芯片输入不同的参考时钟，adpll时钟芯片收到激励后会输出一个实际时钟；验证平台获取参考时钟和实际时钟的相位差后，根据相位差确定出adpll时钟芯片的性能参数。性能参数包括相噪水平和/或锁定时间，其中相噪水平为根据相位差得到功率谱密度以确定的，锁定时间为adpll时钟芯片开始工作至adpll时钟芯片进入锁定状态的时间差值，相位差小于设定的阈值时判定adpll时钟芯片进入锁定状态；得到对应的性能参数即完成对adpll时钟芯片性能的验证。由于得到的性能参数为相噪水平和/或锁定时间，故可以直观地确定锁相环的性能。
本申请还提供了一种adpll时钟芯片的验证装置及介质，与上述方法对应，故具有与上述方法相同的有益效果。
附图说明
为了更清楚地说明本申请实施例，下面将对实施例中所需要使用的附图做简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是当前对于adpll时钟芯片的验证环境示意图；
图2是本申请实施例对于adpll时钟芯片的验证环境示意图；
图3为本申请实施例提供的一种adpll时钟芯片的验证方法的流程图；
图4为本申请实施例提供的相噪水平计算流程图；
图5为本申请实施例提供的adpll时钟芯片的验证装置的结构图；
图6为本申请另一实施例提供的adpll时钟芯片的验证装置的结构图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本申请保护范围。
本申请的核心是提供一种adpll时钟芯片的验证方法、装置及介质。
为了使本技术领域的人员更好地理解本申请方案，下面结合附图和具体实施方式对本申请作进一步的详细说明。
本申请提供了一种adpll时钟芯片的验证方法及验证系统，该方法或系统可以采用基于通用验证方法学(Universal Verification Methodology，UVM)的验证平台(adpll_tb)和基于matlab结果分析平台的结果分析组件(adpll_analysis)实现相关功能，adpll_tb验证平台实现对adpll时钟芯片激励源的输入和输出结果的收集，验证系统中各个UVM验证组件包括：激励源(spi_sequence)、寄存器模型(register_model)、时钟激励源(clk_sequence)、事务转换组件(my_adapt)、代理器(spi_agent)、事务传输通道(spi_sequencer)、协议驱动(spi_driver)、协议监视器(spi_monitor)、时钟驱动(clk_driver)、时钟监视器(clk_monitor)、覆盖率收集组件(coverage)、相噪分析组件(phase_noise_analysis)、锁定时间分析组件(lock_time_analysis)等，上述组件只是本申请实施例提供的一种方案，不对其他方案造成限定。
图2是本申请实施例对于adpll时钟芯片的验证环境示意图，图中给出的组件以及连接方式只是本申请实施例中的一种，并不对其他方式造成限定，图中包括：adpll时钟芯片209、激励产生组件201、结果分析组件207、验证平台208；其中，验证平台208包括：环境封装组件202、覆盖率收集组件205、时钟监视器206；环境封装组件202又包括：事务转换组件、代理器203、时钟模型204。其中代理器203是事务传输通道、协议驱动和协议监视器的封装体。环境封装组件202将验证平台208上用到的固定不变的组件都封装在一起。这样，当要运行不同测试用例时，只要在测试用例中实例化环境封装组件202即可。激励产生组件201由寄存器模型、激励源以及事务转换组件组成，事务转换组件既属于激励产生组件201，又属于验证平台208。
一般情况下激励有两个，一个是输入的参考时钟，另一个是通过spi总线(spi_bus)进行的adpll时钟芯片209的寄存器配置，即对寄存器的设置参数进行配置，配置寄存器的事务级报文以spi总线完成发送和接收。激励传输至adpll时钟芯片209的过程如下，寄存器模型实现内部控制，寄存器模型中标志寄存器的地址、读写类型、复位值、后门访问路径等信息。激励源主要调用寄存器模型的信息，再将这个信息传输给事务转换组件。事务转换组件将该信息转换成transaction事务级，转换后的信息为spi_transaction，转换之后将spi_transaction发送至事务传输通道，当协议驱动要求数据时，事务传输通道就把spi_transaction转发给协议驱动。协议驱动将spi_transaction里的信息驱动到adpll时钟芯片209的端口上，这相当于完成了从transaction事务级到adpll时钟芯片209能够接受的端口级信息的转换。协议监视器做的事情与协议驱动相反，协议驱动向adpll时钟芯片209的端口上发送数据，而协议监视器则是从adpll时钟芯片209的端口上接收数据，并且把接收到的数据转换成spi_transaction，用于后续系统升级时构建参考模型。从整体的连接方式来看，激励产生组件201与验证平台208相连，验证平台208又与adpll时钟芯片209相连，用于将激励产生组件201生成的激励发送至adpll时钟芯片209，具体发送过程如上，验证平台208还用于对adpll时钟芯片209输出结果进行收集。验证平台208与结果分析组件207相连，将adpll时钟芯片209的输出结果发送至分析组件207以便于分析组件207对该输出结果进行分析；分析组件207可对adpll时钟芯片209中的数控dco振荡的时钟和环路锁定时间标志进行分析，直观绘制出当前配置锁相环的锁定时间和相噪图。整个平台的具体的执行过程：1、启动仿真进程；2、时钟模型输出参考时钟源fref；3、后门访问寄存器设定环路带宽、频率控制字等配置；4、收集锁定状态；5、等待环路锁定；6、在adpll时钟芯片209锁定后收集dco的震荡时钟周期，为了加速仿真的运行，收集dco经过16分频后时钟周期；7、平台运行1ms后仿真进程结束；8、启动相噪分析和锁定时间分析进程。
代理器203的作用主要是从可重用性的角度考虑的，代理器203把事务传输通道、协议驱动和协议监视器封装在一起，并根据参数值来决定是只实例化协议监视器还是要同时实例化事务传输通道、协议驱动和协议监视器，代理器203本身有一种属性is_active机制，is_active是代理器203的一个成员，缺省值是UVM_ACTIVE，这表示处在active模式的代理器203需要例化事务传输通道、协议驱动和协议监视器；而如果is_active的值是UVM_PASSIVE，这表示代理器203是passive模式，只进行例化协议监视器。时钟模型204包括时钟驱动和时钟激励源，时钟驱动的功能主要是输出固定频率或变化频率的参考时钟；时钟激励源功能是在不同的激励源中重载时钟激励源输出的不同频率类型的参考时钟。覆盖率收集组件205构建不同频点的仓来收集功能覆盖率和代码覆盖率，代码覆盖率包括：收集行覆盖率(line coverage)、分支覆盖率(branch coverage)、路径覆盖率(path coverage)、翻转覆盖率(toggle coverage)、条件覆盖率(conditional coverage)、有限状态机覆盖率(fsm coverage)等。
图3为本申请实施例提供的一种adpll时钟芯片的验证方法的流程图，如图所示，该方法包括以下步骤：
S10：向adpll时钟芯片输入参考时钟以得到adpll时钟芯片的实际时钟。
S11：获取参考时钟和实际时钟的相位差。
S12：通过相位差确定出adpll时钟芯片的性能参数，性能参数包括相噪水平和/或锁定时间，其中相噪水平为根据相位差得到功率谱密度以确定的，锁定时间为adpll时钟芯片开始工作至adpll时钟芯片进入锁定状态的时间差值，相位差小于设定的阈值时判定adpll时钟芯片进入锁定状态。
一般来说向adpll时钟芯片209输入参考时钟的组件可以是激励发生器，也可以是验证平台中的时钟模型204，负责参考时钟的产生和输出，实际应用时不限于这些方式。向adpll时钟芯片209输入参考时钟之后，adpll时钟芯片209会产生一个实际时钟，实际时钟可以是adpll时钟芯片209中的dco震荡的实际时钟。获取参考时钟和实际时钟的相位差的具体方式不作限定，可以通过图2中的各种组件进行获取。比较实际时钟和参考时钟的相位差，若相位差小于阈值则判定为锁定状态，阈值的大小不作限定，从芯片开始仿真到进入锁定状态这段时间即为锁定时间；通过相位差得到功率谱密度，并估计出adpll时钟芯片的相噪水平。最后根据这两个性能参数中的任意一个或两个对adpll时钟芯片进行验证，可以直观地确定锁相环的性能。锁定时间越短越好，相噪的带内带外曲线越低越好。
相噪水平和锁定时间的其中一种获取方式如下，时钟监视器206包括adpll全数字锁相环锁定时间信息收集模块(adpll_lock_time)和dco震荡时钟信息收集模块(clk_period)，adpll全数字锁相环锁定时间信息收集模块在仿真启动开始计时，截止到adpll环路锁定标志出现停止计时，当实际时钟和参考时钟的相位差小于阈值则锁定标志出现，将计时结果记录到lock_flag_time.txt文本文件中。dco震荡时钟信息收集模块在adpll环路锁定后，记录下dco第一个出现上升沿的时间dco_time1，第二个上升沿的时间计数为dco_time2，clk_period＝dco_time2-dco_time1，clk_period的值记录到dco_clk_period.txt文本文件中，将dco_time2的时间值赋给dco_time1，依次循环记录出每个dco时钟两个上升沿之间的时间，即dco震荡的时钟周期。结果分析组件207包括锁定时间分析组件和相噪分析组件，锁定时间分析组件直接绘制出横坐标是时间，纵坐标是1的点，该点表示锁定标志出现，若没有从0向1变化的过程，则表明锁相环没有锁定，若存在多个从0向1变化的过程，则表明锁相环存在锁定后失锁情况。相噪分析组件通过dco震荡的时钟周期计算dco时钟的相位差，以相位差做傅里叶变换和功率谱密度分析，相位差做傅里叶变换后的频域分布曲线即为相噪在各频点上的占比分布，功率谱密度分析后的曲线即为对应的相噪图。
图4为本申请实施例提供的相噪水平计算流程图，计算相噪水平时，可以使用图2中的组件，下面以图2为例进行计算，计算步骤如下：
S20：读取记录的dco震荡的时钟周期的dco_clk_period.txt文本文件，对文本文件中存储的dco震荡的时钟周期计算均值。
如公式(1)：
Figure BDA0003517222770000071
其中T读取的时钟周期的一维数组，长度为n，T_mean为均值。
S21：以均值T_mean和原始序列做中心化处理；
如公式(2)：
DeltaTi＝Ti-T_mean,i＝1,2,...,n (2)
S22：进行累加和计算，计算相位偏移估计值；
如公式(3)：
Figure BDA0003517222770000081
S23：以估计的相位偏移估计值进行中心化得到相差值；
如公式(4)：
Figure BDA0003517222770000082
S24：将相位差装换成ω角频率；
如公式(5)：
Figure BDA0003517222770000083
S25：对相位差进行傅里叶变换计算，得到相位差分布在各频点上的幅频；
如公式(6)：
Figure BDA0003517222770000084
S26：将相位差计算功率谱密度，确定锁相环的相噪水平；
如公式(7)：
psd＝pwelch(phe_ω,blackman(),[],nfft,fs) (7)
其中nfft是傅里叶变换的点数，fs符合奈奎斯特采样频率。一般带内噪声在-150db附近，带外噪声在-180db附近。
本申请实施例所提供的adpll时钟芯片的验证方法，验证平台中的时钟模型向adpll时钟芯片输入不同的参考时钟，adpll时钟芯片收到激励后会输出一个实际时钟；验证平台获取参考时钟和实际时钟的相位差后，根据相位差确定出adpll时钟芯片的性能参数。性能参数包括相噪水平和/或锁定时间，其中相噪水平为根据相位差得到功率谱密度以确定的，锁定时间为adpll时钟芯片开始工作至adpll时钟芯片进入锁定状态的时间差值，相位差小于设定的阈值时判定adpll时钟芯片进入锁定状态；得到对应的性能参数即完成对adpll时钟芯片性能的验证。由于得到的性能参数为相噪水平和/或锁定时间，故可以直观地确定锁相环的性能。
在实际应用中，可能使用不同的激励源，在使用新的激励源时，需要对新的激励源进行配置，需要对原有的代码进行改动，故向adpll时钟芯片输入参考时钟包括：通过重载的方式向adpll时钟芯片输入参考时钟。
重载是指一段父类指针运行的代码表现的行为都是子类的行为，以图2的组件为例，在激励产生组件201的激励源中调用寄存器模型进行不同激励源的配置，其他的激励源可对激励产生组件201的激励源的类做继承，以激励产生组件201的激励源的类作为父类进行配置。
本申请实施例提供的方案通过重载的方式向adpll时钟芯片输入参考时钟，在使用新的激励源时可以不改动或者少量改动之前的代码，让新的代码可以运行，提高灵活性。
参考时钟的频率是预先设定的，为了满足不同的需求，向adpll时钟芯片输入参考时钟具体为：向adpll时钟芯片输入频率固定或频率递增的参考时钟。实际情况中，可以通过时钟模型产生25M到30M之间某一固定频率时钟或从25M到30M以500K递增的参考时钟频率，该方案只是本申请实施例提供的一种优选方案，具体的频率区间不作限定。如果是输入的固定频率的参考时钟，则能覆盖到某一个频点，可以观察该频点输出时钟的锁定时间和相噪图。如果输入频率递增的参考时钟，可以观察锁相环的跟踪性能，确定输出时钟是否跟着参考时钟变化。
为了更好的观测结果，根据功率谱密度确定相噪水平包括：使用布莱克曼窗对功率谱密度进行加窗处理后，根据功率谱密度确定相噪水平。布莱克曼时域加窗处理可以降低频域的频谱泄露，使信号频谱集中，底噪更加平坦，降低了频域分辨率，压制了底噪。
实际应用中，可能需要知道噪声分布在哪个频带，故获取参考时钟和实际时钟的相位差之后，还包括：对相位差进行傅里叶变换将噪声从时域转换至频域以得到噪声的频域分布曲线；根据频域分布曲线得到噪声的频点分布。通过频域分布曲线上噪声的频点分布可以更加直观地观测噪声分布在哪个频带上。
在寄存器模型中存有adpll时钟芯片的寄存器的设置参数，设置参数包括：地址、位宽、读写类型、默认值、后门访问路径，激励源通过寄存器模型的设置参数产生激励，即激励包括地址、位宽、读写类型、默认值、后门访问路径等信息，可以通过该激励对adpll时钟芯片的寄存器进行配置。一般来说，激励还包括参考时钟。该方法还包括：判断寄存器模型与寄存器的设置参数是否一致；若否，则发出警告。通过对比adpll时钟芯片的寄存器和寄存器模型的值，若两个值不一致则说明配置错误，需要发出警告告知工作人员。
在对adpll时钟芯片进行设计时，可能会有冗余的代码和功能，故该方法还包括：获取adpll时钟芯片的代码覆盖率和功能覆盖率，其中代码覆盖率包括行覆盖率、分支覆盖率、路径覆盖率、翻转覆盖率、条件覆盖率、有限状态机覆盖率；根据代码覆盖率和功能覆盖率确定出冗余的代码和/或功能并对adpll时钟芯片进行改进。通过代码覆盖率可以观察哪些代码已被执行，通过功能覆盖率可以观察哪些功能已被执行。即可以观察出哪些设计是冗余的设计，冗余的设计会占用芯片面积，故需要删除冗余设计。
在上述实施例中，对于adpll时钟芯片的验证方法进行了详细描述，本申请还提供adpll时钟芯片的验证装置对应的实施例。需要说明的是，本申请从两个角度对装置部分的实施例进行描述，一种是基于功能模块的角度，另一种是基于硬件的角度。
基于功能模块的角度，本实施例提供一种adpll时钟芯片的验证装置，图5为本申请实施例提供的adpll时钟芯片的验证装置的结构图，如图5所示，该装置包括：
输入模块30，用于向adpll时钟芯片输入参考时钟以得到adpll时钟芯片的实际时钟；
获取模块31，用于获取参考时钟和实际时钟的相位差；
确定模块32，用于通过相位差确定出adpll时钟芯片的性能参数，性能参数包括相噪水平和/或锁定时间，其中相噪水平为根据相位差得到功率谱密度以确定的，锁定时间为adpll时钟芯片开始工作至adpll时钟芯片进入锁定状态的时间差值，相位差小于设定的阈值时判定adpll时钟芯片进入锁定状态。
由于装置部分的实施例与方法部分的实施例相互对应，因此装置部分的实施例请参见方法部分的实施例的描述，这里暂不赘述。
本实施例提供的adpll时钟芯片的验证装置，与上述方法对应，故具有与上述方法相同的有益效果。
基于硬件的角度，本实施例提供了另一种adpll时钟芯片的验证装置，图6为本申请另一实施例提供的adpll时钟芯片的验证装置的结构图，如图6所示，adpll时钟芯片的验证装置包括：存储器40，用于存储计算机程序；
处理器41，用于执行计算机程序时实现如上述实施例中所提到的adpll时钟芯片的验证方法的步骤。
本实施例提供的adpll时钟芯片的验证装置可以包括但不限于智能手机、平板电脑、笔记本电脑或台式电脑等。
其中，处理器41可以包括一个或多个处理核心，比如4核心处理器、8核心处理器等。处理器41可以采用数字信号处理器(Digital Signal Processor，DSP)、现场可编程门阵列(Field－Programmable Gate Array，FPGA)、可编程逻辑阵列(Programmable LogicArray，PLA)中的至少一种硬件形式来实现。处理器41也可以包括主处理器和协处理器，主处理器是用于对在唤醒状态下的数据进行处理的处理器，也称中央处理器(CentralProcessing Unit，CPU)；协处理器是用于对在待机状态下的数据进行处理的低功耗处理器。在一些实施例中，处理器41可以在集成有图像处理器(Graphics Processing Unit，GPU)，GPU用于负责显示屏所需要显示的内容的渲染和绘制。一些实施例中，处理器41还可以包括人工智能(Artificial Intelligence，AI)处理器，该AI处理器用于处理有关机器学习的计算操作。
存储器40可以包括一个或多个计算机可读存储介质，该计算机可读存储介质可以是非暂态的。存储器40还可包括高速随机存取存储器，以及非易失性存储器，比如一个或多个磁盘存储设备、闪存存储设备。本实施例中，存储器40至少用于存储以下计算机程序401，其中，该计算机程序被处理器41加载并执行之后，能够实现前述任一实施例公开的adpll时钟芯片的验证方法的相关步骤。另外，存储器40所存储的资源还可以包括操作系统402和数据403等，存储方式可以是短暂存储或者永久存储。其中，操作系统402可以包括Windows、Unix、Linux等。数据403可以包括但不限于adpll时钟芯片的验证方法涉及到的数据等。
在一些实施例中，adpll时钟芯片的验证装置还可包括有显示屏42、输入输出接口43、通信接口44、电源45以及通信总线46。
本领域技术人员可以理解，图中示出的结构并不构成对adpll时钟芯片的验证装置的限定，可以包括比图示更多或更少的组件。
本申请实施例提供的adpll时钟芯片的验证装置，包括存储器和处理器，处理器在执行存储器存储的程序时，能够实现如下方法：adpll时钟芯片的验证方法。
本实施例提供的adpll时钟芯片的验证装置，与上述方法对应，故具有与上述方法相同的有益效果。
最后，本申请还提供一种计算机可读存储介质对应的实施例。计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现如上述方法实施例中记载的步骤。
可以理解的是，如果上述实施例中的方法以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，执行本申请各个实施例描述的方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
本实施例提供的计算机可读存储介质，与上述方法对应，故具有与上述方法相同的有益效果。
以上对本申请所提供的一种adpll时钟芯片的验证方法、装置及介质进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (10)

1.一种adpll时钟芯片的验证方法，其特征在于，包括：
向所述adpll时钟芯片输入参考时钟以得到所述adpll时钟芯片的实际时钟；
获取所述参考时钟和所述实际时钟的相位差；
通过所述相位差确定出所述adpll时钟芯片的性能参数，所述性能参数包括相噪水平和/或锁定时间，其中所述相噪水平为根据所述相位差得到功率谱密度以确定的，所述锁定时间为所述adpll时钟芯片开始工作至所述adpll时钟芯片进入锁定状态的时间差值，所述相位差小于设定的阈值时判定所述adpll时钟芯片进入所述锁定状态。
2.根据权利要求1所述的adpll时钟芯片的验证方法，其特征在于，所述向所述adpll时钟芯片输入参考时钟包括：
通过重载的方式向所述adpll时钟芯片输入所述参考时钟。
3.根据权利要求1所述的adpll时钟芯片的验证方法，其特征在于，所述向所述adpll时钟芯片输入参考时钟具体为：
向所述adpll时钟芯片输入频率固定或频率递增的所述参考时钟。
4.根据权利要求1至3任意一项所述的adpll时钟芯片的验证方法，其特征在于，根据所述功率谱密度确定所述相噪水平包括：
使用布莱克曼窗对所述功率谱密度进行加窗处理后，根据所述功率谱密度确定所述相噪水平。
5.根据权利要求4所述的adpll时钟芯片的验证方法，其特征在于，所述获取所述参考时钟和所述实际时钟的相位差之后，还包括：
对所述相位差进行傅里叶变换将噪声从时域转换至频域以得到所述噪声的频域分布曲线；
根据所述频域分布曲线得到所述噪声的频点分布。
6.根据权利要求4所述的adpll时钟芯片的验证方法，其特征在于，在寄存器模型中存有所述adpll时钟芯片的寄存器的设置参数，所述设置参数包括：地址、位宽、读写类型、默认值、后门访问路径，激励源通过所述寄存器模型的所述设置参数产生激励，所述方法还包括：
判断所述寄存器模型与所述寄存器的设置参数是否一致；
若否，则发出警告。
7.根据权利要求5所述的adpll时钟芯片的验证方法，其特征在于，还包括：
获取所述adpll时钟芯片的代码覆盖率和功能覆盖率，其中所述代码覆盖率包括行覆盖率、分支覆盖率、路径覆盖率、翻转覆盖率、条件覆盖率、有限状态机覆盖率；
根据所述代码覆盖率和所述功能覆盖率确定出冗余的代码和/或功能并对所述adpll时钟芯片进行改进。
8.一种adpll时钟芯片的验证装置，其特征在于，包括：
输入模块，用于向所述adpll时钟芯片输入参考时钟以得到所述adpll时钟芯片的实际时钟；
获取模块，用于获取所述参考时钟和所述实际时钟的相位差；
确定模块，用于通过所述相位差确定出所述adpll时钟芯片的性能参数，所述性能参数包括相噪水平和/或锁定时间，其中所述相噪水平为根据所述相位差得到功率谱密度以确定的，所述锁定时间为所述adpll时钟芯片开始工作至所述adpll时钟芯片进入锁定状态的时间差值，所述相位差小于设定的阈值时判定所述adpll时钟芯片进入所述锁定状态。
9.一种adpll时钟芯片的验证装置，其特征在于，包括存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如权利要求1至7任一项所述的adpll时钟芯片的验证方法的步骤。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至7任一项所述的adpll时钟芯片的验证方法的步骤。
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