CN117350210B - 一种时钟控制系统 - Google Patents

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Abstract

本发明涉及EDA技术领域，特别是涉及一种时钟控制系统，其包括时钟控制单元和N个FPGA芯片；时钟控制单元包括一个全局时钟模块、N个时钟选择器和N个同步模块；全局时钟模块输出M个全局时钟，每个全局时钟分别接入每个时钟选择器；每个FPGA芯片包括用于发送停止全局时钟的请求信号的停时钟请求模块和控制FPGA芯片中全局时钟的启停的停时钟处理模块；当同一个用户设计配置K个目标FPGA芯片时，将接入K个目标FPGA芯片中停时钟请求模块的所有模块输入端配置为有效，通过配置时钟选择器将接入K个目标FPGA芯片中停时钟处理模块的所有全局时钟配置为同一个，实现灵活配置给不同的用户设计，不需要重新对硬件进行组装。

Description

一种时钟控制系统
技术领域
本发明涉及EDA技术领域，特别是涉及一种时钟控制系统。
背景技术
在硬件仿真或者原型验证中，用户设计的大小不同，小的用户设计可以在一个FPGA上进行仿真或验证，大的用户设计可能需要几十甚至上百个FPGA进行协同仿真或验证。协同的多个FPGA需要受同一个全局时钟驱动，当用户设计不同时，与全局时钟连接的FPGA的数量不同，因此每次都需要根据用户设计重新将FPGA与全局时钟互联。当一个用户设计需要大量FPGA芯片时，需要重新连接大量的物理连线以完成对硬件平台的组装。由于互联信号为高速信号，仿真或验证系统对信号质量要求非常高，频繁的变动硬件，对信号传输的稳定性增加了非常大的风险，因此每次在重新组装硬件平台之后且在设计验证之前，都需要对环境进行测试。
综上所述，上述方法存在以下缺陷：第一，会导致信号传输稳定性的风险增加；第二，每次更换用户设计都需要进行环境测试步骤；第三，组装效率低，人力成本也随之增加。因此，当用户设计发生变动时，如何减少硬件连接关系的频繁变动，成为亟待解决的技术问题。
发明内容
针对上述技术问题，本发明采用的技术方案为：一种时钟控制系统，所述系统包括：时钟控制单元和N个FPGA芯片。
所述时钟控制单元包括一个全局时钟模块、N个时钟选择器和N个同步模块；每个所述时钟选择器设有N个时钟输入端和一个时钟输出端；每个所述同步模块包括N个模块输入端和一个模块输出端；其中，所述全局时钟模块输出M个全局时钟，每个全局时钟分别接入每个时钟选择器的一个时钟输入端，N个时钟输入端接入的N个全局时钟不同。
每个所述FPGA芯片包括停时钟请求模块和停时钟处理模块，所述停时钟请求模块用于发送停止全局时钟的请求信号，所述停时钟处理模块用于控制FPGA芯片中全局时钟的启停；其中，每个停时钟请求模块同时接入每个同步模块的一个模块输入端，每个停时钟处理模块接入一个同步模块的模块输出端；其中，同步模块用于当N个模块输入端的输入信号中至少一个有效时，通过模块输出端输出指定信号。
当同一个用户设计配置K个目标FPGA芯片时，将接入K个目标FPGA芯片中停时钟请求模块的所有模块输入端配置为有效，通过配置时钟选择器将接入K个目标FPGA芯片中停时钟处理模块的所有全局时钟配置为同一个。
本发明至少具有以下有益效果：
本发明提供的时钟控制系统，通过时钟选择器实现同一用户设计的多个FPGA芯片的全局时钟相同，结合同步模块使同一用户设计的多个FPGA芯片能够同时停止时钟信号。当用户设计改变时，只需要配置时钟选择器和同步模块中的参数即可实现将该时钟控制系统拆分为多个独立的小系统给不同的用户设计使用，且相互不干预，可以实现灵活配置给不同的用户设计使用，且不需要重新对硬件进行组装，解决了硬件连接关系频繁变动带来的信号传输稳定性风险、每次重测环境以及组装效率低的技术问题。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种时钟控制系统结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1，一种时钟控制系统，所述系统包括：时钟控制单元和N个FPGA芯片。
其中，时钟控制单元为硬件电路板。时钟控制单元独立于FPGA芯片。时钟控制单元用于向FPGA提供全局时钟。当一个用户设计需要配置到多个FPGA芯片中时，则需要通过时钟控制单元向这多个FPGA芯片提供同一全局时钟。
作为一个优选实施例，全局时钟的配置步骤包括：根据是否属于同一用户设计将FPGA分组，向同一组别内的FPGA提供同一全局时钟，不同组别的全局时钟不同。不同组别的全局时钟不同能够降低全局时钟之间的干扰。
进一步，所述时钟控制单元包括一个全局时钟模块、N个时钟选择器和N个同步模块；每个所述时钟选择器设有N个时钟输入端和一个时钟输出端；每个所述同步模块包括N个模块输入端和一个模块输出端；其中，所述全局时钟模块输出M个全局时钟，每个全局时钟分别接入每个时钟选择器的一个时钟输入端，N个时钟输入端接入的N个全局时钟不同。其中，同步模块用于当N个模块输入端的输入信号中至少一个有效时，通过模块输出端输出指定信号。
其中，全局时钟模块输出M个全局时钟，现有技术中能够实现输出多个不同全局时钟的全局时钟模块均落入本发明的保护范围之内。一个独立的用户设计至少需要一个独立的全局时钟，全局时钟的数量决定了时钟控制单元支持的用户设计的数量。需要说明的是，一个用户设计不等于一个FPGA，因为一个用户设计可能配置到多个FPGA芯片中。作为一个示例，当全局时钟模块输出10个全局时钟时，则该时钟控制系统最多支持10个相互独立的用户设计。
可选的，时钟选择器为多路选择器或三态缓冲器。
其中，时钟选择器用于从N个时钟输入端输入的全局时钟中选择一个时钟输入端的全局时钟从时钟输出端输出。需要说明的是，一个全局时钟分别接入所有时钟选择器的一个时钟输入端，一个时钟选择器的输入共计N种全局时钟，可通过配置时钟选择器的选择信号来选择输出相应的全局时钟。其中，全局时钟等价的赋值给每个FPGA。
作为一个优选实施例，时钟选择器的时钟输出端通过复用输出不同的全局时钟输入给同一个FPGA芯片。每个全局时钟在输入给FPGA之前都会经过时钟选择器，时钟选择器选择输入的N个全局时钟中的一路作为输入FPGA的全局时钟。作为一个示例，FPGA配置5路全局时钟，这5路全局时钟可以由同一个时钟选择器提供，也可以由5个不同的时钟选择器提供，还可以是由两个以上且5个以内的时钟选择器提供。
进一步，每个所述FPGA芯片包括停时钟请求模块和停时钟处理模块，所述停时钟请求模块用于发送停止全局时钟的请求信号，所述停时钟处理模块用于控制FPGA芯片中全局时钟的启停。每个停时钟请求模块同时接入每个同步模块的一个模块输入端，每个停时钟处理模块接入一个同步模块的模块输出端。
需要说明的是，在进行仿真或验证时，有时候需要停止激励信号的输入以便能够对部分功能进行调试，或者用户想要抓取时钟或状态时，都可以通过停止时钟信号来达到目的。
其中，将每个停时钟请求信号通过一根专用线接入所有同步模块的模块输入端，同时每个停时钟处理模块又接入同步模块的模块输出端，使每个FPGA芯片对应连接一个同步模块，且每个FPGA输出的停时钟请求信号能够同时接入所有同步模块的模块输入端。当一个FPGA发出停时钟请求时，所有同步模块都能够收到。
其中，停时钟请求模块向时钟控制单元中所有同步模块发送的停止全局时钟的请求信号，用于同时停止同一用户设计的所有FPGA的全局时钟。现有技术中能够实现发送停止全局时钟的请求信号的模块均落入本发明的保护范围之内。
其中，停时钟处理模块接收的停止信号用于控制当前FPGA中的全局时钟同时停止。现有技术中能够实现用于控制FPGA芯片中全局时钟的启停的模块均落入本发明的保护范围之内。
需要说明的是，在FPGA中集成了能够实现停时钟请求模块的功能和实现停时钟处理模块的功能的电路。
进一步，当同一个用户设计配置K个目标FPGA芯片时，将接入K个目标FPGA芯片中停时钟请求模块的所有模块输入端配置为有效，通过配置时钟选择器将接入K个目标FPGA芯片中停时钟处理模块的所有全局时钟配置为同一个。
其中，将同一用户设计的所有目标FPGA芯片的模块输入端配置为有效，能够使同一用户设计中任意一个FPGA的停时钟请求信号同步给同一用户设计中的所有目标FPGA芯片中，使整个用户设计的工作状态同步启停。
其中，通过全局时钟的配置能够使同一个用户设计的所有目标FPGA芯片达到时钟同步。
本发明提供的时钟控制系统，通过时钟选择器实现同一用户设计的多个FPGA芯片的全局时钟相同，结合同步模块使同一用户设计的多个FPGA芯片能够同时停止时钟信号。当用户设计改变时，只需要配置时钟选择器和同步模块中的参数即可实现将该时钟控制系统拆分为多个独立的小系统给不同的用户设计使用，且相互不干预，可以实现灵活配置给不同的用户设计使用，且不需要重新对硬件进行组装，例如不需要重新连接物理线路等，解决了硬件连接关系频繁变动带来的信号传输稳定性风险、每次重测环境以及组装效率低的技术问题。
作为一个优选实施例，每个所述同步模块的内部设有N个局部选择器和一个门电路；每个局部选择器设有一个指定信号输入端X0、一个请求输入端和一个局部输出端，N个局部选择器的局部输出端分别连接门电路的输入端；其中，每个请求输入端接入模块输入端，每个局部输出端接入模块输出端。
可选的，指定信号输入端X0配置的指定信号为低电平。
可选的，局部选择器为多路选择器或三态缓冲器。
可选的，门电路为或门电路，现有技术中能够实现当多个输入信号中至少一个输入信号有效时输出指定信号功能的电路均落入本发明的保护范围之内。
需要说明的是，每个FPGA输出的停时钟请求都会经过局部选择器，当局部选择器的局部输入端被配置为有效时，则输出停时钟请求信号。通过配置局部选择器能够使同一用户设计的多个FPGA同时接收到停时钟请求信号，达到时钟同步。
作为一个优选实施例，局部选择器的配置步骤包括：为同一用户设计的K个目标FPGA芯片配置局部选择器，其中，第k个目标FPGA芯片Fk的配置步骤包括：获取Fk中停时钟处理模块连接的同步模块cellk，获取cellk中与K个目标FPGA芯片的停时钟请求模块分别连接的K个局部选择器KMUX；将cellk中的KMUX的请求输入端均配置为有效，cellk中的其他局部选择器的请求输入端均配置为无效；以此类推，配置好K个目标FPGA芯片。通过配置目标FPGA芯片能够使任意一个目标FPGA发出停时钟请求时，所有FPGA芯片能够在相应同步模块的控制下同时接收到停止时钟的指示信号，进而在停时钟处理模块的控制下同步停止时钟。
作为一个优选实施例，所有FPGA芯片的停时钟处理模块与时钟选择器的时钟输出端之间的物理连线的长度相同。
作为一个优选实施例，同一FPGA芯片的停时钟请求模块到所有同步模块的模块输入端之间的物理连线的长度相同。
作为一个优选实施例，所有FPGA芯片的停时钟处理模块与同步模块的模块输出端之间的物理连线的长度相同。
需要说明的是，将物理连线的长度配置为相同能够使同一个全局时钟或停时钟请求到每个FPGA的时延很小，性能高。
作为一个优选实施例，当一个用户设计配置到一个目标FPGA芯片时，将所有局部选择器配置为无效，将目标FPGA芯片内部的停时钟请求模块和停时钟处理模块直接相连。这样停时钟请求能够直接发送给停时钟处理模块，路径时延小，进一步提高了系统的性能。
本发明的实施例还提供了一种非瞬时性计算机可读存储介质，该存储介质可设置于电子设备之中以保存用于实现方法实施例中一种方法相关的至少一条指令或至少一段程序，该至少一条指令或该至少一段程序由该处理器加载并执行以实现上述实施例提供的系统中的步骤。
本发明的实施例还提供了一种电子设备，包括处理器和前述的非瞬时性计算机可读存储介质。
本发明的实施例还提供一种计算机程序产品，其包括程序代码，当所述程序产品在电子设备上运行时，所述程序代码用于使该电子设备执行本说明书上述描述的根据本发明各种示例性实施方式的方法中的步骤。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员还应理解，可以对实施例进行多种修改而不脱离本发明的范围和精神。本发明开的范围由所附权利要求来限定。

Claims (10)

1.一种时钟控制系统，其特征在于，所述系统包括：时钟控制单元和N个FPGA芯片；
所述时钟控制单元包括一个全局时钟模块、N个时钟选择器和N个同步模块；每个所述时钟选择器设有N个时钟输入端和一个时钟输出端；每个所述同步模块包括N个模块输入端和一个模块输出端；其中，所述全局时钟模块输出M个全局时钟，每个全局时钟分别接入每个时钟选择器的一个时钟输入端，N个时钟输入端接入的N个全局时钟不同；
每个所述FPGA芯片包括停时钟请求模块和停时钟处理模块，所述停时钟请求模块用于发送停止全局时钟的请求信号，所述停时钟处理模块用于控制FPGA芯片中全局时钟的启停；其中，每个停时钟请求模块同时接入每个同步模块的一个模块输入端，每个停时钟处理模块分别接入一个同步模块的模块输出端和一个时钟选择器的时钟输出端；其中，同步模块用于当N个模块输入端的输入信号中至少一个有效时，通过模块输出端输出指定信号；
当同一个用户设计配置K个目标FPGA芯片时，将接入K个目标FPGA芯片中停时钟请求模块的所有模块输入端配置为有效，通过配置时钟选择器将接入K个目标FPGA芯片中停时钟处理模块的所有全局时钟配置为同一个。
2.根据权利要求1所述的系统，其特征在于，每个所述同步模块的内部设有N个局部选择器和一个门电路；每个局部选择器设有一个指定信号输入端X0、一个请求输入端和一个局部输出端，N个局部选择器的局部输出端分别连接门电路的输入端；
其中，每个请求输入端接入模块输入端，每个门电路的输出端接入模块输出端。
3.根据权利要求2所述的系统，其特征在于，局部选择器的配置步骤包括：为同一用户设计的K个目标FPGA芯片配置局部选择器，其中，第k个目标FPGA芯片Fk的配置步骤包括：获取Fk中停时钟处理模块连接的同步模块cellk，获取cellk中与K个目标FPGA芯片的停时钟请求模块分别连接的K个局部选择器KMUX；将cellk中的KMUX的请求输入端均配置为有效，cellk中的其他局部选择器的请求输入端均配置为无效；以此类推，配置好K个目标FPGA芯片。
4.根据权利要求2所述的系统，其特征在于，当一个用户设计配置到一个目标FPGA芯片时，将所有局部选择器配置为无效，将目标FPGA芯片内部的停时钟请求模块和停时钟处理模块直接相连。
5.根据权利要求1所述的系统，其特征在于，全局时钟的配置步骤包括：根据是否属于同一用户设计将FPGA分组，向同一组别内的FPGA提供同一全局时钟，不同组别的全局时钟不同。
6.根据权利要求1所述的系统，其特征在于，所有FPGA芯片的停时钟处理模块与时钟选择器的时钟输出端之间的物理连线的长度相同。
7.根据权利要求1所述的系统，其特征在于，同一FPGA芯片的停时钟请求模块到所有同步模块的模块输入端之间的物理连线的长度相同。
8.根据权利要求1所述的系统，其特征在于，所有FPGA芯片的停时钟处理模块与同步模块的模块输出端之间的物理连线的长度相同。
9.根据权利要求1所述的系统，其特征在于，时钟选择器的时钟输出端通过复用输出不同的全局时钟输入给同一个FPGA芯片。
10.根据权利要求2所述的系统，其特征在于，指定信号输入端配置的指定信号为低电平。
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