CN206164491U - 带模式切换功能的宽范围时间延迟电路 - Google Patents
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Abstract
带模式切换功能的宽范围时间延迟电路，本实用新型涉及双模式延时电路技术领域，解决现有技术不能够进行精确地按需切换延时时间等技术问题。本实用新型主要包括基准信号模块，用于提供短延时脉冲触发；短延时模块，接收由基准信号模块输出的参考信号；长延时模块，其中包括振荡器和分频延时器；延时切换模块，接收由短延时模块输出的短延时信号；延时选择模块，同步接收由短延时模块输出的短延时信号、由长延时模块中振荡器通过分频延时器输出的长延时信号和由延时切换模块输出的同步切换信号，并通过同步切换信号选择地输出短延时输出信号或长延时输出信号。本实用新型用于延时电路设计。
Description
技术领域
本发明涉及双模式延时电路技术领域，具体涉及带模式切换功能的宽范围时间延迟电路。
背景技术
传统的时间延迟电路：通常只能兼顾其中一种，要么短时延迟电路，要么长时延迟电路，且精度粗糙。或者在实现长时间延迟功能的时候对于短时间延迟的误差就变得非常大，反之在实现短时间延迟功能时无法实现长时间延迟功能。
发明内容
针对上述现有技术，本发明目的在于提供带模式切换功能的宽范围时间延迟电路，解决现有技术不能够进行精确地按需切换延时时间等技术问题。
为达到上述目的，本发明采用的技术方案如下：
带模式切换功能的宽范围时间延迟电路，包括
基准信号模块，用于提供短延时脉冲触发；
短延时模块，接收由基准信号模块输出的参考信号，短延时模块中包括电容和第一比较器，第一比较器接有第一参考电压，短延时模块通过第一参考电压控制电容电压变化构成短延时脉冲窗口；
长延时模块，其中包括振荡器和分频延时器；
延时切换模块，接收由短延时模块输出的短延时信号；
延时选择模块，同步接收由短延时模块输出的短延时信号、由长延时模块中振荡器通过分频延时器输出的长延时信号和由延时切换模块输出的同步切换信号，并通过同步切换信号选择地输出短延时输出信号或长延时输出信号。
上述方案中，所述的基准信号模块，选用基准电流源。
上述方案中，所述的短延时模块，包括
放大器，其同相放大端接收参考信号且反相放大端接地；
第一晶体管，其栅极连接放大器的输出端且源极接地；
第二晶体管，其源极连接第一晶体管的漏极；
第三晶体管，与第二晶体管共同构成同源极电位点、同栅极电位点的涓流放大电路；
电容，用于调制短延时脉冲窗口，其一端连接第三晶体管的源极且另一端接地；
第一比较器，其输入端口连接第三晶体管的源极且接收第一参考电压并输出短延时信号；
第四晶体管，其栅极连接第一比较器的输出端，其漏极连接第三晶体管的源极，其源极与电容接地端连接；
延时缓存器，用于缓冲和置位第一比较器输出的短延时信号，其输出短延时信号至延时选择模块。
上述方案中，所述的分频延时器，包括由D触发器阵列构成的计数器、与计数器连接的锁存器和用于计数器输出控制的置位逻辑电路，锁存器输出长延时信号至延时选择模块。
上述方案中，所述的延时切换模块，包括第二比较器，第二比较器的输入端口接收短延时信号和第二参考电压且其输出端输出同步切换信号至延时选择模块。
上述方案中，所述的延时切换模块，还包括串联的两个反相器或两个以上的偶数个反相器，构成偶数组反相器阵列，偶数组反相器阵列的输入端连接第二比较器的输出端。
上述方案中，所述的延时选择模块，包括
第一与非门，其输入端口接收短延时信号；
第一反相器，其输入端接收同步切换信号且输出端连接至第一与非门的输入端口；
第二与非门，其输入端口接收长延时信号且连接第一反相器的输入端；
第二反相器，其输入端连接第一与非门的输出端；
第三反相器，其输入端连接第二与非门的输出端；
第一或非门，其输入端口连接第二反相器和第三反相器的输出端；
第四反相器，其输入端连接第一或非门的输出端；
所述的第四反相器，通过同步切换信号选择地输出短延时输出信号或长延时输出信号。
上述方案中，所述的置位逻辑电路，包括
使能信号、第一延时调制信号和第二延时调制信号；
一对置位晶体管，接收计数器输出信号、第一延时调制信号和第二延时调制信号；
延时电容，用于一对置位晶体管的输出信号的延时；
一对输出放大晶体管，接收一对置位晶体管的输出信号；
异或门，接收计数器的输出信号和一对输出放大晶体管的输出信号；
第二或非门，接收异或门的输出信号和使能信号且输出置位后的长延时信号至锁存器。
上述方案中，所述的振荡器，包括
第三与非门，其输入端口接收上电复位信号；
第五反相器，其输入端连接第三与非门的输出端且输出振荡信号至分频延时器；
第六反相器，其输入端连接第三与非门的输出端；
施密特触发器，其输入端连接第六反相器的输出端且输出端连接至第三与非门的输入端口；
所述的施密特触发器与第六反相器构成振荡器的自反馈电路。
与现有技术相比，本发明的有益效果：
延迟时间范围宽，可以结合实际应用需要灵活设置，并且在对于不确定的延迟时间应用环境时，可以通过智能模式切换获得宽范围延迟时间内的较高延时精度；并且利用置位逻辑电路处理脉冲信号，进一步提高本发明的通用性。
附图说明
图1为本发明的原理示意图；
图2为本发明的置位逻辑电路示意图；
图3为本发明的延时选择模块的电路示意图；
图4为本发明振荡器电路；
图5为本发明分频延时器；
图6为本发明短延时模块的电路示意图。
具体实施方式
本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。
下面结合附图对本发明做进一步说明：
实施例1
本发明内置两种时间延时模式，分别是短时间延迟电路和长时间延迟电路，通过数字片选电路进行模式切换，从而可以实现宽范围时间延迟功能。
基准电流源，用于对电容充电时的电流设定，该电流精度越高，延迟时间越准。
涓流充电电路与比较判断电路(即比较器电路)，通过设定的恒定精确电流(涓流)对电容充电，使电容电压升高，从而达到比较阈值，从而触发比较器翻转，完成时间延迟判断和标记。
振荡器电路，为分频电路提供参考频率，实现长时间延迟功能。
选择器电路(片选控制电路)，对短时间延迟和长时间延迟两种模式进行选择和切换。
电路总图如图1所示，电路总体包括短延时电路，长延时电路，数据选择器以及偏置电路。
长延时电路为实现较长的延时时间，采用计数器进行延时计数。其工作时，首先使能信号对构成计数器的D触发器，以及锁存器进行置位。使能有效后电路开始工作，此时每当输入信号发生改变，则产生一个计数器置位脉冲，使计数从零开始。当计数器最高位由1变为0时，通过反相器之后，产生由0变为1的上升触发沿，控制锁存器存储并输出输入数据，同时反相器输出的高电平将时钟输入关断，停止计数，输出数据不发生改变。直到输入信号再次发生翻转时，重新对计数器置位，又进行下一个计数周期。如果输入信号在计数器最高位变为0之前再次翻转，则原输入数据无效，不会被传送至输出端。
计数器置位逻辑电路如图2所示，DELAY1、DELAY2为具有相对不同方向的电流驱动信号，IN为置位触发信号，取一个使能信号ENB＝1，输出SET_0＝0，对计数器置位。当该使能信号ENB＝0，SET_0由异或门输出决定。异或门的输入一端直接接输入信号，另一端接输入信号经过一段时间延时后的信号，其作用在于，每当输入信号发生翻转时，异或门都会输出一个短脉冲，从而使SET_0产生一个短脉冲置位信号。
如图3，所述的延时选择模块，第一与非门U3，其输入端口接收短延时信号；第一反相器U6，其输入端接收同步切换信号且输出端连接至第一与非门U3的输入端口；第二与非门U4，其输入端口接收长延时信号且连接第一反相器U6的输入端；第二反相器U8，其输入端连接第一与非门U3的输出端；第三反相器U9，其输入端连接第二与非门U4的输出端；第一或非门U5，其输入端口连接第二反相器U8和第三反相器U9的输出端；第四反相器U19，其输入端连接第一或非门U5的输出端；所述的第四反相器U19，通过同步切换信号选择地输出短延时输出信号或长延时输出信号。其中IN1为长延迟信号，IN2为短延迟信号。
如图4，POR是上电复位信号；EN是使能信号；OSC_PUL是输出振荡信号。所述的振荡器，包括第三与非门U11，其输入端口接收上电复位信号POR；第五反相器U13，其输入端连接第三与非门U11的输出端且输出振荡信号至分频延时器；第六反相器U12，其输入端连接第三与非门U11的输出端；施密特触发器U14，其输入端连接第六反相器U12的输出端且输出端连接至第三与非门U11的输入端口；所述的施密特触发器U14与第六反相器U12构成振荡器的自反馈电路。该结构可以增加一个使能信号EN，通过或非门接收上电复位信号POR和使能信号EN，其输出端再连接至第三与非门U11。此外，第六反相器U12通过RC滤波器再连接至施密特触发器U4的输入端。
如图5，用于长延时的分频延时器，OSC_PUL为振荡器产生的一定频率的振荡信号，级联的D触发器阵列的R端均连接POR信号，用于上电时状态置位，U18为锁存器Latch。
短延时电路如图6所示，电流源以及电流沉产生的1uA偏置电流，其对电容充放电产生的电压接入比较器U7正相输入端。比较器U7反相输入端分别接由晶体管Q7进行选择的2.505V和2.495V实现10mV的迟滞。当晶体管Q7输入由1变成0时，电流源开始对电容C2充电，电压从零开始上升，此时负输入端输入为2.505V，当正输入电压上升至2.505时，比较器U7输出高电平，负输入端输入变为2.495V。晶体管Q7输入由0变为1时，则电容C2电压由5V通过电流沉放电降至2.495V时，比较器U7发生翻转。延时电路延时时间由下式表示：
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何属于本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。
Claims (9)
1.带模式切换功能的宽范围时间延迟电路，其特征在于，包括
基准信号模块，用于提供短延时脉冲触发；
短延时模块，接收由基准信号模块输出的参考信号，短延时模块中包括电容和第一比较器，第一比较器接有第一参考电压，短延时模块通过第一参考电压控制电容电压变化构成短延时脉冲窗口；
长延时模块，其中包括振荡器和分频延时器；
延时切换模块，接收由短延时模块输出的短延时信号；
延时选择模块，同步接收由短延时模块输出的短延时信号、由长延时模块中振荡器通过分频延时器输出的长延时信号和由延时切换模块输出的同步切换信号，并通过同步切换信号选择地输出短延时输出信号或长延时输出信号。
2.根据权利要求1所述的带模式切换功能的宽范围时间延迟电路，其特征在于，所述的基准信号模块，选用基准电流源。
3.根据权利要求1或2所述的带模式切换功能的宽范围时间延迟电路，其特征在于，所述的短延时模块，包括
放大器，其同相放大端接收参考信号且反相放大端接地；
第一晶体管，其栅极连接放大器的输出端且源极接地；
第二晶体管，其源极连接第一晶体管的漏极；
第三晶体管，与第二晶体管共同构成同源极电位点、同栅极电位点的涓流放大电路；
电容，用于调制短延时脉冲窗口，其一端连接第三晶体管的源极且另一端接地；
第一比较器，其输入端口连接第三晶体管的源极且接收第一参考电压并输出短延时信号；
第四晶体管，其栅极连接第一比较器的输出端，其漏极连接第三晶体管的源极，其源极与电容接地端连接；
延时缓存器，用于缓冲和置位第一比较器输出的短延时信号，其输出短延时信号至延时选择模块。
4.根据权利要求1或2所述的带模式切换功能的宽范围时间延迟电路，其特征在于，所述的分频延时器，包括由D触发器阵列构成的计数器、与计数器连接的锁存器和用于计数器输出控制的置位逻辑电路，锁存器输出长延时信号至延时选择模块。
5.根据权利要求3所述的带模式切换功能的宽范围时间延迟电路，其特征在于，所述的延时切换模块，包括第二比较器，第二比较器的输入端口接收短延时信号和第二参考电压且其输出端输出同步切换信号至延时选择模块。
6.根据权利要求5所述的带模式切换功能的宽范围时间延迟电路，其特征在于，所述的延时切换模块，还包括串联的两个反相器或两个以上的偶数个反相器，构成偶数组反相器阵列，偶数组反相器阵列的输入端连接第二比较器的输出端。
7.根据权利要求1所述的带模式切换功能的宽范围时间延迟电路，其特征在于，所述的延时选择模块，包括
第一与非门，其输入端口接收短延时信号；
第一反相器，其输入端接收同步切换信号且输出端连接至第一与非门的输入端口；
第二与非门，其输入端口接收长延时信号且连接第一反相器的输入端；
第二反相器，其输入端连接第一与非门的输出端；
第三反相器，其输入端连接第二与非门的输出端；
第一或非门，其输入端口连接第二反相器和第三反相器的输出端；
第四反相器，其输入端连接第一或非门的输出端；
所述的第四反相器，通过同步切换信号选择地输出短延时输出信号或长延时输出信号。
8.根据权利要求4所述的带模式切换功能的宽范围时间延迟电路，其特征在于，所述的置位逻辑电路，包括
使能信号、第一延时调制信号和第二延时调制信号；
一对置位晶体管，接收计数器输出信号、第一延时调制信号和第二延时调制信号；
延时电容，用于一对置位晶体管的输出信号的延时；
一对输出放大晶体管，接收一对置位晶体管的输出信号；
异或门，接收计数器的输出信号和一对输出放大晶体管的输出信号；
第二或非门，接收异或门的输出信号和使能信号且输出置位后的长延时信号至锁存器。
9.根据权利要求1所述的带模式切换功能的宽范围时间延迟电路，其特征在于，所述的振荡器，包括
第三与非门，其输入端口接收上电复位信号；
第五反相器，其输入端连接第三与非门的输出端且输出振荡信号至分频延时器；
第六反相器，其输入端连接第三与非门的输出端；
施密特触发器，其输入端连接第六反相器的输出端且输出端连接至第三与非门的输入端口；
所述的施密特触发器与第六反相器构成振荡器的自反馈电路。
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