CN116434800B - 刷新电路及存储器 - Google Patents
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Abstract
本公开提供了一种刷新电路及存储器，该刷新电路设有反馈控制电路和第一运算电路；其中，反馈控制电路用于接收泵浦延迟信号和攻击半径参数，并根据泵浦延迟信号生成泵浦触发信号，泵浦触发信号用于生成泵浦信号，每一泵浦信号具有对应的泵浦延迟信号，且在泵浦信号的预期生成数量满足攻击半径参数的要求时，终止生成泵浦触发信号；泵浦信号用于执行刷新操作；第一运算电路用于接收刷新信号和泵浦触发信号，并对刷新信号和泵浦触发信号进行逻辑运算，若刷新信号或泵浦触发信号处于使能状态，则生成泵浦信号，每一泵浦信号被用于执行一刷新操作；泵浦延迟信号的上升沿相对泵浦信号的上升沿延迟第一预设时长。
Description
技术领域
本公开涉及半导体领域，尤其涉及一种刷新电路及存储器。
背景技术
存储器如动态随机存取存储器（DRAM，Dynamic Random Access Memory）可通过将电荷存储到存储单元的电容器来存储数据。由于存储在电容器中的电荷会随着时长的增加而泄漏，因此动态随机存取存储器需要周期性地执行刷新（Refresh）。实际应用中，数据被周期性地重写入电容器中。随着存储器的制造工艺按比例缩小，字线之间的间隔减小，一条字线中的电压分布可能导致相邻字线的存储单元的电荷增加。当一条字线被密集访问时，可能出现其中存储在相邻字线的存储单元中的数据由于该条字线的频繁激活而出现电压泄露（数据丢失）的行锤现象（Row Hammer Effect）。
发明内容
本公开提供了一种刷新电路及存储器。
本公开的技术方案是这样实现的：
第一方面，本公开实施例提供了一种刷新电路，包括：反馈控制电路，用于接收泵浦延迟信号和攻击半径参数，并根据泵浦延迟信号生成泵浦触发信号，泵浦触发信号用于生成泵浦信号，每一泵浦信号具有对应的泵浦延迟信号，且在泵浦信号的预期生成数量满足攻击半径参数的要求时，终止生成泵浦触发信号；泵浦信号用于执行刷新操作；第一运算电路，用于接收刷新信号和泵浦触发信号，并对刷新信号和泵浦触发信号进行逻辑运算，若刷新信号或泵浦触发信号处于使能状态，则生成泵浦信号，每一泵浦信号被用于执行一刷新操作；泵浦延迟信号的上升沿相对泵浦信号的上升沿延迟第一预设时长。
上述方案中，反馈控制电路包括：使能电路，用于接收泵浦延迟信号和攻击半径参数，在泵浦信号的预期生成数量等于攻击半径参数表征的刷新行数之前，生成第一使能信号，且在泵浦信号的预期生成数量等于攻击半径参数表征的刷新行数之后，禁用第一使能信号；第二运算电路，用于接收泵浦延迟信号和第一使能信号，并在接收到第一使能信号时基于泵浦延迟信号生成泵浦触发信号，基于同一泵浦延迟信号生成泵浦触发信号的时刻先于禁用第一使能信号的时刻。
上述方案中，使能电路包括：第一脉冲产生电路、第一计数器、屏蔽电路及第一比较电路；其中，第一脉冲产生电路，用于接收泵浦延迟信号，并根据泵浦延迟信号的下降沿生成第一脉冲信号；屏蔽电路，与第一脉冲产生电路耦接，用于接收第一脉冲信号，并屏蔽第偶数个第一脉冲信号以及输出剩余第一脉冲信号；第一计数器，与屏蔽电路耦接，用于对剩余第一脉冲信号中的脉冲数量进行计数，输出第一计数信号；第一比较电路，与第一计数器耦接，用于接收第一计数信号和攻击半径参数，将第一计数信号和攻击半径参数进行比较，在第一计数信号表征剩余的脉冲数量小于攻击半径参数表征的刷新行数的一半，输出第一使能信号；在第一计数信号表征剩余的脉冲数量等于攻击半径参数表征的刷新行数的一半，禁用第一使能信号。
上述方案中，第一比较电路包括：与电路和多个与非门；其中，每一与非门的多个输入端分别用于接收第一计数信号包含的多个数据位信号及不同的标志信号，标志信号表征刷新电路是否支持攻击半径参数以及支持的攻击半径参数的类型；与电路的输入端分别连接至每一与非门的输出端，与电路的输出端用于输出第一使能信号或禁用第一使能信号。
上述方案中，刷新电路还包括边界电路，用于接收刷新信号和刷新结束信号，并根据刷新信号和刷新结束信号产生第二使能信号；第二使能信号的使能期间从接收刷新信号开始至刷新结束信号切换至激活状态时结束，刷新结束信号切换至激活状态表征生成的泵浦信号的数量等于攻击半径参数表征的刷新行数；第一比较电路，与边界电路耦接，还用于接收第二使能信号，若第二使能信号处于休眠状态，则禁用第一使能信号。
上述方案中，边界电路包括：刷新结束电路，用于接收泵浦信号和攻击半径参数，在泵浦信号的数量接近攻击半径参数表征的刷新行数时，刷新结束信号进入休眠状态，且在泵浦信号的数量等于攻击半径参数表征的刷新行数时，刷新结束信号切换至激活状态；第三运算电路，用于接收刷新信号和刷新结束信号，并对刷新信号和刷新结束信号进行逻辑运算，从接收到刷新信号开始至刷新结束信号切换至激活状态之间，生成第二使能信号。
上述方案中，刷新结束电路包括：时钟产生电路、第二计数器及第二比较电路；其中，时钟产生电路，用于接收泵浦信号，并根据泵浦信号生成时钟信号；第二计数器，与时钟产生电路耦接，用于对时钟信号中的脉冲数量进行计数，输出第二计数信号；第二计数信号包括多位二进制计数信号；第二比较电路，与第二计数器耦接，用于接收多个第二计数信号和攻击半径参数，将多个第二计数信号和攻击半径参数进行比较，在第二计数信号中相应位的计数信号开始翻转到第一状态至下一个翻转到来之间，刷新结束信号进入休眠状态，其中，第一状态的下一个翻转来临时，第二计数信号的数量等于攻击半径参数表征的刷新行数；在第二计数信号中相应位的计数信号下一个翻转到来之后，刷新结束信号切换至激活状态。
上述方案中，第三运算电路包括：第二脉冲产生电路、第一非门、第一与非门以及第二与非门；其中，第二脉冲产生电路的输入端用于接收刷新结束信号，并根据刷新结束信号的下降沿生成第二脉冲信号；第一非门的输入端用于接收刷新信号；第一与非门的一个输入端与第二脉冲产生电路的输出端连接，另一个输入端与第二与非门的输出端连接；第二与非门的一个输入端与第一非门的输出端连接，另一个输入端与第一与非门的输出端连接，第二与非门的输出端用于输出第二使能信号。
上述方案中，第二运算电路包括：第三脉冲产生电路、第一延迟电路第三与非门；其中，第三脉冲产生电路，用于接收泵浦延迟信号，并根据泵浦延迟信号的下降沿生成第三脉冲信号；第一延迟电路，用于将第三脉冲信号的下降沿延迟第二预设时长，得到脉冲延迟信号；第二预设时长大于或等于预充电一条字线的时长；第三与非门的两个输入端分别用于接收第一使能信号和脉冲延迟信号，输出端用于输出泵浦触发信号。
上述方案中，第一运算电路包括：或非电路、第二延迟电路、第四与非门、第五与非门及第二非门；其中，或非电路的输入端分别用于接收刷新信号和泵浦触发信号；第四与非门的一个输入端与或非电路的输出端连接，另一个输入端与第五与非门的输出端连接，输出端用于输出泵浦信号；第五与非门的一个输入端与第四与非门的输出端连接，另一个输入端用于接收第二非门的输出端连接；第二非门的输入端用于接收泵浦延迟信号；第二延迟电路的输入端用于接收泵浦信号，输出端用于输出泵浦延迟信号，第二延迟电路用于将泵浦信号的上升沿延迟第一预设时长；第一预设时长大于或等于刷新一条字线的时长。
第二方面，本公开实施例提供了一种存储器，包括：多个存储体；刷新管理电路，与多个存储体耦合，包括本公开实施例中提供的刷新电路。
上述方案中，存储器包括动态随机存取存储器。
本公开各实施例中提供的刷新电路通过对泵浦触发信号的及时终止，可以产生数量满足攻击半径参数要求的泵浦信号，从而可以实现与攻击半径参数中表征的待刷新行数一致的多泵浦刷新。
附图说明
图1A为本公开实施例提供的一种BRC在寄存器中的配置方式的示意图；
图1B为公开实施例提供的一种不同BRC的类型的示意图；
图2为本公开实施例提供的一种刷新电路的组成结构示意图；
图3为本公开实施例提供的又一种刷新电路的组成结构示意图；
图4为本公开实施例提供的一种刷新电路中反馈控制电路的组成结构示意图；
图5A为本公开实施例提供的一种反馈控制电路中使能电路的部分组成结构示意图一；
图5B为本公开实施例提供的一种反馈控制电路中使能电路的部分组成结构示意图二；
图5C为本公开实施例提供的一种反馈控制电路中使能电路的部分组成结构示意图三；
图5D为本公开实施例提供的一种反馈控制电路中使能电路的部分组成结构示意图四；
图6为本公开实施例提供的一种刷新电路中第一运算电路的组成结构示意图；
图7为本公开实施例提供的另一种刷新电路的组成结构示意图；
图8为本公开实施例提供的一种刷新电路中边界电路的组成结构示意图；
图9A为本公开实施例提供的一种边界电路中刷新结束电路的部分组成结构示意图一；
图9B为本公开实施例提供的一种边界电路中刷新结束电路的部分组成结构示意图二；
图9C为本公开实施例提供的一种边界电路中刷新结束电路的部分组成结构示意图三；
图10A为本公开实施例提供的刷新电路工作时主要信号的时序示意图；
图10B为本公开实施例提供的刷新电路工作时第一个泵浦信号和第一个泵浦触发信号产生过程的时序示意图；
图11为本公开实施例提供的一种存储器的组成结构示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
需要指出，本公开实施例所涉及的术语“第一\第二”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
为了能够更加详尽地了解本公开实施例的特点与技术内容，下面结合附图对本公开实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本公开实施例。
本公开实施例涉及的存储器包括但不限于动态随机存取存储器，在后文中将会详细描述本公开实施例涉及的存储器的具体类型，以下仅以动态随机存取存储器为例来对行锤现象进行解释和分析。
动态随机存取存储器的存储单元本质是一个存储电荷的电容，在读取、写入以及刷新过程中，电容均可能存在泄漏，并且读取过程本身具有破坏性。基于此，需要在读取操作后立即刷新其值，或者，如果长时间不对存储单元进行访问时，则需要以某个预定频率刷新其值。
存储单元中存储的数据由电容中的电荷决定，并且电荷在刷新周期之间容易受到影响。漂移的电子可以迁移到存储单元中或者从存储单元中迁出，从而改变存储单元中的电荷。如果短时间内进行了太多次访问，则可能会积累足够的电荷变化以改变存储值的感知状态。这就是Row Hammer出现的地方。在刷新发生之前，在一定的累积效应下，这些错误电子（漂移的电子）的反复微小爆发会改变相邻的行中存储的数据。实际上，随着尺寸的缩小，受害行（存储值发生变化的行）可能不仅仅是相邻的行。随着相邻字线之间的距离越来越近，甚至附近的行（相隔两行甚至更多行）也可能会受到影响。
可以采用提高刷新率或者额外刷新被攻击的行周围的行的方法来缓解或者避免行锤现象。考虑到提高刷新率会减小数据带宽，同时提高存储器的功耗，采用额外刷新被攻击的行周围的行的方法来缓解或者避免行锤现象。
本公开实施例中在进行行锤刷新时，考虑刷新物理上与被攻击的行附近的行，具体执行刷新的行可以由攻击半径参数（BRC，Blast-Radius Configuration）指定的半径参数来决定。即根据不同的攻击半径参数配置，实现不同泵浦（pump）的刷新次数。
图1A为本公开实施例提供的一种BRC在寄存器中的配置方式的示意图；图1B为公开实施例提供的一种不同BRC的类型的示意图。
在一些实施例中，BRC是DRAM的可选功能，如图1A所示，定向刷新管理模块（DRFM，Directed Refresh Management）是否支持BRC可以由模式寄存器（MR，mode register），如MR75中的一位参数OP [0]来定义，示例性地，OP [0]为“0”代表不支持BRC，OP [0]为“1”代表支持BRC。BRC的参数可以由模式寄存器，如MR75中的两位OP [5:4]来定义，示例性地，BRC的参数可以包括2、3、4等，BRC的参数表征定向刷新管理模块的最大刷新范围，BRC的参数越大，最大刷新范围越大，BRC的参数等于最大刷新范围的刷新半径。
在一些实施例中，为节约功耗，可为距离锤击行不同距离的受害行设置不同的刷新频率。如图1B所示，当BRC参数为2时，定向刷新管理模块必然刷新锤击行的相邻行，即±1行，且以一定概率刷新最大刷新范围内距离锤击行最远的行，即与锤击行相隔一条字线的行，即±2行；当BRC参数为3，DRFM必刷新±1行和±2行，且以一定概率刷新最大刷新范围内距离锤击行最远的行，即与锤击行相隔两条字线的行，即±3行；BRC参数等于4时同理，在此不再进行赘述。需要说明的是，为距离锤击行不同距离的受害行设置不同的刷新频率仅仅是一种可选项，实际上，BRC参数表征的最大刷新范围中，不同受害行的刷新频率可以完全相同。
本公开实施例提供了一种刷新电路，该刷新电路能够根据不同的BRC配置实现不同泵浦（pump）的刷新次数。
图2为本公开实施例提供的一种刷新电路的组成结构示意图；图3为本公开实施例提供的又一种刷新电路的组成结构示意图；图4为本公开实施例提供的一种刷新电路中反馈控制电路的组成结构示意图；图5A至图5D为本公开实施例提供的一种反馈控制电路中使能电路的组成结构示意图；图6为本公开实施例提供的一种刷新电路中第一运算电路的组成结构示意图；图7为本公开实施例提供的另一种刷新电路的组成结构示意图；图8为本公开实施例提供的一种刷新电路中边界电路的组成结构示意图；图9A至图9C为本公开实施例提供的一种边界电路中刷新结束电路的组成结构示意图；图10A为本公开实施例提供的刷新电路工作时主要信号的时序示意图；图10B为本公开实施例提供的刷新电路工作时第一个泵浦信号和第一个泵浦触发信号产生过程的时序示意图。
下面将结合图2至图10B详细说明本公开实施例提供的刷新电路的组成及工作原理。
如图2所示，该刷新电路20包括：
反馈控制电路21，用于接收泵浦延迟信号和攻击半径参数，并根据泵浦延迟信号生成泵浦触发信号，泵浦触发信号用于生成泵浦信号，每一泵浦信号具有对应的泵浦延迟信号，且在泵浦信号的预期生成数量满足攻击半径参数的要求时，终止生成泵浦触发信号；泵浦信号用于执行刷新操作；
第一运算电路22，用于接收刷新信号和泵浦触发信号，并对刷新信号和泵浦触发信号进行逻辑运算，若刷新信号或泵浦触发信号处于使能状态，则生成泵浦信号，每一泵浦信号被用于执行一刷新操作；泵浦延迟信号的上升沿相对泵浦信号的上升沿延迟第一预设时长。
需要说明的是，本公开实施例提供的刷新电路20可以应用在多种存储器的刷新场景中，例如DRAM中用于行锤刷新的刷新管理电路中。
需要说明的是，本公开实施例提供的刷新电路20可以根据BRC配置产生相应数量的泵浦信号，即根据BRC配置中要求刷新的行数，产生相同数量的泵浦信号。示例性地，当BRC参数为2，BRC表征的刷新行数为4或者说BRC要求刷新的行数为4，刷新电路可以产生4个泵浦信号；当BRC参数为3，BRC表征的刷新行数为6或者说BRC要求刷新的行数为6，刷新电路可以产生6个泵浦信号；当BRC参数为4，BRC表征的刷新行数为8或者说BRC要求刷新的行数为8，刷新电路可以产生8个泵浦信号等。示例性地，参考图10A，泵浦信号DRFMpbPump可以是高电平有效的方波信号（脉冲信号）。
这里，攻击半径参数BRC<2:0>可以用于获取BRC的配置需求，在一些实施例中，攻击半径参数包括不同的标志信号，标志信号表征刷新电路是否支持攻击半径参数以及支持的攻击半径参数的类型；例如，标志信号BRC2表征刷新电路支持攻击半径参数且支持的攻击半径参数的类型是2。刷新信号是刷新电路接收到的用于指示开始执行刷新的脉冲信号，刷新信号可以是高电平有效，刷新信号可以参考图10A中的DRFMpb。
如图2所示，反馈控制电路21与第一运算电路22连接，第一运算电路22在刷新信号DRFMpb或泵浦触发信号DRFMpbPumpTrig处于使能状态，生成泵浦信号DRFMpbPump。在一些实施例中，先利用刷新信号DRFMpb，生成第一个泵浦信号DRFMpbPump；剩余的多个泵浦信号DRFMpbPump均由对应的多个泵浦触发信号DRFMpbPumpTrig产生。示例性地，参考图10A，泵浦触发信号DRFMpbPumpTrig可以是高电平有效的脉冲信号。
这里，反馈控制电路21主要用于产生泵浦触发信号且在泵浦信号的预期生成数量满足攻击半径参数的要求或者说泵浦信号的预期生成数量满足攻击半径参数表征的刷新行数时，终止生成泵浦触发信号。这里，当BRC参数表征的刷新行数为N即BRC配置中要求刷新的行数（这里，行数也可以理解为字线的条数）为N（N为大于2的整数）时，需要生成N个泵浦信号，考虑到会先利用刷新信号生成第一个泵浦信号，剩余需要生成的N-1泵浦信号，仅需要N-1个泵浦触发信号。基于此，预期生成数量满足攻击半径参数的要求可以理解为泵浦触发信号的数量等于N-1时，泵浦信号预期生成数量N满足攻击半径参数表征的刷新行数N，即泵浦触发信号的数量等于N-1时，终止生成泵浦触发信号。
这里，泵浦延迟信号RasPdlyR相较于泵浦信号DRFMpbPump的上升沿延迟第一预设时长，第一预设时长大于或等于刷新一条字线的时长。在一些具体实施例中，第一预设时长等于刷新一条字线的时长。示例性地，第一预设时长为42纳秒（ns）。
在一些实施例中，如图3所示，反馈控制电路21包括：
使能电路211，用于接收泵浦延迟信号和攻击半径参数，在泵浦信号的预期生成数量等于攻击半径参数表征的刷新行数之前，生成第一使能信号，且在泵浦信号的预期生成数量等于攻击半径参数表征的刷新行数之后，禁用第一使能信号；
第二运算电路212，用于接收泵浦延迟信号和第一使能信号，并在接收到第一使能信号时基于泵浦延迟信号生成泵浦触发信号，基于同一泵浦延迟信号生成泵浦触发信号的时刻先于禁用第一使能信号的时刻。
这里，使能电路211与第二运算电路212连接，使能信号生成的第一使能信号BRCEn用于指示泵浦触发信号何时停止产生。示例性地，参考图10A，第一使能信号BRCEn可以是高电平有效的方波信号，禁用第一使能信号时将其拉至低电平。前已述及，当BRC要求刷新的行数为N，即需要生成N个泵浦信号时，考虑到会先利用刷新信号生成第一个泵浦信号，因此需要N-1个泵浦触发信号。换句话说，泵浦信号的预期生成数量比泵浦触发信号的数量多1个。
需要说明的是，在时序上要保证第一使能信号BRCEn禁用的时刻晚于泵浦触发信号DRFMpbPumpTrig的生成时刻，这样可以保证最后一个泵浦触发信号DRFMpbPumpTrig可以顺利生成。在保证这一时序前提的情况下，BRC要求刷新的行数为N，当泵浦触发信号的数量为N-1个时，需要及时禁用第一使能信号。
在一些实施例中，如图4所示，使能电路21包括：第一脉冲产生电路211a、第一计数器211c、屏蔽电路211b及第一比较电路211d；其中，
第一脉冲产生电路211a，用于接收泵浦延迟信号，并根据泵浦延迟信号的下降沿生成第一脉冲信号；
屏蔽电路211b，与第一脉冲产生电路211a耦接，用于接收第一脉冲信号，并屏蔽第偶数个第一脉冲信号以及输出剩余第一脉冲信号；
第一计数器211c，与屏蔽电路211b耦接，用于对剩余第一脉冲信号中的脉冲数量进行计数，输出第一计数信号；
第一比较电路211d，与第一计数器211c耦接，用于接收第一计数信号和攻击半径参数，将第一计数信号和攻击半径参数进行比较，在第一计数信号表征剩余的脉冲数量小于攻击半径参数表征的刷新行数的一半，输出第一使能信号；在第一计数信号表征剩余的脉冲数量等于攻击半径参数表征的刷新行数的一半，禁用第一使能信号。
这里，第一脉冲产生电路211a与屏蔽电路211b连接，屏蔽电路211b与第一脉冲产生电路211a和第一计数器211c均连接，第一计数器211c与屏蔽电路211b和第一比较电路211d连接，第一比较电路211d与第一计数器211c和第二运算电路212连接。
可以理解的是，当BRC要求刷新的行数N为偶数时，N-1为奇数。基于此，这里的屏蔽电路将第偶数个第一脉冲信号中屏蔽并输出第奇数个第一脉冲信号，之后对输出的所有第奇数个第一脉冲信号进行计数，在计数的数量小于攻击半径参数所要求的N的一半时，说明还需要继续生成泵浦触发信号，此时输出第一使能信号；在计数的数量等于攻击半径参数所要求的N的一半，说明无需继续生成泵浦触发信号，此时禁用第一使能信号。
这里，如图5A所示，第一脉冲产生电路211a可以根据泵浦延迟信号的下降沿生成第一脉冲信号。第一脉冲产生电路211a中，或非门的一端接收泵浦延迟信号，另一端与延迟单元的输出端连接，泵浦延迟信号先经过反相器再经过延迟单元。
这里，如图5B所示，屏蔽电路211b可以为能够抽取奇数脉冲信号的电路，示例性地，屏蔽电路211b输出的奇数脉冲信号可以参考图10A中的Pum1Clk。
这里，如图5C所示，第一计数器211c可以为二进制计数，用于将屏蔽电路211b输出的奇数脉冲信号的数量进行计数，得到二进制计数结果Pump1End<1:0>（信号Pump1EndN<1:0>与Pump1End<1:0>互为相反信号），并将得到的二进制计数结果传输给第一比较电路。示例性地，当输入的奇数脉冲信号的数量为1个时，第一计数器211c输出的Pump1End<1>和Pump1End<0>为“0、1”；当输入的奇数脉冲信号的数量为2个时，第一计数器211c输出的Pump1End<1>和Pump1End<0>为“1、0”，当输入的奇数脉冲信号的数量为3个时，第一计数器211c输出的Pump1End<1>和Pump1End<0>为“1、1”，当输入的奇数脉冲信号的数量为4个时，第一计数器211c输出的Pump1End<1>和Pump1End<0>为“0、0”。当输入的奇数脉冲信号的数量继续增加时，计数第一计数器211c重新从“0、1”开始。
在一些实施例中，如图5D所示，第一比较电路211d包括：与电路211d-1和多个与非门211d-2；其中，
每一与非门211d-2的多个输入端分别用于接收第一计数信号包含的多个数据位信号及不同的标志信号，标志信号表征刷新电路是否支持攻击半径参数以及支持的攻击半径参数的类型；
与电路211d-1的输入端分别连接至每一与非门211d-2的输出端，与电路211d-1的输出端用于输出第一使能信号或禁用第一使能信号。
这里，与电路211d-1可以理解为与与逻辑具有同等作用的所有电路，如与门、与非门和非门的串联组合电路等等。图5D中示出的与电路211d-1即为与非门和非门的串联组合电路。
这里，当标志信号为BRC2表示刷新电路支持攻击半径参数且支持的攻击半径参数是2，此时攻击半径参数表征的刷新行数的一半为2；当标志信号为BRC3表示刷新电路支持攻击半径参数且支持的攻击半径参数是3，此时攻击半径参数表征的刷新行数的一半为3；当标志信号为BRC4表示刷新电路支持攻击半径参数且支持的攻击半径参数是4，此时攻击半径参数表征的刷新行数的一半为4。
以下结合图5D和图10A，说明第一使能信号BRCEn波形的形成原理。
参考图5D，以攻击半径参数表征的刷新行数N为4为例，当攻击半径参数表征的刷新行数N为4时，标志信号BRC2使能，为高电平“1”；标志信号BRC3和标志信号BRC4不使能，为低电平“0”。此时，不管第一计数器211c输出什么，BRC3和BRC4所在的与非门支路输出均为高电平“1”。当输入的奇数脉冲信号的数量为1个时，第一计数器211c输出的Pump1End<1>和Pump1End<0>为“0、1”，BRC2所在的与非门支路的三个输入分别为：“0，0、1”，BRC2所在的与非门支路的输出为1，此时，三个与非门支路经过与电路211d-1作用后输出的信号BRCEnd为高电平。当输入的奇数脉冲信号的数量为2个时，第一计数器211c输出的Pump1End<1>和Pump1End<0>为“1、0”，BRC2所在的与非门支路的三个输入分别为：“1、1、1”，BRC2所在的与非门支路的输出为0，此时，三个与非门支路经过与电路211d-1作用后输出的信号BRCEnd为低电平，也就是图10A中示出的，对于4punp的第一使能信号BRCEn在Pum1Clk的第二个计数后由高电平变为低电平。
可以理解的是，攻击半径参数表征的刷新行数N为6或8的情况可以参照上述分析过程进行理解。
需要说明的是，信号BRCEnd可以称为第一中间使能信号，在没有引入其他考量信号，如表征刷新电路是否支持攻击半径参数设置、以及第二使能信号时，将第一中间使能信号BRCEnd作为最终的第一使能信号BRCEn。
在一些实施例中，如图4所示，第二运算电路212包括：第三脉冲产生电路212a、第一延迟电路212b第三与非门212c；其中，
第三脉冲产生电路212a，用于接收泵浦延迟信号，并根据泵浦延迟信号的下降沿生成第三脉冲信号；
第一延迟电路212b，用于将第三脉冲信号的下降沿延迟第二预设时长，得到脉冲延迟信号；第二预设时长大于或等于预充电一行的时长；
第三与非门212c的两个输入端分别用于接收第一使能信号和脉冲延迟信号，输出端用于输出泵浦触发信号。
这里，第三脉冲产生电路212a与前述的第一脉冲产生电路211a均根据泵浦延迟信号的下降沿生成相应的脉冲信号，基于此，第三脉冲电路212a与第一脉冲电路211a可以合并，可以理解的是，二者也可以根据需求分开。图4中示出的第三脉冲电路212a合并到了第一脉冲产生电路211a中。
这里，第二预设时长大于或等于预充电一条字线的时长。在一些具体实施例中，第二预设时长等于预充电一条字线的时长。示例性地，第二预设时长为18ns。
下面将结合图10B，详细介绍泵浦触发信号DRFMpbPumpTrig的生成过程。
利用刷新信号DRFMpb，产生第一个泵浦信号DRFMpbPump的上升沿；将第一个泵浦信号DRFMpbPump的上升沿延迟第一预设时长T1，得到第一个泵浦信号对应的第一个泵浦延迟信号RasPdlyR的上升沿；根据第一个泵浦延迟信号RasPdlyR的上升沿，得到第一个泵浦信号DRFMpbPump的下降沿；根据第一个泵浦信号DRFMpbPump的下降沿，得到第一个泵浦延迟信号RasPdlyR的下降沿；将第一个泵浦延迟信号RasPdlyR的下降沿延迟第二预设时长T2，得到第一个泵浦触发信号DRFMpbPumpTrig。
第一个泵浦触发信号DRFMpbPumpTrig，产生第二个泵浦信号DRFMpbPump的上升沿；将第二个泵浦信号DRFMpbPump的上升沿延迟第一预设时长T1，得到第二个泵浦信号对应的第二个泵浦延迟信号RasPdlyR的上升沿；根据第二个泵浦延迟信号RasPdlyR的上升沿，得到第二个泵浦信号DRFMpbPump的下降沿；根据第二个泵浦信号DRFMpbPump的下降沿，得到第二个泵浦延迟信号RasPdlyR的下降沿；将第二个泵浦延迟信号RasPdlyR的下降沿延迟第二预设时长T2，得到第二个泵浦触发信号DRFMpbPumpTrig。
依此类推，直到形成第N-1个泵浦触发信号DRFMpbPumpTrig和第N个泵浦信号DRFMpbPump的上升沿和下降沿。
需要说明的是，图10B中示出的刷新信号DRFMpb与第一个泵浦信号DRFMpbPump的上升沿、第一个泵浦延迟信号RasPdlyR的上升与第一个泵浦信号DRFMpbPump的下降沿；第一个泵浦信号DRFMpbPump的下降沿与第一个泵浦延迟信号RasPdlyR的下降沿并非完全对齐，而是存在由器件本身导致的延迟。
在一些实施例中，如图6所示，第一运算电路22包括：或非电路221、第二延迟电路222、第四与非门223、第五与非门224及第二非门225；其中，
或非电路221的输入端分别用于接收刷新信号和泵浦触发信号；
第四与非门223的一个输入端与或非电路221的输出端连接，另一个输入端与第五与非门224的输出端连接，输出端用于输出泵浦信号；
第五与非门224的一个输入端与第四与非门223的输出端连接，另一个输入端用于接收第二非门225的输出端连接；
第二非门225的输入端用于接收泵浦延迟信号；
第二延迟电路222的输入端用于接收泵浦信号，输出端用于输出泵浦延迟信号，第二延迟电路222用于将泵浦信号的上升沿延迟第一预设时长；第一预设时长大于或等于刷新一行的时长。
这里，或非电路221可以理解为与或非逻辑具有同等作用的所有电路，如或非门、或门和非门的串联组合电路、与非门和多个非门的组合电路等等。图6中示出的或非电路221即为与非门与和个非门组合电路，其中与非门的两个输入端和一个输出端各串联一个非门。
一般情况下，在泵浦信号的预期生成数量等于攻击半径参数表征的刷新行数之前，生成第一使能信号，此时可以生成泵浦触发信号，从而生成泵浦信号，在合适时机即泵浦信号的预期生成数量等于攻击半径参数表征的刷新行数，禁用第一使能信号，使得泵浦触发信号的生成及时终止，可以使产生泵浦信号的数量满足攻击半径参数要求的泵浦信号，然而，若刷新电路遭遇到毛刺等特殊情况时，还可以通过第二使能信号进行时域限定，使得第一使能信号只能在第二使能信号规定的有效区间内作用，来增强本公开实施例提供的刷新电路的可靠性。
在一些实施例中，如图7所示，刷新电路20还包括边界电路23，用于接收刷新信号和刷新结束信号，并根据刷新信号和刷新结束信号产生第二使能信号；第二使能信号的使能期间从接收刷新信号开始至刷新结束信号切换至激活状态时结束，刷新结束信号切换至激活状态表征生成的泵浦信号的数量等于攻击半径参数表征的刷新行数；
第一比较电路211d，与边界电路23耦接，还用于接收第二使能信号，若第二使能信号处于休眠状态，则禁用第一使能信号。
这里，边界电路23与使能电路211连接，边界电路23根据刷新信号DRFMpb和刷新结束信号DRFMoff产生第二使能信号DRFMIP。示例性地，参考图10A，第二使能信号DRFMIP的上升沿与刷新信号DRFMpb对齐，第二使能信号DRFMIP的下降沿与刷新结束信号DRFMoff的下降沿对齐，第二使能信号DRFMIP的高电平为其休眠状态，DRFMIP的低电平为其激活状态，当第二使能信号DRFMIP由高电平切换到低电平，表征生成的泵浦信号的数量等于攻击半径参数表征的刷新行数。
继续参考图5D，第一比较电路211d中还可以再包括一个与电路211d-3，与电路211d-3同样可以理解为与与逻辑具有同等作用的所有电路，图5D中示出的与电路211d-3即为与非门和非门的串联组合电路，在前述获得的第一中间使能信号BRCEnd的基础上，可以进一步将第二使能信号DRFMIP引入，第二使能信号DRFMIP的下降沿与刷新结束信号DRFMoff的下降沿对齐，在第二使能信号DRFMIP的下降沿后，第二使能信号DRFMIP处于休眠状态，在第二使能信号DRFMIP处于休眠状态时，禁用第一使能信号，此时，由于第二使能信号的加持，可以第一使能信号更加稳定，避免出现毛刺的第一使能信号影响刷新电路，从而增刷新电路的可靠性。
此外，可以理解的是，在第一中间使能信号BRCEnd的基础上，可以是刷新电路在支持攻击半径参数功能的前提下（对应图5D中的BRCsupport为高电平“1”）再来产生对应的第一使能信号BRCEn。
在一些实施例中，如图7所示，边界电路23包括：
刷新结束电路231，用于接收泵浦信号和攻击半径参数，在泵浦信号的数量接近攻击半径参数表征的刷新行数时，刷新结束信号进入休眠状态，且在泵浦信号的数量等于攻击半径参数表征的刷新行数时，刷新结束信号切换至激活状态；
第三运算电路232，用于接收刷新信号和刷新结束信号，并对刷新信号和刷新结束信号进行逻辑运算，从接收到刷新信号开始至刷新结束信号切换至激活状态之间，生成第二使能信号。
这里，泵浦信号的数量接近攻击半径参数可以理解为泵浦信号的数量小于攻击半径参数表征的刷新行数，示例性地，当攻击半径参数表征的刷新行数为4时，接近攻击半径参数可以是2，当攻击半径参数表征的刷新行数为6时，接近攻击半径参数可以是4，当攻击半径参数表征的刷新行数为8时，接近攻击半径参数可以是4。可以理解的是，这里的接近可以根据实际需求进行调整。
这里，刷新结束信号DRFMoff的下降沿用于为第二使能信号DRFMIP提供参考。示例性地，参考图10A，刷新结束信号DRFMoff的下升沿与最后一个泵浦信号DRFMpbPump的下降沿对齐，刷新结束信号DRFMIP的高电平为其休眠状态，刷新结束信号DRFMIP的低电平为其激活状态，在泵浦信号的数量等于攻击半径参数表征的刷新行数时，刷新结束信号DRFMIP由休眠状态切换至激活状态，即由高电平切换至低电平。
需要说明的是，刷新结束信号DRFMoff切换至激活状态的时刻是固定，但进入休眠状态的时刻可以根据实际情况进行调整。示例性地，当攻击半径参数表征的刷新行数为4时，刷新结束信号DRFMoff可以从2开始休眠状态，或者从3开始休眠状态；当攻击半径参数表征的刷新行数为6时，刷新结束信号DRFMoff可以从4开始休眠状态，或者从5开始休眠状态；当攻击半径参数表征的刷新行数为8时，刷新结束信号DRFMoff可以从4开始休眠状态，或者从5至7任一个开始休眠状态。
在一些实施例中，如图8所示，刷新结束电路231包括：时钟产生电路231a、第二计数器231b及第二比较电路231c；其中，
时钟产生电路231a，用于接收泵浦信号，并根据泵浦信号生成时钟信号；
第二计数器231b，与时钟产生电路耦接，用于对时钟信号中的脉冲数量进行计数，输出第二计数信号；第二计数信号包括多位二进制计数信号；
第二比较电路231c，与第二计数器耦接，用于接收第二计数信号和攻击半径参数，将第二计数信号和攻击半径参数进行比较，在第二计数信号中相应位的计数信号开始翻转到第一状态至下一个翻转到来之间，刷新结束信号进入休眠状态，其中，第一状态的下一个翻转来临时，第二计数信号的数量等于攻击半径参数表征的刷新行数；在第二计数信号中相应位的计数信号下一个翻转到来之后，刷新结束信号切换至激活状态。
这里，时钟产生电路231a与第二计数器231b连接，第二计数器231b与时钟产生电路231a和第二比较电路231c均连接，第二比较电路231c与第二计数器231b和第三运算电路连接232。
这里，如图9A所示，时钟产生电路231a可以根据泵浦信号生成时钟信号。这里的时钟信号可以是一对互为相反信号的时钟信号ClkN和Clk。
这里，第二计数器231b可以为三位八态计数器，其电路组成和连接方式与分频电路的类似。如图9B所示，三个触发器中每个触发器的数据输出端通过一个反相器与自身的数据输入端连接，通过另一个反相器与下一个触发器的时钟输入端连接。每个触发器均连接相应的复位信号。
第二计数器231b可以用于根据泵浦信号产生的时钟信号中的脉冲数量进行计数，得到计数结果Cnt2、Cnt4和Cnt8（信号CntN4与Cnt4互为相反信号），并将得到的计数结果传输给第二比较电路。示例性地，当输入的脉冲数量为1个时，第二计数器231b输出的从高至低的三位Cnt8、Cnt4、Cnt2分别为“0、0、1”；当输入的脉冲数量为2个时，第二计数器231b输出的从高至低的三位Cnt8、Cnt4、Cnt2分别为“0、1、0”；当输入的脉冲数量为3个时，第二计数器231b输出的从高至低的三位Cnt8、Cnt4、Cnt2分别为“0、1、1”；当输入的脉冲数量为4个时，第二计数器231b输出的从高至低的三位Cnt8、Cnt4、Cnt2分别为“1、0、0”；当输入的脉冲数量为5个时，第二计数器231b输出的从高至低的三位Cnt8、Cnt4、Cnt2分别为“1、0、1”；当输入的脉冲数量为6个时，第二计数器231b输出的从高至低的三位Cnt8、Cnt4、Cnt2分别为“1、1、0”；当输入的脉冲数量为7个时，第二计数器231b输出的从高至低的三位Cnt8、Cnt4、Cnt2分别为“1、1、1”；当输入的脉冲数量为8个时，第二计数器231b输出的从高至低的三位Cnt8、Cnt4、Cnt2分别为“0、0、0”。当脉冲数量继续增加时，第二计数器231b重新从001开始。
这里，这里的标志信号BRC2、BRC3以及BRC4与前述的标志信号BRC2、BRC3以及BRC4表征的含义一致，这里不再赘述。第二比较电路231c与前述的第一比较电路211d的实现原理比较类似。
以下结合图9B、图9C和图10A，说明刷新结束信号DRFMoff波形的形成原理。
参考图9C，以攻击半径参数表征的刷新行数N为4为例，当攻击半径参数表征的刷新行数N为4时，标志信号BRC2使能，为高电平“1”；标志信号BRC3、标志信号BRC4以及BRCDis不使能，为低电平“0”。此时，不管第二计数器231b输出什么，BRC3、BRC4以及BRCDis所在的与非门支路输出均为高电平“1”。当输入的脉冲数量为2个时，第二计数器231b输出的从高至低的三位Cnt8、Cnt4、Cnt2分别为“0、1、0”，BRC2所在的与非门支路的两个输入Cnt4和BRC2分别为：“1、1”，BRC2所在的与非门支路的输出为0，此时四个与非门支路经过汇总的与非门作用后输出的信号DRFMoff为高电平“1”，即刷新结束信号DRFMoff可以从2开始进入休眠状态。当输入的脉冲数量为4个时，第二计数器231b输出的从高至低的三位Cnt8、Cnt4、Cnt2分别为“1、0、0”，BRC2所在的与非门支路的两个输入Cnt4和BRC2分别为“0、1”，BRC2所在的与非门支路的输出为1，此时四个与非门支路经过汇总的与非门作用后输出的信号DRFMoff为低电平“0”，即刷新结束信号DRFMoff从4切换至激活状态。
再以攻击半径参数表征的刷新行数N为6为例，当攻击半径参数表征的刷新行数N为6时，标志信号BRC3使能，为高电平“1”；标志信号BRC2、标志信号BRC4以及BRCDis不使能，为低电平“0”。此时，不管第二计数器231b输出什么，BRC2、BRC4以及BRCDis所在的与非门支路输出均为高电平“1”。当输入的脉冲数量为4个时，第二计数器231b输出的从高至低的三位Cnt8、Cnt4、Cnt2分别为“1、0、0”，BRC3所在的与非门支路的三个输入Cnt8、CntN4和BRC3分别为：“1、1、1”，BRC3所在的与非门支路的输出为0，此时四个与非门支路经过汇总的与非门作用后输出的信号DRFMoff为高电平“1”，即刷新结束信号DRFMoff可以从2开始进4休眠状态。当输入的脉冲数量为6个时，第二计数器231b输出的从高至低的三位Cnt8、Cnt4、Cnt2分别为“1、1、0”，BRC2所在的与非门支路的三个输入Cnt8、CntN4和BRC3分别为：“1、0、1”，BRC3所在的与非门支路的输出为1，此时四个与非门支路经过汇总的与非门作用后输出的信号DRFMoff为低电平“0”，即刷新结束信号DRFMoff从6切换至激活状态。
可以理解的是，攻击半径参数表征的刷新行数N为8的情况可以参照上述N为4的分析过程进行理解。
在一些实施例中，如图8所示，第三运算电路232包括：第二脉冲产生电路232a、第一非门232b、第一与非门232c以及第二与非门232d；其中，
第二脉冲产生电路232a的输入端用于接收刷新结束信号，并根据刷新结束信号的下降沿生成第二脉冲信号；
第一非门232b的输入端用于接收刷新信号；
第一与非门232c的一个输入端与第二脉冲产生电路232a的输出端连接，另一个输入端与第二与非门232d的输出端连接；
第二与非门232d的一个输入端与第一非门232b的输出端连接，另一个输入端与第一与非门232c的输出端连接，第二与非门232d的输出端用于输出第二使能信号。
这里，第二脉冲产生电路232a可以根据刷新结束信号的下降沿生成第二脉冲信号。示例性地，第二脉冲信号可以参考图10A中的DRFMoffClk。
这里，第一非门232b、第一与非门232c以及第二与非门232d可以等同于一个锁存器的作用。第二使能信号DRFMIP的上升沿与刷新信号DRFMpb对齐，第二使能信号DRFMIP的下降沿与第二脉冲信号DRFMoffClk对齐。
本公开各实施例中提供的刷新电路通过对泵浦触发信号的及时终止，可以产生数量满足攻击半径参数要求的泵浦信号，从而可以实现与攻击半径参数中表征的待刷新行数一致的多泵浦刷新。
本公开实施例还提供一种存储器，包括：
多个存储体；
刷新管理电路，与多个存储体耦合，包括本公开上述实施例中提供的刷新电路。
在一些实施例中，存储器包括动态随机存取存储器。
图11为本公开实施例提供的一种存储器的示意图。
如图11所示，存储器10包括：存储阵列100、寄存器101、刷新管理电路102、命令解码器103、地址缓冲器104、计数器105、行地址多路复用器106、多个行解码器107、存储体控制逻辑108、列地址锁存器109、多个列解码器110、输入/输出选通电路111和数据输入/输出缓冲器112。
在一些具体实施例中，存储阵列100可以包括多个存储体，以及与多个存储体分别对应的多个感测放大器；这里，每一存储体包括多个行地址；每一行地址与对应的一个字线连接。
在一些具体实施例中，地址缓冲器104可以用于接收存储阵列的行地址或列地址。地址缓冲器104可以将行地址发送到行解码器107，并且可以将列地址发送到列解码器110。行解码器107基于从地址缓冲器104接收的行地址选择连接到存储体的多个字线中的至少一条，行解码器107响应于控制信号来激活选择的字线。列解码器110选择连接到存储阵列的多条位线中的至少一条，列解码器110响应于控制信号来激活选择的位线。这里，每一存储体包括连接到字线和位线的多个存储单元。感测放大器感测位线当中的激活的位线的电压变化并且放大该电压变化以产生输出数据。数据输入/输出缓冲器112基于由感测放大器放大的电压，通过数据线将数据输出到外部设备，如存储器控制器。
在一些具体实施例中，命令解码器103可接收从存储器控制器提供的地址ADDR。地址ADDR可包括存储体地址BA。此外，地址ADDR可包括用于指示存储阵列的行的行地址ROW_ADDR和用于指示存储阵列的列的列地址COL_ADDR。行地址ROW_ADDR可经由行地址选择器提供给多个行解码器107，而列地址COL_ADDR可经由列地址锁存器提供给多个列解码器110。此外，存储体地址BA可被提供给存储体控制逻辑108。存储体控制逻辑108可响应于存储体地址BA而生成存储体控制信号。此外，响应于存储体控制信号，多个行解码器107之中的与存储体地址BA对应的行解码器107可被激活，多个列解码器之中的与存储体地址BA对应的列解码器110可被激活。
需要说明的是，图11中展示的存储器10的各种组成器件仅为了更加清楚的说明存储器10的工作原理以及刷新电路所在的刷新管理电路12的工作环境情况，不用于限制存储器10的组成结构。
需要说明的是，本公开实施例可以根据不同的BRC配置实现不同泵浦的刷新次数，可以实现LP5 JEDEC SPEC提出的刷新模式，能够提高DRAM的行锤击刷新性能（DRAM RHRperformance）。
以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。
需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。
Claims (12)
1.一种刷新电路，其特征在于，包括：
反馈控制电路，用于接收泵浦延迟信号和攻击半径参数，并根据所述泵浦延迟信号生成泵浦触发信号，所述泵浦触发信号用于生成泵浦信号，每一所述泵浦信号具有对应的所述泵浦延迟信号，且在所述泵浦信号的预期生成数量满足所述攻击半径参数的要求时，终止生成所述泵浦触发信号；所述泵浦信号用于执行刷新操作；
第一运算电路，用于接收刷新信号和所述泵浦触发信号，并对所述刷新信号和所述泵浦触发信号进行逻辑运算，若所述刷新信号或所述泵浦触发信号处于使能状态，则生成泵浦信号，每一所述泵浦信号被用于执行一刷新操作；所述泵浦延迟信号的上升沿相对所述泵浦信号的上升沿延迟第一预设时长。
2.根据权利要求1所述的刷新电路，其特征在于，所述反馈控制电路包括：
使能电路，用于接收所述泵浦延迟信号和所述攻击半径参数，在所述泵浦信号的预期生成数量等于所述攻击半径参数表征的刷新行数之前，生成第一使能信号，且在所述泵浦信号的预期生成数量等于所述攻击半径参数表征的刷新行数之后，禁用所述第一使能信号；
第二运算电路，用于接收所述泵浦延迟信号和所述第一使能信号，并在接收到所述第一使能信号时基于所述泵浦延迟信号生成所述泵浦触发信号，基于同一所述泵浦延迟信号生成所述泵浦触发信号的时刻先于禁用所述第一使能信号的时刻。
3.根据权利要求2所述的刷新电路，其特征在于，所述使能电路包括：第一脉冲产生电路、第一计数器、屏蔽电路及第一比较电路；其中，
所述第一脉冲产生电路，用于接收所述泵浦延迟信号，并根据所述泵浦延迟信号的下降沿生成第一脉冲信号；
所述屏蔽电路，与所述第一脉冲产生电路耦接，用于接收所述第一脉冲信号，并屏蔽第偶数个所述第一脉冲信号以及输出剩余所述第一脉冲信号；
所述第一计数器，与所述屏蔽电路耦接，用于对剩余所述第一脉冲信号中的脉冲数量进行计数，输出第一计数信号；
所述第一比较电路，与所述第一计数器耦接，用于接收所述第一计数信号和所述攻击半径参数，将所述第一计数信号和所述攻击半径参数进行比较，在所述第一计数信号表征剩余的脉冲数量小于所述攻击半径参数表征的刷新行数的一半，输出所述第一使能信号；在所述第一计数信号表征剩余的脉冲数量等于所述攻击半径参数表征的刷新行数的一半，禁用所述第一使能信号。
4.根据权利要求3所述的刷新电路，其特征在于，所述第一比较电路包括：与电路和多个与非门；其中，
每一所述与非门的多个输入端分别用于接收所述第一计数信号包含的多个数据位信号及不同的标志信号，所述标志信号表征所述刷新电路是否支持所述攻击半径参数以及支持的所述攻击半径参数的类型；
所述与电路的输入端分别连接至每一所述与非门的输出端，所述与电路的输出端用于输出所述第一使能信号或禁用所述第一使能信号。
5.根据权利要求3所述的刷新电路，其特征在于，所述刷新电路还包括边界电路，用于接收刷新信号和刷新结束信号，并根据所述刷新信号和所述刷新结束信号产生第二使能信号；所述第二使能信号的使能期间从接收所述刷新信号开始至所述刷新结束信号切换至激活状态时结束，所述刷新结束信号切换至激活状态表征生成的所述泵浦信号的数量等于所述攻击半径参数表征的刷新行数；
所述第一比较电路，与所述边界电路耦接，还用于接收所述第二使能信号，若所述第二使能信号处于休眠状态，则禁用所述第一使能信号。
6.根据权利要求5所述的刷新电路，其特征在于，所述边界电路包括：
刷新结束电路，用于接收所述泵浦信号和所述攻击半径参数，在所述泵浦信号的数量接近所述攻击半径参数表征的刷新行数时，所述刷新结束信号进入休眠状态，且在所述泵浦信号的数量等于所述攻击半径参数表征的刷新行数时，所述刷新结束信号切换至激活状态；
第三运算电路，用于接收所述刷新信号和刷新结束信号，并对所述刷新信号和所述刷新结束信号进行逻辑运算，从接收到所述刷新信号开始至所述刷新结束信号切换至激活状态之间，生成所述第二使能信号。
7.根据权利要求6所述的刷新电路，其特征在于，所述刷新结束电路包括：时钟产生电路、第二计数器及第二比较电路；其中，
所述时钟产生电路，用于接收所述泵浦信号，并根据所述泵浦信号生成时钟信号；
所述第二计数器，与所述时钟产生电路耦接，用于对所述时钟信号中的脉冲数量进行计数，输出第二计数信号；所述第二计数信号包括多位二进制计数信号；
所述第二比较电路，与所述第二计数器耦接，用于接收所述第二计数信号和所述攻击半径参数，将所述第二计数信号和所述攻击半径参数进行比较，在所述第二计数信号中相应位的计数信号开始翻转到第一状态至下一个翻转到来之间，所述刷新结束信号进入休眠状态，其中，所述第一状态的下一个翻转来临时，所述第二计数信号的数量等于所述攻击半径参数表征的刷新行数；在所述第二计数信号中相应位的计数信号下一个翻转到来之后，所述刷新结束信号切换至所述激活状态。
8.根据权利要求6所述的刷新电路，其特征在于，所述第三运算电路包括：第二脉冲产生电路、第一非门、第一与非门以及第二与非门；其中，
所述第二脉冲产生电路的输入端用于接收所述刷新结束信号，并根据所述刷新结束信号的下降沿生成第二脉冲信号；
所述第一非门的输入端用于接收所述刷新信号；
所述第一与非门的一个输入端与所述第二脉冲产生电路的输出端连接，另一个输入端与所述第二与非门的输出端连接；
所述第二与非门的一个输入端与所述第一非门的输出端连接，另一个输入端与所述第一与非门的输出端连接，所述第二与非门的输出端用于输出所述第二使能信号。
9.根据权利要求2所述的刷新电路，其特征在于，所述第二运算电路包括：第三脉冲产生电路、第一延迟电路第三与非门；其中，
所述第三脉冲产生电路，用于接收所述泵浦延迟信号，并根据所述泵浦延迟信号的下降沿生成第三脉冲信号；
所述第一延迟电路，用于将所述第三脉冲信号的下降沿延迟第二预设时长，得到脉冲延迟信号；所述第二预设时长大于或等于预充电一行的时长；
所述第三与非门的两个输入端分别用于接收所述第一使能信号和脉冲延迟信号，输出端用于输出所述泵浦触发信号。
10.根据权利要求1所述的刷新电路，其特征在于，所述第一运算电路包括：或非电路、第二延迟电路、第四与非门、第五与非门及第二非门；其中，
所述或非电路的输入端分别用于接收所述刷新信号和所述泵浦触发信号；
所述第四与非门的一个输入端与所述或非电路的输出端连接，另一个输入端与所述第五与非门的输出端连接，输出端用于输出所述泵浦信号；
所述第五与非门的一个输入端与所述第四与非门的输出端连接，另一个输入端用于接收所述第二非门的输出端连接；
所述第二非门的输入端用于接收所述泵浦延迟信号；
所述第二延迟电路的输入端用于接收所述泵浦信号，输出端用于输出所述泵浦延迟信号，所述第二延迟电路用于将所述泵浦信号的上升沿延迟第一预设时长；所述第一预设时长大于或等于刷新一行的时长。
11.一种存储器，其特征在于，包括：
多个存储体；
刷新管理电路，与所述多个存储体耦合，包括权利要求1至10中任一项所述的刷新电路。
12.根据权利要求11所述的存储器，其特征在于，所述存储器包括动态随机存取存储器。
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