JP2011165243A - 半導体記憶装置 - Google Patents

Abstract

【課題】リフレッシュ動作を必要とする半導体記憶装置の回路規模の増大を防ぐ。
【解決手段】内部クロック信号に同期してカウント動作を行うカウンタと、割り込みアドレスを保持する複数のヒューズＲＯＭと、カウント値の下位の所定の個数のビットが所定のビット列に一致するか否かを表す第１の信号を出力する判定回路と、第１の信号を外部クロック信号の１周期分遅らせた信号を論理反転した信号と第１の信号との論理積を第２の信号として出力し、第２の信号を所定の期間だけ遅らせて第３の信号として出力する信号生成回路と、第３の信号に応じて外部クロック信号を内部クロック信号としてカウンタに供給し、又は供給を停止する内部クロック生成回路と、第２の信号に応じて複数のヒューズＲＯＭに格納された割り込みアドレス又はカウント値をリフレッシュアドレスとして出力するセレクタとを有する。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特に、データ保持にリフレッシュを必要とする半導体記憶装置に関する。

特許文献１に、特定のアドレスをリフレッシュ（Ｒｅｆｒｅｓｈ）アドレスとして割り込ませるリフレッシュ制御方法が記載されている。図９（ａ）は、特許文献１に記載されたリフレッシュ制御方法について説明するための図である。

図９（ａ）を参照すると、特許文献１に記載された方法では、リフレッシュ特性の悪いロウ（Ｒｏｗ）アドレスをリフレッシュアドレスとして通常の半分の周期で割り込ませるため、ロウアドレス、または、カウント値をヒューズ（Ｆｕｓｅ）で設定し、それと比較して割り込みを発生させている。

図１０は、特許文献１に記載された半導体記憶装置の構成を示す図である。図１０を参照すると、半導体記憶装置は、リフレッシュ・カウンタ１０、ヒューズＲＯＭ１７Ａ、１７Ｂ、比較回路１６Ａ、１６Ｂ、ＯＲ回路１３、１周期分保持する回路（ＳＲラッチ回路１１とパルス生成回路１２Ａ、１２Ｂから成る）、回路１４及び回路１５を備えている。

リフレッシュ・カウンタ１０（カウント出力はＮビット）は、リフレッシュクロック用のクロック信号ＣｌｋＡに同期してカウント動作をする。

ヒューズＲＯＭ１７Ａ、１７Ｂは、割り込まれるアドレスを指定するプログラマブルなＲＯＭであり、アドレスをヒューズデータとして保持する。

比較回路１６Ａ、１６Ｂは、リフレッシュ・カウンタ１０のカウント出力（カウント値）とヒューズＲＯＭ１７Ａ、１７Ｂに格納されたヒューズデータとを比較する。

ＯＲ回路１３は、比較回路１６Ａ、１６Ｂの出力の論理和をとり２つの比較回路１６Ａ、１６Ｂでの比較結果として出力する。

保持回路（ＳＲラッチ回路１１とパルス生成回路１２Ａ、１２Ｂから成る）は、ＯＲ回路１３から一致信号が出力された場合、該一致信号をリフレッシュクロックの１周期分保持する。

ＯＲ回路１４は、保持回路（ないしＳＲラッチ回路１１）から出力されるヒット信号Ｈｉｔが活性状態のとき、リフレッシュ・カウンタ１０へのリフレッシュクロック信号の供給を停止させる制御を行う。

ＥＸＯＲ回路１５は、ＳＲラッチ回路１１から出力されるヒット信号Ｈｉｔが活性状態のとき、リフレッシュ・カウンタ１０の最上位ビットを反転させ、リフレッシュアドレスとして出力する。

ヒューズＲＯＭ１７Ａ、１７Ｂは、例えば、ヒューズの溶断／接続に応じて、２値を記憶するＲＯＭをなしている。

１周期分保持する回路は、パルス生成回路１２Ａ、１２Ｂ及びＳＲラッチ回路１１を備えている。

パルス生成回路１２Ａは、比較結果を出力するＯＲ回路１３の出力のＬＯＷからＨＩＧＨへの立ち上がりエッジを受けてワンショットパルスを生成する。

パルス生成回路１２Ｂは、リフレッシュクロック信号ＲｅｆｒｅｓｈＣｌｋのＬＯＷからＨＩＧＨへの立ち上がりエッジを受けてワンショットパルスを生成する。

ＳＲラッチ回路（「ＳＲフリップフロップ」ともいう）１１は、パルス生成回路１２Ａの出力をセット端子に受け、比較回路での比較結果が一致を示すときヒット信号ＨｉｔをＨＩＧＨレベル（活性状態）にセットし、パルス生成回路１２Ｂの出力をリセット端子に受け、リフレッシュクロック信号ＲｅｆｒｅｓｈＣｌｋのＬＯＷからＨＩＧＨへの立ち上がりでヒット信号ＨｉｔをＬＯＷレベルにリセットする。

回路１４は、ＯＲ回路で構成され、ヒット信号ＨｉｔがＨＩＧＨレベル（活性状態）のとき、その出力ＣｌｋＡは、ＨＩＧＨレベル固定となり、リフレッシュクロック信号ＲｅｆｒｅｓｈＣｌｋはカウンタ１０に伝達されず、カウンタ１０のカウント動作を停止させ、ヒット信号ＨｉｔがＬＯＷレベル（活性状態）のとき、リフレッシュクロック信号ＲｅｆｒｅｓｈＣｌｋをそのままＣｌｋＡとして出力しカウンタ１０に供給する。

回路１５は、排他的論理和（ＥＸＯＲ）回路で構成されており、ヒット信号ＨｉｔがＨＩＧＨレベルのとき、最上位ビットを反転させて出力し、ヒット信号ＨｉｔがＬＯＷレベルのとき、最上位ビットをそのまま出力する。

図１１は、図１０に示した回路の動作を説明するための図である。図１１はタイミング動作波形を模式的に示している。説明を簡単化するため、４ビットのカウンタ１０として、’ｂ００００（ここで「’ｂ」はバイナリを示す）をリフレッシュの短いロウアドレス（データ保持期間の短いセルが該行アドレスに対応するワード線に接続されているため、リフレッシュ周期を通常の周期よりも半分等に短くする）とした場合、ヒューズデータとして、割り込まれるロウアドレスを指定し、’ｂ１０００とする。すなわち、ロウアドレス’ｂ１０００は、ロウアドレス’ｂ００００によって割り込まれる。

カウンタ１０の出力（カウント値）が、’ｂ１０００となると、ＯＲ回路１３の出力はＨＩＧＨレベルとなり、パルス発生回路１２ＡはパルスＡを出力し、ＳＲラッチ１１の出力ＨｉｔはＨＩＧＨレベルとなり、ＣｌｋＡもＨＩＧＨレベルとなり、カウンタ１０は止まり、最上位ビットの「１」が逆転して「０」が出力され、その結果、’ｂ１０００の代わりに’ｂ００００が、リフレッシュアドレスとなる。そして、次のサイクル（リフレッシュクロック信号ＲｅｆｒｅｓｈＣｌｋの立ち上がり）で、ワンショットパルスＢが出力され、ＳＲラッチ回路１１の出力ＨｉｔはＬＯＷレベルとなり、排他的論理和回路１５は最上位ビットをそのまま出力し、停止されたカウント値’ｂ１０００がリフレッシュアドレスとなる。

ＳＲラッチ１１の出力ＨｉｔがＬＯＷの状態でリフレッシュクロック信号ＲｅｆｒｅｓｈＣｌｋが立ち上がると、カウンタ１０はカウント値を１つカウントアップさせ、’ｂ１００１が、リフレッシュアドレスとなる。

図１１右側は、ノーマル時と、割り込み置換後の、リフレッシュアドレス（４ビット）のシーケンスを示した図である。ノーマルでは、’ｂ０１１１の次に’ｂ１０００となるが、置換後は、’ｂ０１１１の次に’ｂ００００となり、次に、’ｂ１０００となり、全部で１７サイクルとなる。ロウアドレス’ｂ００００は、カウンタ１０が１廻りする間に２回出力されるリフレッシュ周期、すなわち、通常周期の１／２のリフレッシュ周期でリフレッシュされる。

特開２００６−２４４６６７号公報（第１１、１２頁、第２、３図）

以下の分析は、本発明者によってなされたものである。

特許文献１に記載された方法によると、設定されるヒューズ値は任意であるため、比較回路は図１０に示したような回路構成となる。したがって、置換するアドレスの個数が増大するに従って、比較回路１６Ａ、１６Ｂの個数が増え、回路規模も増大する。また、割り込むアドレスの個数が増えると、割り込まない場合と比較してリフレッシュ周期がわずかに長くなる。

そこで、データ保持にリフレッシュを必要とする半導体記憶装置において、割り込みアドレスの個数が増えた場合に、リフレッシュのための回路規模の増大を防ぐことが課題となる。本発明の目的は、かかる課題を解決する半導体記憶装置を提供することにある。

本発明の一視点に係る半導体記憶装置は、
内部クロック信号に同期して、カウント動作を行うとともにカウント値を出力するリフレッシュ・カウンタと、
割り込みアドレスをヒューズデータとして保持する複数のヒューズＲＯＭと、
前記カウント値の下位の所定の個数のビットが所定のビット列に一致するか否かを判定し、一致するか否かに応じて活性状態又は非活性状態の第１の信号を出力する判定回路と、
前記第１の信号を外部クロック信号の１周期分だけ遅らせた信号を論理反転した信号と前記第１の信号との論理積を求めて第２の信号として出力するとともに、該第２の信号を所定の期間だけ遅らせて第３の信号として出力する信号生成回路と、
前記外部クロック信号を受信し、前記第３の信号が活性状態であるか否かに応じて、前記外部クロック信号を前記内部クロック信号として前記リフレッシュ・カウンタに供給し、又は供給を停止する内部クロック生成回路と、
前記カウント値及び前記第２の信号を受信して、前記第２の信号が活性状態であるか否かに応じて、前記複数のヒューズＲＯＭのいずれかに格納されたヒューズデータ又は前記リフレッシュ・カウンタのカウント値をリフレッシュアドレスとして出力するセレクタと、を備えている。

本発明に係る半導体記憶装置によると、データ保持にリフレッシュを必要とする半導体記憶装置において、割り込みアドレスの個数が増えた場合に、リフレッシュのための回路規模の増大を防ぐことができる。

本発明の第１の実施形態に係る半導体記憶装置の構成を示す図である。 本発明の第１の実施形態に係る半導体記憶装置の詳細な構成を示す図である。 本発明の第１の実施形態に係る半導体記憶装置の動作を示す図である。 本発明の第１の実施形態に係る半導体記憶装置におけるリフレッシュ制御回路の動作を示す図である。 本発明の第２の実施形態に係る半導体記憶装置の動作について説明するための図である。 本発明の第２の実施形態に係る半導体記憶装置の構成を示す図である。 本発明の第２の実施形態に係る半導体記憶装置の動作を示す図である。 半導体記憶装置の構成の可能な変形例を示す図である。 特許文献１に記載されたリフレッシュ制御方法と本発明の実施形態に係るリフレッシュ制御方法について説明するための図である。 特許文献１に記載された半導体記憶装置の構成を示す図である。 特許文献１に記載された半導体記憶装置の動作を示す図である。 特許文献１に記載された半導体記憶装置における比較回路を一例として示す図である。

本発明の第１の展開形態によると、上記一視点に係る半導体記憶装置が提供される。

本発明の第２の展開形態によると、前記複数のヒューズＲＯＭは、同一のヒューズデータを格納した複数のヒューズＲＯＭを含む、半導体記憶装置が提供される。

本発明の第３の展開形態によると、
前記信号生成回路は、前記第１の信号を外部クロック信号の１周期分だけ遅らせて第４の信号として出力する第１の遅延回路と、
前記第４の信号を論理反転した信号と前記第１の信号との論理積を求めて第２の信号として出力するＡＮＤ回路と、
前記第２の信号を所定の期間だけ遅らせて第３の信号として出力する第２の遅延回路と、を備えている、半導体記憶装置が提供される。

本発明の第４の展開形態によると、前記第１の遅延回路は、前記第１の信号をデータ入力端子で受信するとともに、外部クロック信号をクロック入力端子で受信し、第４の信号を出力するＤラッチ回路を備えている、半導体記憶装置が提供される。

本発明の第５の展開形態によると、前記第２の遅延回路は、前記第２の信号を前記外部クロック信号の１周期よりも短い期間だけ遅延させて第３の信号として出力する、半導体記憶装置が提供される。

本発明の第６の展開形態によると、前記内部クロック生成回路は、前記外部クロック信号と前記第３の信号との論理和を求めて内部クロック信号として出力するＯＲ回路を備えている、半導体記憶装置が提供される。

本発明の第７の展開形態によると、前記セレクタは、前記カウント値を表すビット列のうちの下位の所定の個数のビット以外のビットを参照して、前記複数のヒューズＲＯＭのうちのいずれかのヒューズＲＯＭを選択し、選択されたヒューズＲＯＭに格納されたヒューズデータをリフレッシュアドレスとして出力する、半導体記憶装置が提供される。

本発明の第８の展開形態によると、前記セレクタは、前記第２の信号が活性状態であるか否かに応じて、前記複数のヒューズＲＯＭのいずれかに格納されたヒューズデータをリフレッシュアドレスとして出力し、又は、前記リフレッシュ・カウンタのカウント値をリフレッシュアドレスとして出力する、半導体記憶装置が提供される。

本発明に係る半導体記憶装置によると、データ保持にリフレッシュを必要とする半導体記憶装置において、割り込みアドレスの個数が増えた場合に、リフレッシュのための回路規模の増大を防ぐことができる。

（実施形態１）
本発明の第１の実施形態に係る半導体記憶装置について、図面を参照して説明する。本実施形態では、リフレッシュ特性の悪いロウアドレスをリフレッシュアドレスとして通常よりも短い周期で割り込ませるため、ロウアドレスをヒューズ（Ｆｕｓｅ）で設定して割り込みを発生させる。

図１は、本実施形態の半導体記憶装置の構成を示す図である。図１を参照すると、半導体記憶装置は、リフレッシュ・カウンタ２０、ヒューズＲＯＭ２７Ａ、２７Ｂ、判定回路２６、信号生成回路２３、ＯＲ回路２４及びセレクタ２５を備えている。信号生成回路２３は、Ｄラッチ回路２１、ＡＮＤ回路２２及び遅延回路を含む。

リフレッシュ・カウンタ２０（カウント出力はＮビット）は、リフレッシュクロック用のクロック信号ＣｌｋＡに同期してカウント動作をする。

ヒューズＲＯＭ２７Ａ、２７Ｂは、割り込まれるアドレスを指定するプログラマブルなＲＯＭであり、アドレスをヒューズデータとして保持する。

判定回路２６は、リフレッシュ・カウンタ２０のカウント出力（カウント値）の下位２ビットが’ｂ００に一致するか否かを判定し、一致する場合には活性状態の信号Ｈ１を出力する。

Ｄラッチ回路（「Ｄフリップフロップ」ともいう）２１は、判定回路２６から出力された信号Ｈ１をデータ入力端子に受け、リフレッシュクロック信号ＲｅｆｒｅｓｈＣｌｋをクロック入力端子に受けることで、判定回路２６から出力された信号Ｈ１を、リフレッシュクロック信号ＲｅｆｒｅｓｈＣｌｋの１周期分遅らせて保持するとともに、信号Ｈ４として出力する。すなわち、Ｄラッチ回路２１は、判定回路２６から出力された信号Ｈ１を、リフレッシュクロック信号ＲｅｆｒｅｓｈＣｌｋの１周期分遅らせて保持するとともに、信号Ｈ４として出力する。

ＡＮＤ回路２２は、判定回路２６から出力された信号Ｈ１と、Ｄラッチ回路２１から出力された信号Ｈ４を反転した信号との論理積を求めて、信号Ｈ２として出力する。

遅延回路は、信号Ｈ２をリフレッシュクロック信号の１周期よりも短い所定の期間だけ遅らせて、信号Ｈ３として出力する。

ＯＲ回路２４は、リフレッシュクロック信号ＲｅｆｒｅｓｈＣｌｋと信号Ｈ３との論理和を求めて、クロック信号ＣｌｋＡとして出力する。ＯＲ回路２４は、信号Ｈ３がＨＩＧＨレベル（活性状態）のとき、その出力ＣｌｋＡはＨＩＧＨレベル固定となり、リフレッシュクロック信号ＲｅｆｒｅｓｈＣｌｋはリフレッシュ・カウンタ２０に伝達されず、リフレッシュ・カウンタ２０のカウント動作を停止させ、信号Ｈ３がＬＯＷレベル（非活性状態）のとき、リフレッシュクロック信号ＲｅｆｒｅｓｈＣｌｋをそのままＣｌｋＡとしてリフレッシュ・カウンタ２０に供給する。

セレクタ２５は、ＡＮＤ回路２２から出力された信号Ｈ２が活性状態のとき、ヒューズＲＯＭ２７Ａ、２７Ｂの一方に格納されたヒューズデータをリフレッシュアドレスとして出力する。

ヒューズＲＯＭ２７Ａ、２７Ｂは、例えば、ヒューズの溶断／接続に応じて、２値を記憶するＲＯＭをなしている。

図２は、本実施形態に係る半導体記憶装置の詳細な構成を示す図である。図２を参照すると、セレクタ２５は、ＮＯＴ回路ＮＯＴ１、ＮＯＴ２、ＡＮＤ回路ＡＮＤ１、ＡＮＤ２、及び、トランスファーゲート回路ＴＧ１〜ＴＧ３を有する。

ＮＯＴ回路ＮＯＴ１は、信号Ｈ２を受信し、論理反転してトランスファーゲート回路ＴＧ１の開閉信号として出力する。

ＮＯＴ回路ＮＯＴ２は、カウント値の下位から３番目のビットＢｉｔ３を受信し、論理反転してＡＮＤ回路ＡＮＤ１の入力端子の一方に出力する。

ＡＮＤ回路ＡＮＤ１は、ＮＯＴ回路ＮＯＴ２から出力された信号と信号Ｈ２を受信し、これらの論理積を求めてトランスファーゲートＴＧ２の開閉信号として出力する。一方、ＡＮＤ回路ＡＮＤ２は、ビットＢｉｔ３と信号Ｈ２を受信し、これらの論理積を求めてトランスファーゲートＴＧ３の開閉信号として出力する。

トランスファーゲート回路ＴＧ１〜ＴＧ３は、開閉信号に応じて、入力信号線と出力信号線との間を、導通状態又は非導通状態とする。トランスファーゲート回路ＴＧ１は、カウント値を受信して、開閉信号が１である場合に、受信したカウント値をリフレッシュアドレスとして出力する。トランスファーゲート回路ＴＧ２は、ヒューズＲＯＭ２７Ａに格納されたヒューズデータとＨＩＧＨレベルの信号（置換認識ビット）を受信して、開閉信号が１である場合に、前者をリフレッシュアドレスとして出力するとともに、後者をリフレッシュイネーブル信号として出力する。同様に、トランスファーゲート回路ＴＧ３は、ヒューズＲＯＭ２７Ｂに格納されたヒューズデータとＨＩＧＨレベルの信号（置換認識ビット）を受信して、開閉信号が１である場合に、前者をリフレッシュアドレスとして出力するとともに、後者をリフレッシュイネーブル信号として出力する。

セレクタ２５は、信号Ｈ２がＨＩＧＨレベルのとき、ヒューズＲＯＭ２７Ａ又は２７Ｂの一方に格納されたヒューズデータをリフレッシュアドレスとして出力し、信号Ｈ２がＬＯＷレベルのとき、リフレッシュ・カウンタ２０のカウント値をそのままリフレッシュアドレスとして出力する。

図３は、本実施形態に係る半導体記憶装置の動作を説明するための図である。図３は、タイミング動作波形を模式的に示している。ここでは、ヒューズＲＯＭ２７Ａに格納された割り込ませるヒューズデータを’ｂ００００とする。

リフレッシュ・カウンタ２０の出力（カウント値）が’ｂ１０００となると、カウント値の下位２ビットはいずれも０であるため、判定回路２６はＨＩＧＨレベルの信号Ｈ１を出力する。このとき、Ｄラッチ２１は、ＬＯＷレベルの信号Ｈ４を出力する。したがって、ＡＮＤ回路２２は、ＨＩＧＨレベルの信号Ｈ２を出力する。ＯＲ回路２４は、ＨＩＧＨレベルの信号Ｈ２を遅延させた信号Ｈ３を受けると、ＨＩＧＨレベルに固定されたクロック信号ＣｌｋＡを出力する。このとき、リフレッシュ・カウンタ２０は、カウント動作を停止する。すなわち、信号Ｈ３は、クロック信号をＨＩＧＨレベルに固定し、リフレッシュ・カウンタ２０によるカウント動作を停止させる。

セレクタ２５は、ＨＩＧＨレベルのヒット信号Ｈ２とビットＢｉｔ３（現在０である）を受信することから、セレクタ２５において、ＮＯＴ回路ＮＯＴ１は０を出力し、ＡＮＤ回路ＡＮＤ１は１を出力し、ＡＮＤ回路ＡＮＤ２は０を出力する。このとき、トランスファーゲートＴＧ１〜ＴＧ３のうちのＴＧ２のみが導通状態となる。したがって、セレクタ２５は、ヒューズＲＯＭ２７Ａに格納されたデータ（’ｂ００００）を選択して、リフレッシュアドレスとして出力する。すると、図４に示すように、’ｂ１０００の箇所は、ヒューズＲＯＭ２７Ａに格納されたヒューズデータ（’ｂ００００）によって置き換えられる。なお、図３においては、置換前のリフレッシュアドレスを示している。

次のサイクルのリフレッシュクロック信号ＲｅｆｒｅｓｈＣｌｋの立ち下がりエッジで、Ｄラッチ２１から出力される信号Ｈ４はＨＩＧＨレベルとなる。したがって、ＡＮＤ回路２２は、ＬＯＷレベルの信号Ｈ２を出力する。このとき、セレクタ２５において、ＮＯＴ回路ＮＯＴ１は１を出力し、ＡＮＤ回路ＡＮＤ１及びＡＮＤ２はいずれも０を出力する。したがって、トランスファーゲートＴＧ１〜ＴＧ３のうちのＴＧ１のみが導通状態となる。すると、セレクタ２５は、リフレッシュ・カウンタ２０において停止されていたカウント値’ｂ１０００をリフレッシュアドレスとして出力する。

次に、遅延回路から出力される信号Ｈ３がＬＯＷ状態のままで、リフレッシュクロック信号ＲｅｆｒｅｓｈＣｌｋが立ち下がると、リフレッシュ・カウンタ２０はカウント値を１つカウントアップさせて’ｂ１００１とし、セレクタ２５は、カウントアップ後のカウント値’ｂ１００１をリフレッシュアドレスとして出力する。

ここでは、図１を参照して、４ビットのリフレッシュ・カウンタ２０について説明した。なお、一例として、置換できるアドレスは２つまでとした。リフレッシュ・カウンタ２０の下位２ビットを判定回路２６によって判定し、下位２ビットが’ｂ００であるときに、リフレッシュ・カウンタ２０は１回カウントアップを止める。カウント値の下位から３ビット目のＢｉｔ３は、２つの置換アドレスのうちの一方を選択するために用いられた。このとき、カウントアップしないリフレッシュサイクルにおいて、２つの置換アドレスのうちの一方のアドレスが、セレクタ２５によってリフレッシュアドレスとして選択される。

図４を参照すると、置換を行わないノーマル動作の場合、下位２ビット’ｂ００のときに置換アドレスの一方が選択されるが、いずれのアドレスについても置換認識ビットのヒューズが切断されていないため、リフレッシュイネーブル信号はＬｏｗとなり、リフレッシュを行われない。したがって、ノーマル動作の場合、図４に示すように、下位２ビット’ｂ００のサイクルではリフレッシュが実施されない（図４の「Ｒｅｆ無し」）。

一方、置換を行う場合には、ロウアドレス’ｂ００００を置換アドレス１側としてヒューズを切断した場合、カウント値’ｂ１０００の次のサイクルでカウント値は停止し、カウント値の下位から３ビット目が’ｂ０であるため、置換アドレス１側がセレクタ２５で選択され、カウント値’ｂ１０００のサイクルに、ロウアドレス’ｂ００００がリフレッシュアドレスとして出力される。これと同様の動作は、カウント値’ｂ００００においても生じることから、ロウアドレス’ｂ００００は、通常の半分の周期でリフレッシュされる。

一般に、Ｎビットのリフレッシュ・カウンタがある場合、下位Ｍビットがオール０の次のサイクルを置換のリフレッシュサイクルに割り当てることができる。また、下位Ｍ＋１〜Ｎ−１ビットで、複数のリフレッシュ置換アドレスのうちのいずれかを選択する。例えば、Ｍ＋１〜Ｎ−１ビットが３ビットである場合、８（＝２^３）個のリフレッシュ置換アドレスの選択を行うことができる。本実施形態は、Ｎ＝４、Ｍ＝２の場合に相当する。

本実施形態に係る半導体記憶装置によると、複数の置換ロウアドレスがある場合にもアドレスごとに比較回路を設ける必要がない。したがって、本実施形態に係る半導体記憶装置によると、データ保持にリフレッシュを必要とする半導体記憶装置において、割り込みアドレスの個数が増えた場合に、リフレッシュのための回路規模の増大を防ぐことができる。

（実施形態２）
本発明の第２の実施形態に係る半導体記憶装置について、図面を参照して説明する。

リフレッシュ周期をさらに半分にし、通常の１／４にする場合には、第１の実施形態において、ヒューズＲＯＭ２７Ａに設定するリフレッシュ置換アドレス１とヒューズＲＯＭ２７Ｂに設定するリフレッシュ置換アドレス２とを同一にすればよい。

リフレッシュ周期を半分にする場合と１／４にする場合における回路例が、特許文献１に記載されている。特許文献１に記載された回路構成によると、ヒューズの使用量に応じて、一部のアドレスは１／４とすることができる。図５は、４個のリフレッシュ置換アドレスがある場合を示す。図５を参照すると、４個のリフレッシュ置換アドレスのうちの２個（例えばＢ、Ｃ）は、リフレッシュ周期が半分（１／２）である。一方、残りの２つのリフレッシュ置換アドレスを同一のリフレッシュ置換アドレス（例えばＡ）とすることによって、アドレスＡに対するリフレッシュ周期を１／４にすることができる。

リフレッシュ置換アドレスが４個の場合には、上位の２ビット（下位からＮ−１番目とＮ−２番目のビット）で、リフレッシュ置換アドレスが選択される。同一のリフレッシュ置換アドレスのヒューズセットは、上位の２ビット（下位からＮ−１番目とＮ−２番目のビット）のいずれの値も反転させた、００と１１、又は、０１と１０の組み合わせとすることが好ましい。

２つのリフレッシュ置換アドレスを１つのヒューズセットで共用すれば、リフレッシュ置換アドレスのヒューズセットは３Ｒｏｗまでとし、２つのリフレッシュ置換アドレスのリフレッシュ周期を半分とし、１つのリフレッシュ置換アドレスのリフレッシュ周期を１／４とすることもできる。

図６は、本実施形態に係る半導体記憶装置の構成を示す図である。なお、図６に示したリフレッシュ制御回路は、リフレッシュ・カウンタ２０のカウント値のビット数が５ビットである点において、図１に示したリフレッシュ制御回路と相違する。図７を参照すると、上位の２ビットを残して残りのビットで図１と同様の処理を行うことにより、図７に示すように、リフレッシュ周期を１／４とすることもできる。

図１２は、特許文献１に記載された半導体記憶装置における比較回路を一例として示す図である。図１２を参照すると、特許文献１のように比較回路を用いる場合には、比較するヒューズアドレスが１つ増加する度に、２個の反転回路ＩＮＶと４個のＮチャネルＭＯＳトランジスタＮｃｈ（合計８個のトランジスタＴｒ）が必要となる。一方、本発明によると、図２に示したように、ヒューズアドレスが増えても、セレクタ２５のみで対処することができ、２個のトランジスタＴｒの増加で済むため、回路規模の増大を抑制することができる。

図８は、半導体記憶装置の構成の可能な変形例を示す図である。図８は、セレクタ２５の代わりに、アレイを採用した構成を示す。この場合には、ヒューズアドレスが増加する度に、トランジスタを１個追加するだけでよい。

なお、上記の４ビットの例では、通常１６回のリフレッシュが２０回のリフレッシュへと大幅に増えている。しかしながら、通常のＤＲＡＭでは最低でも一回り４Ｋ回のリフレッシュが必要であり、仮に８アドレス分で１６回増えたとしても、４Ｋ＋１６回となるに過ぎず（４％の増加）、大幅にリフレッシュ周期が増大するわけではない。

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０、２０ リフレッシュ・カウンタ
１１ ＳＲラッチ回路
１２Ａ、１２Ｂ パルス生成回路
１３、１４、２４ ＯＲ回路
１５ ＥＸＯＲ回路
１６Ａ、１６Ｂ 比較回路
１７Ａ、１７Ｂ、２７Ａ、２７Ｂ ヒューズＲＯＭ
２１ Ｄラッチ回路
２２ ＡＮＤ回路
２３ 信号生成回路
２５ セレクタ
２６ 判定回路
ＮＯＲ ＮＯＲ回路
ＡＮＤ１、ＡＮＤ２ ＡＮＤ回路
Ｂｉｔ１〜Ｂｉｔ３ ビット
Ｈ１〜Ｈ４ 信号
Ｈｉｔ ヒット信号
ＮＯＴ１、ＮＯＴ２ ＮＯＴ回路
ＴＧ１〜ＴＧ３ トランスファーゲート回路

Claims (8)

1. 内部クロック信号に同期して、カウント動作を行うとともにカウント値を出力するリフレッシュ・カウンタと、
   割り込みアドレスをヒューズデータとして保持する複数のヒューズＲＯＭと、
   前記カウント値の下位の所定の個数のビットが所定のビット列に一致するか否かを判定し、一致するか否かに応じて活性状態又は非活性状態の第１の信号を出力する判定回路と、
   前記第１の信号を外部クロック信号の１周期分だけ遅らせた信号を論理反転した信号と前記第１の信号との論理積を求めて第２の信号として出力するとともに、該第２の信号を所定の期間だけ遅らせて第３の信号として出力する信号生成回路と、
   前記外部クロック信号を受信し、前記第３の信号が活性状態であるか否かに応じて、前記外部クロック信号を前記内部クロック信号として前記リフレッシュ・カウンタに供給し、又は供給を停止する内部クロック生成回路と、
   前記カウント値及び前記第２の信号を受信して、前記第２の信号が活性状態であるか否かに応じて、前記複数のヒューズＲＯＭのいずれかに格納されたヒューズデータ又は前記リフレッシュ・カウンタのカウント値をリフレッシュアドレスとして出力するセレクタと、を備えていることを特徴とする半導体記憶装置。
2. 前記複数のヒューズＲＯＭは、同一のヒューズデータを格納した複数のヒューズＲＯＭを含むことを特徴とする、請求項１に記載の半導体記憶装置。
3. 前記信号生成回路は、前記第１の信号を外部クロック信号の１周期分だけ遅らせて第４の信号として出力する第１の遅延回路と、
   前記第４の信号を論理反転した信号と前記第１の信号との論理積を求めて第２の信号として出力するＡＮＤ回路と、
   前記第２の信号を所定の期間だけ遅らせて第３の信号として出力する第２の遅延回路と、を備えていることを特徴とする、請求項１又は２に記載の半導体記憶装置。
4. 前記第１の遅延回路は、前記第１の信号をデータ入力端子で受信するとともに、外部クロック信号をクロック入力端子で受信し、第４の信号を出力するＤラッチ回路を備えていることを特徴とする、請求項３に記載の半導体記憶装置。
5. 前記第２の遅延回路は、前記第２の信号を前記外部クロック信号の１周期よりも短い期間だけ遅延させて第３の信号として出力することを特徴とする、請求項３又は４に記載の半導体記憶装置。
6. 前記内部クロック生成回路は、前記外部クロック信号と前記第３の信号との論理和を求めて内部クロック信号として出力するＯＲ回路を備えていることを特徴とする、請求項１乃至５のいずれか１項に記載の半導体記憶装置。
7. 前記セレクタは、前記カウント値を表すビット列のうちの下位の所定の個数のビット以外のビットを参照して、前記複数のヒューズＲＯＭのうちのいずれかのヒューズＲＯＭを選択し、選択されたヒューズＲＯＭに格納されたヒューズデータをリフレッシュアドレスとして出力することを特徴とする、請求項１乃至６のいずれか１項に記載の半導体記憶装置。
8. 前記セレクタは、前記第２の信号が活性状態であるか否かに応じて、前記複数のヒューズＲＯＭのいずれかに格納されたヒューズデータをリフレッシュアドレスとして出力し、又は、前記リフレッシュ・カウンタのカウント値をリフレッシュアドレスとして出力することを特徴とする、請求項１乃至７のいずれか１項に記載の半導体記憶装置。

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