JP2007115394A - ダイナミックランダムアクセスメモリの指定自動リフレッシュ - Google Patents

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Abstract

【課題】１つのメモリバンクを、他のメモリバンクが読み出し書き込みアクセスを行うために活動状態である間に、指定自動リフレッシュを行うための、指定自動リフレッシュモードを提供する。
【解決手段】メモリが、少なくとも２つの各メモリバンクを含んでいる。各メモリバンクは、それぞれ、各行および各列を備えた各メモリセルのアレイを含んでいる。上記メモリは、指定自動リフレッシュ用のメモリセルの行を選択するための行アドレスを供給するように構成された行アドレスカウンタと、指定自動リフレッシュ用の少なくとも２つの各メモリバンクのうちの１つのメモリバンクを選択するためのバンクアドレスを供給するように構成されたバンクアドレスカウンタとを含んでいる。バンクアドレスカウンタは、行アドレスカウンタの最少桁のビットとして実行される。
【選択図】図２

Description

発明の詳細な説明
［背景］
メモリの１タイプとして、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）が挙げられる。ＤＲＡＭは、メモリセルセルの情報の内容が時間が経つと消失する揮発性メモリである。該メモリセルは、周期的にリフレッシュされることにより、該メモリセルの値、つまり上記情報を示す値を維持する。
メモリセルを周期的にリフレッシュするための一形態として、自動リフレッシュまたは固定ビットレート（ＣＢＲ）リフレッシュが挙げられる。自動リフレッシュまたはＣＢＲリフレッシュは、ＤＲＡＭメモリセルをリフレッシュする１つの方法である。この方法は、通常の読み出し書き込み動作を停止する工程と、全てのメモリバンクを予備充電する工程と、各メモリバンクにおいて一群のメモリセルをリフレッシュする工程と、該メモリバンクを再起動する工程と、通常の読み出し書き込み動作を継続する工程とを含んでいる。
これらのメモリセルは、各メモリセルが保持時間内にリフレッシュされる周期（頻度）にてリフレッシュされる。メモリバンクを予備充電し、再起動することにより、ＤＲＡＭの使用可能時間帯の幅が狭くなってしまう。なぜなら、メモリバンクを予備充電し、再起動することにより、データが読み出されも書き込まれもせず、かつ、メモリセルがリフレッシュされないサイクルが挿入されるからである。
典型的な自動リフレッシュを実施するために、ＤＲＡＭコントローラが用いられる。該ＤＲＡＭコントローラは、特定の保持時間内に全てのメモリがリフレッシュされるには十分な頻度にて、自動リフレッシュ命令を出力する。
各自動リフレッシュ命令は、互いに無関係に個々に出力されるので、ユーザは、ＤＲＡＭが、能動的に読み出しまたは書き込みされないとき、または、自動リフレッシュすることが使用可能時間帯を最も効率的に使用できるときはいつでも、自動リフレッシュが生じるようにスケジュールすることができる。これら従来のスケジュール戦略により、使用可能時間帯域幅が存在する不都合を低減できるが、従来のスケジュール戦略は、未だ、幾つかの各アプリケーションによっては不十分である。
米国特許第５，７９６，６６９号公報（特許日：1998年08月18日） 米国特許第６，３６３，０２４号公報（特許日：2002年03月26日） 米国特許第６，７７１，５５３号公報（特許日：2004年08月03日） 米国特許第６，８５９，４０７号公報（特許日：2005年02月22日）
［要約］
本発明の一形態は、メモリを提示する。このメモリは、少なくとも２つの各メモリバンクを含んでいる。該各メモリバンクは、行および列を含むメモリセルのアレイを含んでいる。このメモリは、指定自動リフレッシュ用のメモリセルの行を選択するための行アドレスを供給するように構成された行アドレスカウンタと、上記少なくとも２つの各メモリバンクのうちの指定自動リフレッシュ用の１つのメモリバンクを選択するためのバンクアドレスを供給するように構成されたバンクアドレスカウンタとを含んでいる。上記バンクアドレスカウンタは、行アドレスカウンタの最少桁のビットとして実行される。
［図面の簡単な説明］
添付の図面は、本発明をより理解するためのものであり、本明細書の一部に組み込まれ、該一部をなすものである。図面は、明細書と共に本発明の実施形態を示しており、本発明の原理を説明するためのものである。本発明の他の実施形態、および、本発明の利点の多くは、以下の詳細な説明を参照することによって、より理解されることは明らかであろう。図面の各部材は、必ずしも互いの間のスケールどおりではない。同様の部材には、同じ参照符号を付している。
図１は、メモリデバイスの一実施形態を示すブロック図である。図２は、リフレッシュ制御回路の一実施形態を示すブロック図である。図３は、リフレッシュ制御回路の他の実施形態を示すブロック図である。
図４は、バンクアドレスカウンタ増分論理部の一実施形態を示す回路ブロック図である。図５Ａは、行アドレスカウンタ増分論理部の一実施形態を示す回路ブロック図である。図５Ｂは、行アドレスカウンタ増分論理部の他の実施形態を示す回路ブロック図である。図５Ｃは、行アドレスカウンタ増分論理部およびバンクアドレスカウンタ増分論理部のさらに他の実施形態を示す図である。
図６は、バンクアドレスカウンタをリセットするための回路の一実施形態を示す回路ブロック図である。図７Ａは、各メモリバンクを選択するための一実施形態を示す回路ブロック図である。図７Ｂは、各メモリバンクを選択するための他の実施形態を示す回路ブロック図である。図８は、二段の行アドレスラッチの一実施形態を示す回路ブロック図である。
図９Ａは、指定自動リフレッシュと起動命令とを連続して行うための各信号のタイミングの一実施形態を示すタイミングチャートである。図９Ｂは、指定自動リフレッシュと起動命令とを連続して行うための各信号のタイミングの他の実施形態を示すタイミングチャートである。
図１０は、行アドレスラッチの第１のラッチ段の一実施形態を示す回路ブロック図である。図１１は、行アドレスラッチの第２のラッチ段の一実施形態を示す回路ブロック図である。図１２は、メモリバンクをバイパスするための回路の一実施形態を示す回路ブロック図である。
図１３は、少なくとも一つのメモリバンクが活動状態である間に、他のメモリバンクを指定自動リフレッシュさせるための回路の一実施形態を示す回路ブロック図である。図１４は、自動リフレッシュ信号を出力するための回路の一実施形態を示す回路ブロック図である。
［詳細な説明］
図１は、メモリデバイス１００の一実施形態を示すブロック図である。一実施形態では、メモリデバイス１００として、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）が挙げられる。メモリデバイス１００は、メモリコントローラ１０２およびメモリ１０６を含んでいる。メモリコントローラ１０２は、通信路１０４を介してメモリ１０６に電気的に接続されている。
メモリコントローラ１０２は、メモリ１０６の動作を制御する。メモリ１０６は、制御回路１０８および複数の各メモリバンク１１２ａ‐１１２（ｎ）を含んでいる。「ｎ」は、各メモリバンクの好適な数である。一実施形態では、「ｎ」は「３」である。制御回路１０８は、通信路１１０を介して各メモリバンク１１２ａ‐１１２（ｎ）に電気的に接続されている。
制御回路１０８は、メモリ１０６用の指定自動リフレッシュ（ＤＡＲＦ）モードを実行するように構成されている。上記ＤＡＲＦモードの実行は、自動リフレッシのスケジューリングに柔軟性を付与して、各メモリバンク１１２ａ‐１１２（ｎ）内のメモリセルをリフレッシュするときの使用可能時間帯の幅に関する不都合を低減する。
ＤＡＲＦ命令とは、メモリ１０６がＤＡＲＦモードにあるときに出力される自動リフレッシュ命令のことである。１つのＤＡＲＦ命令は、メモリバンク１１２ａ‐１１２（ｎ）の１つを一度にリフレッシュし、その後、各メモリバンク１１２ａ‐１１２（ｎ）が、指示順に沿って順次リフレッシュされる。
例えば、第１のＤＡＲＦ命令は、第０バンク１１２ａの選択された行アドレスに位置する各メモリセルをリフレッシュする。第２のＤＡＲＦ命令は、第１メモリバンク１１２ｂの選択された行アドレスに位置する各メモリセルをリフレッシュする。第３のＤＡＲＦ命令は、第２メモリバンク１１２ｃの選択された行アドレスに位置する各メモリセルをリフレッシュする。これらの各ＤＡＲＦ命令は、第Ｎメモリバンク１１２（ｎ）における、選択された行アドレスに位置する各メモリセルがリフレッシュされるまで、各メモリバンクに対して出力され続ける。
各メモリバンク１１２ａ‐１１２（ｎ）の選択された行アドレスに位置する各メモリセルがリフレッシュされた後、続くＤＡＲＦ命令は、第０メモリバンク１１２ａの次の行アドレスに位置する各メモリセルをリフレッシュする。これらの各ＤＡＲＦ命令は、各メモリバンク１１２ａ‐１１２（ｎ）の全ての行アドレスにおける全ての各メモリセルに対して出力され続ける。
ＤＡＲＦのスケジューリングにより、メモリ１０６の使用可能時間帯の幅（使用効率）が改善される。
ＤＡＲＦモードが使用できない、一般の自動リフレッシュでは、全ての各メモリバンク１１２ａ‐１１２（ｎ）が予備充電され、次に、自動リフレッシュ命令が出力されて、全ての各メモリバンクの選択された行アドレスに位置する各メモリセルが同時にリフレッシュされる。
自動リフレッシュの間、非動作（ＮＯＰ）命令が出力され、遅延（ｔＲＦＣ）時間が起動される。ｔＲＦＣ時間が終了した直後に、各メモリバンク１１２ａ‐１１２（ｎ）が起動され、読み出し書き込み動作が復旧される。
ＤＡＲＦモードが使用可能である場合、ユーザが第１のメモリバンク１１２ａ‐１１２（ｎ）に連続してアクセスでき、ＤＡＲＦ命令を第２のメモリバンク１１２ａ‐１１２（ｎ）に出力し、次に、次のクロックサイクルへ続き、第１のメモリバンク１１２ａ‐１１２（ｎ）にアクセスする。ＤＡＲＦモードが使用可能である場合、ＤＡＲＦ命令が、４つのメモリバンクを備えたメモリの一般の自動リフレッシュ命令の４倍の速度で出力されるが、ｔＲＦＣ時間はＮＯＰ命令に対して影響を及ぼさない。
一実施形態では、メモリ１０６における、ＤＡＲＦモード機能の使用可能および使用禁止が、モードレジスタ設定命令を、セットまたはリセットすることによって決定される。他の実施形態では、ＤＡＲＦモード機能を使用可能または使用禁止にするために、メモリ１０６内にてヒューズが用いられる。
一実施形態においては、バンクアドレスカウンタ（ＢＡＣ）が、各ＤＡＲＦ動作のために、増分により、順次、各メモリバンク１１２ａ‐１１２（ｎ）を指定するために用いられ、行アドレスカウンタ（ＲＡＣ）が、各ＤＡＲＦ動作のために、増分により、順次、各メモリバンク１１２ａ‐１１２（ｎ）の各行アドレスを指定するために用いられる。
一実施形態では、２ビットＢＡＣが、各ＤＡＲＦ動作のためのＲＡＣの最少桁の２つのビットとして実行される。ＤＡＲＦモードが入力されており、自己リフレッシュ（ＳＲＦ）モードがメモリコントローラ１０２と同期したまま終了するとき、上記ＢＡＣはリセットされる。
一実施形態では、制御回路１０８が、ＤＡＲＦモード命令の各制御部を含んでいる。該各制御部は、通常の自動リフレッシュの検出回路、タイミング回路、セット回路、および、リセット回路を用いる。各メモリバンク、または、各メモリセルの各行をスキップ（飛び越し）することを回避するために、自己リフレッシュモードへの移行および該自己リフレッシュモードから他のモードへの移行が管理される。
この管理および制御には、各メモリバンク、または、各メモリセルの各行がスキップされないようにするために、上記ＢＡＣをリセットすることが含まれる。一実施形態では、専用のＢＡＣバスを用いて、ＤＡＲＦが実行される各メモリバンク１１２ａ‐１１２（ｎ）を選択する。これにより、ＤＡＲＦ命令および起動（ＡＣＴ）命令が交互に連続して高頻度にて出力されるときに課される、全てのタイミング制約が除去される。
一実施形態では、二段の行アドレスラッチが、ＤＡＲＦ命令および起動（ＡＣＴ）命令が交互に連続して高頻度にて出力されるとき用いられる。ＤＡＲＦ命令が、メモリバンク１１２ａ‐１１２（ｎ）の１つに出力される。このとき、上記１つのメモリバンク以外の他のメモリバンク１１２ａ‐１１２（ｎ）は、読み出しまたは書き込みアクセスを行うための活動状態である。
指定自動リフレッシュ命令が活動状態のメモリバンク１１２ａ‐１１２（ｎ）に出力された場合、該命令は遮断される。しかし、メモリバンク１１２ａ‐１１２（ｎ）への読み出しまたは書き込みアクセスが一度完了しているときに、該指定自動リフレッシュ命令は、該メモリバンク１１２ａ‐１１２（ｎ）に再出力される。これにより、メモリバンク１１２ａ‐１１２（ｎ）の自動リフレッシュをスキップしないようになっている。
図２は、リフレッシュ制御回路１０８ａの一実施形態を示すブロック図である。一実施形態では、リフレッシュ制御回路１０８ａは、制御回路１０８の一部である。リフレッシュ制御回路１０８ａは、リフレッシュ制御部１２２、行アドレスカウンタ（ＲＡＣ）１２６、バンクアドレスカウンタ（ＢＡＣ）１３６、行アドレスラッチ部１３０、ＤＡＲＦバンク選択部（ＤＡＲＦバンク選択回路）１４２、起動（ＡＣＴ）、自動リフレッシュ（ＡＲＦ）、自己リフレッシュ（ＳＲＦ）およびバンクの選択部（選択回路）１５０、並びに、ＮＡＮＤゲート１４６を含んでいる。
リフレッシュ制御部１２２の入力部が、復号リフレッシュ命令用通信路１２０にて復号されたリフレッシュ命令を受け取る。リフレッシュ制御部１２２の一方の出力部が、アドレス制御用通信路１２４を介してＲＡＣ１２６の一方の入力部およびＢＡＣ１３６の入力部に電気的に接続されている。
リフレッシュ制御部１２２の他方の出力部が、タイミング制御用通信路１４０を介して、ＤＡＲＦバンク選択部１４２の１つの入力部、および、ＡＣＴ、ＡＲＦ、ＳＲＦ、バンクの選択部１５０の入力部に電気的に接続されている。
ＲＡＣ１２６の出力部が、行アドレスカウンタアドレス（ＲＡＣ＜０：ｍ＞）用通信路１２８を介して、行アドレスラッチ部１３０の入力部に電気的に接続されている。ＢＡＣ１３６の一方の出力部が、遂行（ＣＡＲＲＹ‐ＯＵＴ）信号用経路１３４を介して、ＲＡＣ１２６の他方の入力部に電気的に接続されている。
ＢＡＣ１３６の他方の出力部が、バンクアドレスカウンタ（ＢＡＣ＜０：１＞）のカウント用通信路１３８を介して、ＤＡＲＦバンク選択部１４２に電気的に接続されている。
行アドレスラッチ部１３０の出力部は、ＧＲＡＤＤ＜０:ｍ＞用通信路１３２にグローバル行アドレス（ＧＲＡＤＤ＜０:ｍ＞）を出力する。ＤＡＲＦバンク選択部１４２の出力部は、ＤＡＲＦバンク選択（ＤＡＲＦ＿ＢＮＫＳＥＬ＜０:ｎ＞）用通信路１４４を介して、ＮＡＮＤゲート１４６の第１の入力部に電気的に接続されている。
ＡＣＴ、ＡＲＦ、ＳＲＦ、バンクの選択部１５０の出力部は、正規のバンク選択（ＲＥＧ＿ＢＮＫＳＥＬ＜０:ｎ＞）用通信路１５２を介して、ＮＡＮＤゲート１４６の第２の入力部に電気的に接続されている。ＮＡＮＤゲート１４６の出力部は、ＢＮＫＳＥＬ＜０:ｎ＞用通信路１４８にバンク選択（ＢＡＮＫＳＥＬ＜０:ｎ＞）信号を出力する。
リフレッシュ制御部１２２が、復号リフレッシュ命令用通信路１２０からの復号されたリフレッシュ命令信号を受け取って、アドレス制御用通信路１２４にアドレス制御信号を出力し、タイミング制御用通信路１４０にタイミング制御信号を出力する。
ＲＡＣ１２６が、アドレス制御用通信路１２４のアドレス制御信号、および、遂行（ＣＡＲＲＹ‐ＯＵＴ）信号用経路１３４のＣＡＲＲＹ‐ＯＵＴ信号を受け取って、ＲＡＣ＜０:ｍ＞用通信路１２８にＲＡＣ＜０:ｍ＞信号を出力する。
アドレス制御信号およびＣＡＲＲＹ‐ＯＵＴ信号に基づいて、ＲＡＣ１２６が、自己リフレッシュモード、自動リフレッシュモード、または、行アドレスのメモリセルをリフレッシュするための指定自動リフレッシュモードで、各メモリバンク１１２ａ-１２２（ｎ）の各行アドレスを増分する。
ＢＡＣ１３６が、アドレス制御用通信路１２４のアドレス制御信号を受け取って、ＢＡＣ＜０：１＞用通信路１３８にＢＡＣ＜０：１＞信号を出力し、ＣＡＲＲＹ‐ＯＵＴ信号経路１３４にＣＡＲＲＹ‐ＯＵＴ信号を出力する。これらのアドレス制御信号に基づいて、ＢＡＣ１３６が、各メモリバンク１１２ａ‐１１２（ｎ）内のメモリセルをリフレッシュするためのＤＡＲＦモードにて、各メモリバンク１１２ａ‐１１２（ｎ）の各バンクアドレスを増分する。
ＢＡＣ１３６のカウント値がメモリバンク「ｎ」の総数プラス１に達するとき毎に、ＢＡＣ１３６は、論理的にハイレベルなＣＡＲＲＹ‐ＯＵＴ信号を出力して、ＲＡＣ１２６のカウンタ値を増分する。ＤＡＲＦモードが使用禁止（無効）になっている場合、ＢＡＣ１３６は用いられない
行アドレスラッチ部１３０は、ＲＡＣ＜０:ｍ＞用通信路１２８のＲＡＣ＜０:ｍ＞信号を受け取って、ＧＲＡＤＤ＜０:ｍ＞用通信路１３２にＧＲＡＤＤ＜０:ｍ＞信号を出力する。行アドレスラッチ部１３０は、自己リフレッシュモード、自動リフレッシュモード、または、指定自動リフレッシュモードにて、ＲＡＣ１２６からのＲＡＣ＜０:ｍ＞信号をラッチする。
行アドレスラッチ部１３０は、メモリバンクの起動命令が出力されている間、メモリコントローラ１０２からの読み出し、書き込み動作を行うのために、行アドレスをラッチする。
行アドレスラッチ部１３０は、メモリコントローラ１０２からの行アドレスを、活動状態のメモリバンクの読み出し動作または書き込み動作のために、ＧＲＡＤＤ＜０:ｍ＞用通信路１３２に出力する。
行アドレスラッチ部１３０は、非活動状態のメモリバンクの、自己リフレッシュ動作、自動リフレッシュ動作、または、指定自動リフレッシュ動作を行うために、ＧＲＡＤＤ＜０:ｍ＞用通信路１３２に、ＲＡＣ＜０:ｍ＞信号を出力する。
ＤＡＲＦバンク選択部１４２は、ＢＡＣ＜０：１＞用通信路１３８のＢＡＣ＜０：１＞信号、および、タイミング制御用通信路１４０のタイミング制御信号を受け取り、ＤＡＲＦ＿ＢＮＫＳＥＬ＜０:ｎ＞通信路１４４にＤＡＲＦ＿ＢＮＫＳＥＬ＜０：１＞信号を出力する。
ＤＡＲＦバンク選択部１４２は、各ＢＡＣ＜０：１＞信号および各タイミング制御信号に基づいた指定自動リフレッシュのための、各メモリバンク１１２ａ‐１１２（ｎ）を選択する。
ＡＣＴ、ＡＲＦ、ＳＲＦおよびバンクの選択部１５０は、タイミング制御用通信路１４０のタイミング制御信号を受け取り、ＲＥＧ＿ＢＮＫＳＥＬ＜０:ｎ＞用通信路１５２にＲＥＧ＿ＢＮＫＳＥＬ＜０：ｎ＞信号を出力する。
ＤＡＲＦモードが使用可能または使用禁止である場合、ＡＣＴ、ＡＲＦ、ＳＲＦおよびバンクの選択部１５０は、上記タイミング制御信号に基づいた起動および該信号に基づいた自己リフレッシュのために、各メモリバンク１１２ａ‐１１２（ｎ）を選択する。
ＤＡＲＦモードが使用禁止である場合、ＡＣＴ、ＡＲＦ、ＳＲＦおよびバンクの選択部１５０は、上記タイミング制御信号に基づいた自動リフレッシュのために、各メモリバンク１１２ａ‐１１２（ｎ）も選択する。
ＮＡＮＤゲート１４６は、ＤＡＲＦ＿ＢＮＫＳＥＬ＜０:ｎ＞用通信路１４４のＤＡＲＦ＿ＢＮＫＳＥＬ＜０：１＞信号、および、ＲＥＧ＿ＢＮＫＳＥＬ＜０:ｎ＞用通信路１５２のＲＥＧ＿ＢＮＫＳＥＬ＜０：ｎ＞信号を受け取り、ＢＮＫＳＥＬ＜０:ｎ＞用通信路１４８にＢＮＫＳＥＬ＜０：ｎ＞信号を出力する。
ＤＡＲＦ＿ＢＮＫＳＥＬ＜０：ｎ＞信号が論理的にハイレベルで、ＲＥＧ＿ＢＮＫＳＥＬ＜０：ｎ＞信号が同様に論理的にハイレベルである場合、ＮＡＮＤゲート１４６は、同様に論理的にローレベルのＢＮＫＳＥＬ＜０：ｎ＞信号を出力する。ＤＡＲＦ＿ＢＮＫＳＥＬ＜０：ｎ＞信号が論理的にローレベルか、または、ＲＥＧ＿ＢＮＫＳＥＬ＜０：ｎ＞信号が同様に論理的にローレベルである場合、ＮＡＮＤゲート１４６は、それらに対応した論理的にハイレベルのＢＮＫＳＥＬ＜０：ｎ＞信号を出力する。
ＤＡＲＦモードが使用禁止のときの動作中では、ＢＡＣ１３６およびＤＡＲＦバンク選択部１４２が非活動状態であり、全ての各メモリバンク１１２ａ‐１１２（ｎ）が同時にリフレッシュされることにより、自動リフレッシュが通常どおり生じる。
ＤＡＲＦモードが使用可能である場合、ＢＡＣ１３６およびＤＡＲＦバンク選択部１４２は活動状態であり、各メモリバンク１１２ａ‐１１２（ｎ）の１つが、ＢＡＣ＜０：１＞用通信路１３８に出力されたＢＡＣ１３６のカウント値に基づいて一度にリフレッシュされる。
したがって、メモリバンク１１２ａ‐１１２（ｎ）の１つがリフレッシュされる一方で、他のメモリバンク１１２ａ‐１１２（ｎ）は、読み出し動作または書き込み動作を行うための活動状態にできる。
一実施形態では、論理的にローレベルのＤＡＲＦ＿ＢＮＫＳＥＬ＜０：ｎ＞信号または同様に論理的にローレベルのＲＥＧ＿ＢＮＫＳＥＬ＜０：ｎ＞信号が、該選択されたメモリバンク１１２ａ‐１１２（ｎ）を起動またはリフレッシュするための論理的にハイレベルのＢＮＫＳＥＬ＜０：ｎ＞信号を出力することによって、対応するメモリバンク１１２ａ‐１１２（ｎ）を選択する。
図３は、リフレッシュ制御回路１０８ｂの他の実施形態を示すブロック図である。他の実施形態では、リフレッシュ制御回路１０８ｂは、制御回路１０８の一部である。リフレッシュ制御回路１０８ｂは、アドレスカウンタブロック１６０と、行制御ブロック１６２とを含んでいる。
アドレスカウンタブロック１６０は、ＲＡＣ１２６を含んでいる。該ＲＡＣ１２６は、ＲＡＣ増分論理部（ＲＡＣ増分論理回路）１６４および行アドレスカウンタ１６６を含んでいる。アドレスカウンタブロック１６０は、また、ＢＡＣ１３６も含んでいる。該ＢＡＣ１３６は、ＢＡＣ増分論理部（ＢＡＣ増分論理回路）１６８およびバンクアドレスカウンタ１７０を含んでいる。
行制御ブロック１６２は、ＡＣＴ、ＡＲＦ、ＳＲＦおよびバンクの選択部１５０と、ＤＡＲＦバンク選択部１４２と、ＮＡＮＤゲート１４６とを含んでいる。
ＲＡＣ増分論理部１６４の１つの入力部、および、ＢＡＣ増分論理部１６８の入力部が、アドレス制御用通信路１２４の、ＤＡＲＦ＿ＭＯＤＥ信号、ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号、および、ＳＥＬＦ‐ＲＥＦＲＥＳＨ信号を受け取る。
ＲＡＣ増分論理部１６４の出力部は、信号経路１７２を介して、行アドレスカウンタ１６６の増分（ＩＮＣＲＥＭＥＮＴ）入力部に電気的に接続されている。行アドレスカウンタ１６６の出力部は、ＲＡＣ＜０:ｍ＞用通信路１２８に対しＲＡＣ＜０:ｍ＞信号を出力する。
ＢＡＣ増分論理部１６８の出力部は、信号経路１７４を介して、バンクアドレスカウンタ１７０の増分（ＩＮＣＲＥＭＥＮＴ）入力部に電気的に接続されている。バンクアドレスカウンタ１７０の１つの入力部が、ＢＡＣＲＳＴ信号経路１７６からのＢＡＣリセット（ＢＡＣＲＳＴ）信号を受け取る。
バンクアドレスカウンタ１７０の出力部が、ＣＡＲＲＹ‐ＯＵＴ信号経路１３４を介して、ＲＡＣ増分論理部１６４の他方の入力部に電気的に接続されている。バンクアドレスカウンタ１７０の他方の出力部が、ＢＡＣ＜０：１＞用通信路１３８を介して、ＤＡＲＦバンク選択部１４２の１つの入力部に電気的に接続されている。
ＤＡＲＦバンク選択部１４２の他の複数の各入力部が、タイミング制御用通信路１４０からの、ＤＡＲＦ＿ＭＯＤＥ信号と、ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号、および、ＳＥＬＦ‐ＲＥＦＲＥＳＨ信号とを個別に受け取る。ＤＡＲＦバンク選択部１４２の出力部は、ＤＡＲＦ＿ＢＮＫＳＥＬ＜０:ｎ＞用通信路１４４を介して、ＮＡＮＤゲート１４６の第１の入力部に電気的に接続されている。
ＡＣＴ、ＡＲＦ、ＳＲＦおよびバンクの選択部１５０の入力部が、タイミング制御用通信路１４０からの、ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号およびＳＥＬＦ‐ＲＥＦＲＥＳＨ信号を受け取る。
ＡＣＴ、ＡＲＦ、ＳＲＦおよびバンクの選択部１５０の出力部は、ＲＥＧ＿ＢＮＫＳＥＬ＜０:ｎ＞通信路１５２を介して、ＮＡＮＤゲート１４６の第２の入力部に電気的に接続されている。ＮＡＮＤゲート１４６の出力部は、ＢＮＫＳＥＬ＜０:ｎ＞用通信路１４８に対しＢＮＫＳＥＬ＜０：ｎ＞信号を出力する。
ＲＡＣ増分論理部１６４は、アドレス制御用通信路１２４からの、ＤＡＲＦ＿ＭＯＤＥ信号、ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号、および、ＳＥＬＦ‐ＲＥＦＲＥＳＨ信号、および、ＣＡＲＲＹ‐ＯＵＴ信号経路１３４のＣＡＲＲＹ‐ＯＵＴ信号を受け取り、信号経路１７２にＲＡＣ増分信号を出力する。ＲＡＣ増分論理部１６４が、ＤＡＲＦ＿ＭＯＤＥ信号、ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号、ＳＥＬＦ‐ＲＥＦＲＥＳＨ信号、および、ＣＡＲＲＹ‐ＯＵＴ信号に基づいて行アドレスカウンタ１６６のカウント値をいつ増分するかを決定する。
行アドレスカウンタ１６６が、信号経路１７２でのＲＡＣ増分信号を受け取り、ＲＡＣ＜０:ｍ＞用通信路１２８にＲＡＣ＜０:ｍ＞信号を出力する。行アドレスカウンタ１６６のカウント値は、ＲＡＣ増分信号が論理的にハイレベルの場合毎に応じて増分される。行アドレスカウンタ１６６のカウント値は、ＲＡＣ＜０:ｍ＞信号として出力される。
ＢＡＣ増分論理部１６８が、アドレス制御用通信路１２４からの、ＤＡＲＦ＿ＭＯＤＥ信号、ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号、および、ＳＥＬＦ‐ＲＥＦＲＥＳＨ信号を受け取り、信号経路１７４にＢＡＣ増分信号を出力する。ＢＡＣ増分論理部１６８は、ＤＡＲＦ＿ＭＯＤＥ信号、ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号、および、ＳＥＬＦ‐ＲＥＦＲＥＳＨ信号に基づいてバンクアドレスカウンタ１７０をいつ増分するかを決定する。
バンクアドレスカウンタ１７０が、信号経路１７４のＢＡＣ増分信号を受け取り、かつ、ＢＡＣＲＳＴ信号経路１７６からのＢＡＣＲＳＴ信号を受け取り、ＣＡＲＲＹ‐ＯＵＴ信号経路１３４にＣＡＲＲＹ‐ＯＵＴ信号を出力し、ＢＡＣ＜０：１＞通信路１３８にＢＡＣ＜０：１＞信号を出力する。
バンクアドレスカウンタ１７０のカウント値は、ＢＡＣ増分信号が論理的にハイレベルの場合毎に増分される。バンクアドレスカウンタ１７０のカウント値は、ＢＡＣＲＳＴ信号が論理的にハイレベルの場合毎にリセットされる。一実施形態では、バンクアドレスカウンタ１７０は、行アドレスカウンタ１６６における最少桁の２つのビットとして実行される。バンクアドレスカウンタ１７０のカウント値は、ＢＡＣ＜０：１＞信号として出力される。
図３のＡＣＴ、ＡＲＦ、ＳＲＦ、バンクの選択部１５０は、図２により参照して記載したＡＣＴ、ＡＲＦ、ＳＲＦ、バンクの選択部１５０と同じように機能する。図３のＤＡＲＦバンク選択部１４２は、図２に記載したＤＡＲＦバンク選択部１４２と同じように機能する。ＮＡＮＤゲート１４６は、図２に記載したＮＡＮＤゲート１４６と同じように機能する。リフレッシュ制御回路１０８ｂの全体的な動作は、図２に記載したリフレッシュ制御回路１０８ａの動作と同じである。
図４は、ＢＡＣ増分論理部１６８の一実施形態を示す回路ブロック図である。ＢＡＣ増分論理部１６８は、ＮＡＮＤゲート１８０およびインバータ１８４を含んでいる。ＮＡＮＤゲート１８０の第１の入力部は、ＤＡＲＦ＿ＭＯＤＥ信号経路１２４ａのＤＡＲＦ＿ＭＯＤＥ信号を受け取る。ＮＡＮＤゲート１８０の第２の入力部は、ｂＡＵＴＯ‐ＲＥＦＲＥＳＨ信号経路１２４ｂの反転した自動リフレッシュ（ｂＡＵＴＯ‐ＲＥＦＲＥＳＨ）信号を受け取る。ＮＡＮＤゲート１８０の出力部は、信号経路１８２を介してインバータ１８４の入力部に電気的に接続されている。インバータ１８４の出力部は、ＢＡＣ＿増分信号経路１７４にＢＡＣ＿ＩＮＣＲＥＭＥＮＴ信号を出力する。
ＤＡＲＦ＿ＭＯＤＥ信号経路１２４ａのＤＡＲＦ＿ＭＯＤＥ信号は、ＤＡＲＦモードが使用可能であれば、論理的にハイレベルとなり、ＤＡＲＦモードが使用禁止であれば、論理的にローレベルとなる。ｂＡＵＴＯ‐ＲＥＦＲＥＳＨ信号経路１２４ｂのｂＡＵＴＯ‐ＲＥＦＲＥＳＨ信号は、自動リフレッシュが進行中であれば、論理的にローレベルとなり、自動リフレッシュが進行中でなければ、論理的にハイレベルとなる。自動リフレッシュの終わりに、ｂＡＵＴＯ‐ＲＥＦＲＥＳＨ信号は、論理的にローレベルの状態から論理的にハイレベルの状態に移行する。
ＤＡＲＦ＿ＭＯＤＥ信号が論理的にハイレベルであり、ｂＡＵＴＯ‐ＲＥＦＲＥＳＨ信号が論理的にハイレベルである場合、ＮＡＮＤゲート１８０は、信号経路１８２に対し論理的にローレベルの信号を出力する。ＤＡＲＦ＿ＭＯＤＥ信号が論理的にローレベルか、または、ｂＡＵＴＯ‐ＲＥＦＲＥＳＨ信号が論理的にローレベルである場合、ＮＡＮＤゲート１８０は、信号経路１８２に対し論理的にハイレベルの信号を出力する。インバータ１８４が、信号経路１８２の信号を反転させ、ＢＡＣ＿増分信号経路１７４に対しＢＡＣ＿ＩＮＣＲＥＭＥＮＴ信号を出力する。
ＤＡＲＦモードが使用可能である場合の動作では、ＤＡＲＦ＿ＭＯＤＥ信号は論理的にハイレベルとなり、ｂＡＵＴＯ‐ＲＥＦＲＥＳＨ信号は、各自動リフレッシュの終わりに論理的にハイレベルとなる。ＤＡＲＦ＿ＭＯＤＥ信号が論理的にハイレベルであり、ｂＡＵＴＯ‐ＲＥＦＲＥＳＨ信号が論理的にハイレベルである場合、ＢＡＣ＿ＩＮＣＲＥＭＥＮＴ信号は、バンクアドレスカウンタ１７０のカウント値を増分するために、論理的にハイレベルの状態に移行する。
ＤＡＲＦモードが使用禁止である場合、ＤＡＲＦ＿ＭＯＤＥ信号は論理的にローレベルである。ＤＡＲＦ＿ＭＯＤＥ信号が論理的にローレベルである場合、ＢＡＣ＿ＩＮＣＲＥＭＥＮＴ信号は論理的にローレベルであり、バンクアドレスカウンタ１７０のカウント値は増分されない。
図５Ａは、ＲＡＣ増分論理部１６４ａの一実施形態を示す回路ブロック図である。ＲＡＣ増分論理部１６４ａが、各インバータ２００、２０４、および、各ＮＡＮＤゲート２０８、２１２、２１６を含んでいる。
インバータ２００の入力部は、ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号経路１２４ｄのＡＵＴＯ‐ＲＥＦＲＥＳＨ信号を受け取る。インバータ２００の出力部は、信号経路２０２を介して、ＮＡＮＤゲート２０８の第１の入力部に電気的に接続されている。インバータ２０４が、ＤＡＲＦ＿ＭＯＤＥ信号経路１２４ａのＤＡＲＦ＿ＭＯＤＥ信号を受け取る。インバータ２０４の出力部は、信号経路２０６を介して、ＮＡＮＤゲート２０８の第２の入力部に電気的に接続されている。
ＮＡＮＤゲート２１２の第１の入力部が、ＤＡＲＦ＿ＭＯＤＥ信号経路１２４ａのＤＡＲＦ＿ＭＯＤＥ信号を受け取る。ＮＡＮＤゲート２１２の第２の入力部が、ＣＡＲＲＹ‐ＯＵＴ信号経路１３４のＣＡＲＲＹ‐ＯＵＴ信号を受け取る。
ＮＡＮＤゲート２０８の出力部は、信号経路２１０を介して、ＮＡＮＤゲート２１６の第１の入力部に電気的に接続されている。ＮＡＮＤゲート２１２の出力部は、信号経路２１４を介して、ＮＡＮＤゲート２１６の第２の入力部に電気的に接続されている。ＮＡＮＤゲート２１６の第３の入力部が、ＳＥＬＦ‐ＲＥＦＲＥＳＨ信号経路１２４ｃのＳＥＬＦ‐ＲＥＦＲＥＳＨ信号を受け取る。ＮＡＮＤゲート２１６の出力部は、ＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号経路１７２にＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号を出力する。
ＳＥＬＦ‐ＲＥＦＲＥＳＨ信号経路１２４ｃのＳＥＬＦ‐ＲＥＦＲＥＳＨ信号は、自己リフレッシュが進行中である場合、論理的にハイレベルとなり、自己リフレッシュが進行中ではない場合、論理的にローレベルとなる。ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号経路１２４ｄのＡＵＴＯ‐ＲＥＦＲＥＳＨ信号は、自動リフレッシュが進行中である場合に、論理的にハイレベルとなり、自動リフレッシュが進行中ではない場合に、論理的にローレベルとなる。
インバータ２００が、ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号経路１２４ｄのＡＵＴＯ‐ＲＥＦＲＥＳＨ信号を反転させ、該信号を信号経路２０２に出力する。インバータ２０４が、ＤＡＲＦ＿ＭＯＤＥ信号経路１２４ａのＤＡＲＦ＿ＭＯＤＥ信号を反転させ、該信号を信号経路２０６に出力する。信号経路２０２の信号が論理的にハイレベル、および信号経路２０６の信号が論理的にハイレベルの場合、ＮＡＮＤゲート２０８が、信号経路２１０に論理的にローレベルの信号を出力する。信号経路２１０の信号が論理的にローレベルか、または、信号経路２０６の信号が論理的にローレベルの場合、ＮＡＮＤゲート２０８が、信号経路２１０に論理的にハイレベルの信号を出力する。
ＤＡＲＦ＿ＭＯＤＥ信号経路１２４ａのＤＡＲＦ＿ＭＯＤＥ信号が論理的にハイレベルで、ＣＡＲＲＹ‐ＯＵＴ信号経路１３４のＣＡＲＲＹ‐ＯＵＴ信号が論理的にハイレベルの場合、ＮＡＮＤゲート２１２は、信号経路２１４に対し論理的にローレベルの信号を出力する。
ＤＡＲＦ＿ＭＯＤＥ信号経路１２４ａのＤＡＲＦ＿ＭＯＤＥ信号が論理的にローレベルか、または、ＣＡＲＲＹ‐ＯＵＴ信号経路１３４のＣＡＲＲＹ‐ＯＵＴ信号が論理的にローレベルの場合、ＮＡＮＤゲート２１２が、信号経路２１４に対し論理的にハイレベルの信号を出力する。
ＳＥＬＦ‐ＲＥＦＲＥＳＨ信号経路１２４ｃのＳＥＬＦ‐ＲＥＦＲＥＳＨ信号が論理的にハイレベルで、信号経路２１０の信号が論理的にハイレベルで、信号経路２１４の信号が論理的にハイレベルの場合、ＮＡＮＤゲート２１６が、ＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号経路１７２に論理的にローレベルのＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号を出力する。
ＳＥＬＦ‐ＲＥＦＲＥＳＨ信号経路１２４ｃのＳＥＬＦ‐ＲＥＦＲＥＳＨ信号が論理的にローレベルか、信号経路２１０の信号が論理的にローレベルか、または、信号経路２１４の信号が論理的にローレベルの場合、ＮＡＮＤゲート２１６が、ＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号経路１７２に論理的にハイレベルのＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号を出力する。
ＤＡＲＦモードが使用可能または使用禁止である場合の動作では、自己リフレッシュが終了すると、論理的にハイレベルのＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号が出力される。ＤＡＲＦモードが使用禁止である場合、自動リフレッシュが完了すると、論理的にハイレベルのＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号が出力される。ＤＡＲＦモードが使用可能である場合、ＣＡＲＲＹ‐ＯＵＴ信号が論理的にハイレベルの場合、論理的にハイレベルのＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号が出力される。
ＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号が論理的にハイレベルの場合、行アドレスカウンタ１６６のカウント値が増分される。ＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号が論理的にローレベルの場合、行アドレスカウンタ１６６のカウント値は増分されない。
図５Ｂは、上記ＲＡＣ増分論理部の他の実施形態としてのＲＡＣ増分論理部１６４ｂを示す回路ブロック図である。ＲＡＣ増分論理部１６４ｂは、ＯＲゲート２２０、インバータ２２６、各トランスミッションゲート２２４、２３０を含んでいる。
ＯＲゲート２２０の第１の入力部が、ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号経路１２４ｄのＡＵＴＯ‐ＲＥＦＲＥＳＨ信号を受け取る。ＯＲゲート２２０の第２の入力部が、ＳＥＬＦ‐ＲＥＦＲＥＳＨ信号経路１２４ｃのＳＥＬＦ‐ＲＥＦＲＥＳＨ信号を受け取る。ＯＲゲート２２０の出力部は、信号経路２２２を介して、トランスミッションゲート２２４のデータ入力部に電気的に接続されている。
インバータ２２６の入力部、論理的にハイレベル信号の入力によりイネーブルとなるトランスミッションゲート２３０のハイレベルイネーブル入力部、論理的にローレベルの信号の入力によりイネーブルとなるトランスミッションゲート２２４のローレベルイネーブル入力部は、ＤＡＲＦ＿ＭＯＤＥ信号経路１２４ａのＤＡＲＦ＿ＭＯＤＥ信号をそれぞれ受け取る。
インバータ２２６の出力部は、信号経路２２８を介して、トランスミッションゲート２２４のハイレベルイネーブル入力部、および、トランスミッションゲート２３０のローレベルイネーブル入力部に電気的に接続されている。トランスミッションゲート２３０のデータ入力部は、ＣＡＲＲＹ‐ＯＵＴ信号経路１３４のＣＡＲＲＹ‐ＯＵＴ信号を受け取る。トランスミッションゲート２２４のデータ出力部およびトランスミッションゲート２３０のデータ出力部は、ＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号経路１７２に対しＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号を出力する。
ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号経路１２４ｄのＡＵＴＯ‐ＲＥＦＲＥＳＨ信号が論理的にハイレベルか、または、ＳＥＬＦ‐ＲＥＦＲＥＳＨ信号経路１２４ｃのＳＥＬＦ‐ＲＥＦＲＥＳＨ信号が論理的にハイレベルの場合、ＯＲゲート２２０が信号経路２２２に論理的にハイレベルの信号を出力する。
ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号経路１２４ｄのＡＵＴＯ‐ＲＥＦＲＥＳＨ信号が論理的にローレベルで、ＳＥＬＦ‐ＲＥＦＲＥＳＨ信号経路１２４ｃのＳＥＬＦ‐ＲＥＦＲＥＳＨ信号が論理的にローレベルの場合、ＯＲゲート２２０が信号経路２２２に論理的にローレベルの信号を出力する。インバータ２２６が、ＤＡＲＦ＿ＭＯＤＥ信号経路１２４ａのＤＡＲＦ＿ＭＯＤＥ信号を反転させ、該信号を信号経路２２８に出力する。
ＤＡＲＦ＿ＭＯＤＥ信号経路１２４ａのＤＡＲＦ＿ＭＯＤＥ信号が論理的にローレベルで、信号経路２２８の信号が論理的にハイレベルの場合、トランスミッションゲート２２４をＯＮ状態にし、信号経路２２２の信号をＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号経路１７２に出力する。
ＤＡＲＦ＿ＭＯＤＥ信号経路１２４ａのＤＡＲＦ＿ＭＯＤＥ信号が論理的にハイレベルで、信号経路２２８の信号が論理的にローレベルの場合、トランスミッションゲート２２４をＯＦＦ状態にし、信号経路２２２の信号が、ＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号経路１７２に通じることが遮断される。
信号経路２２８の信号が論理的にローレベルで、ＤＡＲＦ＿ＭＯＤＥ信号経路１２４ａのＤＡＲＦ＿ＭＯＤＥ信号が論理的にハイレベルの場合、トランスミッションゲート２３０はＯＮ状態になり、ＣＡＲＲＹ‐ＯＵＴ信号経路１３４のＣＡＲＲＹ‐ＯＵＴ信号をＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号経路１７２に出力する。
信号経路２２８の信号が論理的にハイレベルで、ＤＡＲＦ＿ＭＯＤＥ信号経路１２４ａのＤＡＲＦ＿ＭＯＤＥ信号が論理的にローレベルの場合、トランスミッションゲート２３０をＯＦＦ状態にし、ＣＡＲＲＹ‐ＯＵＴ信号経路１３４のＣＡＲＲＹ‐ＯＵＴ信号がＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号経路１７２に通じることが遮断される。
ＤＡＲＦモードが使用禁止である場合の動作では、ＳＥＬＦ‐ＲＥＦＲＥＳＨ信号が論理的にハイレベルか、または、ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号が論理的にハイレベルの場合において、論理的にハイレベルのＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号が出力される。
ＤＡＲＦモードが使用可能である場合、ＣＡＲＲＹ‐ＯＵＴ信号が論理的にハイレベルのときに、論理的にハイレベルのＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号が出力される。ＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号が論理的にハイレベルの場合、行アドレスカウンタ１６６のカウント値は増分される。ＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号が論理的にローレベルの場合、行アドレスカウンタ１６６のカウント値は増分されない。
図５Ｃは、上記ＲＡＣ増分論理部およびバンクアドレスカウンタの他の実施形態としての、ＲＡＣ増分論理部１６４ｃおよびバンクアドレスカウンタ１７０の要部１７０ａを示す回路ブロック図である。
ＲＡＣ増分論理部１６４ｃは、ＮＡＮＤゲート２４０、各インバータ２４２、２４４、２５４、ＮＯＲゲート２５０を含んでいる。バンクアドレスカウンタ１７０の要部１７０ａは、各ＮＡＮＤゲート２６０、２７２、ディレイ部２６４、各インバータ２６８、２７４、２８０を含んでいる。
インバータ２４４の入力部は、ＤＡＲＦ＿ＭＯＤＥ信号経路１２４ａのＤＡＲＦ＿ＭＯＤＥ信号を受け取る。インバータ２４４の出力部は、信号経路２４６を介して、ＮＡＮＤゲート２４０の第１の入力部に電気的に接続されている。ＮＡＮＤゲート２４０の第２の入力部は、ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号経路１２４ｄのＡＵＴＯ‐ＲＥＦＲＥＳＨ信号を受け取る。
ＮＡＮＤゲート２４０の出力部は、インバータ２４２の入力部に電気的に接続されている。インバータ２４２の出力部は、ＮＯＲゲート２５０の第１の入力部に電気的に接続されている。ＮＯＲゲート２５０の第２の入力部が、ＣＡＲＲＹ‐ＯＵＴ信号経路１３４のＣＡＲＲＹ‐ＯＵＴ信号を受け取る。ＮＯＲゲート２５０の第３の入力部が、ＳＥＬＦ‐ＲＥＦＲＥＳＨ信号経路１２４ｃのＳＥＬＦ‐ＲＥＦＲＥＳＨ信号を受け取る。ＮＯＲゲート２５０の出力部は、インバータ２５４の入力部に電気的に接続されている。インバータ２５４の出力部は、ＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号経路１７２にＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号を出力する。
ＮＡＮＤゲート２６０の第１の入力部が、ＢＡＣ＜０＞信号経路１３８ａのＢＡＣ＜０＞信号を受け取る。ＮＡＮＤゲート２６０の第２の入力部が、ＢＡＣ＜１＞信号経路１３８ｂのＢＡＣ＜１＞信号を受け取る。ＮＡＮＤゲート２６０の出力部は、信号経路２６２を介して、ＮＡＮＤゲート２７２の第１の入力部、および、ディレイ部２６４の入力部（ＩＮ）に電気的に接続されている。
ディレイ部２６４の出力部（ＯＵＴ）は、信号経路２６６を介してインバータ２６８の入力部に電気的に接続されている。インバータ２６８の出力部は、信号経路２７０を介して、ＮＡＮＤゲート２７２の第２の入力部に電気的に接続されている。
インバータ２７４の入力部は、ＢＡＣＲＳＴ信号経路１７６のＢＡＣＲＳＴ信号を受け取る。インバータ２７４の出力部は、信号経路２７６を介して、ＮＡＮＤゲート２７２の第３の入力部に電気的に接続されている。
ＮＡＮＤゲート２７２の出力部は、信号経路２７８を介して、インバータ２８０の入力部に電気的に接続されている。インバータ２８０の出力部は、ＣＡＲＲＹ‐ＯＵＴ信号経路１３４にＣＡＲＲＹ‐ＯＵＴ信号を出力する。
インバータ２４４が、ＤＡＲＦ＿ＭＯＤＥ信号経路１２４ａのＤＡＲＦ＿ＭＯＤＥ信号を反転させ、該信号を信号経路２４６に出力する。ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号経路１２４ｄのＡＵＴＯ‐ＲＥＦＲＥＳＨ信号が論理的にハイレベルで、信号経路２４６の信号が論理的にハイレベルの場合、ＮＡＮＤゲート２４０が論理的にローレベルの信号を出力する。
ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号経路１２４ｄのＡＵＴＯ‐ＲＥＦＲＥＳＨ信号が論理的にローレベルか、または、信号経路２４６の信号が論理的にローレベルの場合、ＮＡＮＤゲート２４０が論理的にハイレベルの信号を出力する。インバータ２４２が、ＮＡＮＤゲート２４０からの出力信号を反転させ、該信号を信号経路２４８に出力する。
信号経路２４８の信号が論理的にローレベル、ＣＡＲＲＹ‐ＯＵＴ信号経路１３４のＣＡＲＲＹ‐ＯＵＴ信号が論理的にローレベル、かつ、ＳＥＬＦ‐ＲＥＦＲＥＳＨ信号経路１２４ｃのＳＥＬＦ‐ＲＥＦＲＥＳＨ信号が論理的にローレベルの場合、ＮＯＲゲート２５０が、信号経路２５２に対し論理的にハイレベルの信号を出力する。
信号経路２４８の信号が論理的にハイレベルか、ＣＡＲＲＹ‐ＯＵＴ信号経路１３４のＣＡＲＲＹ‐ＯＵＴ信号が論理的にハイレベルか、または、ＳＥＬＦ‐ＲＥＦＲＥＳＨ信号経路１２４ｃのＳＥＬＦ‐ＲＥＦＲＥＳＨ信号が論理的にハイレベルの場合、ＮＯＲゲート２５０が、信号経路２５２に論理的にローレベルの信号を出力する。インバータ２５４が、信号経路２５２の信号を反転させ、ＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号経路１７２にＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号を出力する。
ＢＡＣ＜０＞信号経路１３８ａのＢＡＣ＜０＞信号が論理的にハイレベル、および、ＢＡＣ＜１＞信号経路１３８ｂのＢＡＣ＜１＞信号が論理的にハイレベルの場合、ＮＡＮＤゲート２６０が、信号経路２６２に論理的にローレベルの信号を出力する。ＢＡＣ＜０＞信号経路１３８ａのＢＡＣ＜０＞信号が論理的にローレベルか、または、ＢＡＣ＜１＞信号経路１３８ｂのＢＡＣ＜１＞信号が論理的にローレベルの場合、ＮＡＮＤゲート２６０が、信号経路２６２に論理的にハイレベルの信号を出力する。
ディレイ部２６４が、信号経路２６２の信号を遅延し、該信号を信号経路２６６に出力する。インバータ２６８が、信号経路２６６の信号を反転させ、該信号を信号経路２７０に出力する。インバータ２７２が、ＢＡＣＲＳＴ信号経路１７６のＢＡＣＲＳＴ信号を反転させ、該信号を信号経路２７６に出力する。
信号経路２６２の信号が論理的にハイレベル、信号経路２７０の信号が論理的にハイレベル、および、信号経路２７６の信号が論理的にハイレベルの場合、ＮＡＮＤゲート２７２が、信号経路２７８に論理的にローレベルの信号を出力する。
信号経路２６２の信号が論理的にローレベルか、信号経路２７０の信号が論理的にローレベルか、または、信号経路２７６の信号が論理的にローレベルの場合、ＮＡＮＤゲート２７２が、信号経路２７８に論理的にハイレベルの信号を出力する。インバータ２８０が、信号経路２７８の信号を反転させ、ＣＡＲＲＹ‐ＯＵＴ信号経路１３４にＣＡＲＲＹ‐ＯＵＴ信号を出力する。
動作中に、ＢＡＣＲＳＴ信号が論理的にローレベルの場合に、バンクアドレスカウンタ１７０の要部１７０ａが、論理的にハイレベルのＣＡＲＲＹ‐ＯＵＴパルスを出力し、ＢＡＣ＜０＞信号およびＢＡＣ＜１＞信号は、論理的にハイレベルの状態から論理的にローレベルの状態に移行する（つまり、バンクアドレスカウンタ１７０の値が「１１」から「００」にリセットされる）。ＢＡＣＲＳＴ信号が論理的にハイレベルの場合、ＣＡＲＲＹ‐ＯＵＴ信号は論理的にローレベルのままであり、一方、バンクアドレスカウンタ１７０の値はリセットされる。
ＤＡＲＦモードが使用可能である場合の動作では、ＳＥＬＦ‐ＲＥＦＲＥＳＨ信号が論理的にハイレベルか、またはＣＡＲＲＹ‐ＯＵＴ信号が論理的にハイレベルの場合に、論理的にハイレベルのＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号が出力される。ＤＡＲＦモードが使用禁止である場合、ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号が論理的にハイレベルか、または、ＳＥＬＦ‐ＲＥＦＲＥＳＨ信号が論理的にハイレベルの場合に、論理的にハイレベルのＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号が出力される。
ＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号が論理的にハイレベルの場合、行アドレスカウンタ１６６のカウント値は増分される。ＲＡＣ＿ＩＮＣＲＥＭＥＮＴ信号が論理的にローレベルの場合、行アドレスカウンタ１６６のカウント値は増分されない。
図６は、バンクアドレスカウンタ１７０をリセットするための回路３００の一実施形態を示す回路ブロック図である。回路３００は、各ディレイ部３０６、３２０、３２８、ＮＯＲゲート３２４、各インバータ３１０、３３２、各ＮＡＮＤゲート３１４、３１８、３３６を含んでいる。
ＮＡＮＤゲート３１４の第１の入力部およびディレイ部３０６の入力部（ＩＮ）は、ＤＡＲＦ＿ＭＯＤＥ信号経路１２４ａのＤＡＲＦ＿ＭＯＤＥ信号を受け取る。ディレイ部３０６の出力部（ＯＵＴ）は、信号経路３０８を介して、インバータ３１０の入力部に電気的に接続されている。インバータ３１０の出力部は、信号経路３１２を介して、ＮＡＮＤゲート３１４の第２の入力部に電気的に接続されている。ＮＡＮＤゲート３１４の出力部は、信号経路３１６を介して、ＮＡＮＤゲート３１８の第１の入力部に電気的に接続されている。
ディレイ部３２０の入力部（ＩＮ）は、ＲＥＦＡＤＲＳ信号経路３０４のリフレッシュアドレス（ＲＥＦＡＤＲＳ）信号を受け取る。ディレイ部３２０の出力部（ＯＵＴ）は、信号経路３２２を介して、ＮＯＲゲート３２４の第１の入力部に電気的に接続されている。ＮＯＲゲート３２４の第２の入力部が、ＳＲＦＥＮＢ信号経路３０２の自己リフレッシュイネーブル（ＳＲＦＥＮＢ）信号を受け取る。
ＮＯＲゲート３２４の出力部は、信号経路３２６を介して、ＮＡＮＤゲート３３６の第１の入力部およびディレイ部３２８の入力部（ＩＮ）に電気的に接続されている。ディレイ部３２８の出力部（ＯＵＴ）は、信号経路３３０を介して、インバータ３３２の入力部に電気的に接続されている。インバータ３３２の出力部は、信号経路３３４を介して、ＮＡＮＤゲート３３６の第２の入力部に電気的に接続されている。
ＮＡＮＤゲート３３６の出力部は、信号経路３３８を介して、ＮＡＮＤゲート３１８の第２の入力部に電気的に接続されている。ＮＡＮＤゲート３１８の出力部は、ＢＡＣＲＳＴ信号経路１７にのＢＡＣＲＳＴ信号を出力する。
ＳＲＦＥＮＢ信号は、自己リフレッシュまたは自動リフレッシュが進行中であれば、論理的にハイレベルであり、自己リフレッシュまたは自動リフレッシュが進行中でなければ、論理的にローレベルである。
ＲＥＦＡＤＲＳ信号は、メモリバンクの読み出し動作または書き込み動作を行うための行アドレスと、メモリバンクをリフレッシュするための行アドレスカウンタ１６６の行アドレスとの間を選択するために使用される。
ＲＥＦＡＤＲＳ信号は、メモリバンクのリフレッシュを少なくとも開始するために論理的にハイレベルとなる。メモリバンクのリフレッシュが開始された後、または、メモリバンクの読み出し動作または書き込み動作を行うことができるように、ＲＥＦＡＤＲＳ信号は論理的にローレベルとなっている。
ディレイ部３０６が、ＤＡＲＦ＿ＭＯＤＥ信号経路１２４ａのＤＡＲＦ＿ＭＯＤＥ信号を遅延し、該信号を信号経路３０８に出力する。インバータ３１０が、信号経路３０８の信号を反転させ、該信号を信号経路３１２に出力する。
ＤＡＲＦ＿ＭＯＤＥ信号経路１２４ａのＤＡＲＦ＿ＭＯＤＥ信号が論理的にハイレベルであり、信号経路３１２の信号が論理的にハイレベルの場合、ＮＡＮＤゲート３１４は、信号経路３１６に論理的にローレベルの信号を出力する。
ＤＡＲＦ＿ＭＯＤＥ信号経路１２４ａのＤＡＲＦ＿ＭＯＤＥ信号が論理的にローレベルか、信号経路３１２の信号が論理的にローレベルの場合、ＮＡＮＤゲート３１４は、信号経路３１６に論理的にハイレベルの信号を出力する。
ディレイ部３２０が、ＲＥＦＡＤＲＳ信号経路３０４のＲＥＦＡＤＲＳ信号を遅延し、該信号を信号経路３２２に出力する。ＳＲＦＥＮＢ信号経路３０２のＳＲＦＥＮＢ信号が論理的にローレベル、および、信号経路３２２の信号が論理的にローレベルの場合、ＮＯＲゲート３２４が信号経路３２６に対して論理的にハイレベルの信号を出力する。
ＳＲＦＥＮＢ信号経路３０２のＳＲＦＥＮＢ信号が論理的にハイレベルか、信号経路３２２の信号が論理的にハイレベルの場合、ＮＯＲゲート３２４が信号経路３２６に論理的にローレベルの信号を出力する。
ディレイ部３２８が、信号経路３２６の信号を遅延し、該信号を信号経路３３０に出力する。インバータ３３２が、信号経路３３０の信号を反転させ、該信号を信号経路３３４に出力する。
信号経路３２６の信号が論理的にハイレベルで、かつ、信号経路３３４の信号が論理的にハイレベルの場合、ＮＡＮＤゲート３３６が、信号経路３３８に対し論理的にローレベルの信号を出力する。
信号経路３２６の信号が論理的にローレベルか、信号経路３３４の信号が論理的にローレベルの場合、ＮＡＮＤゲート３３６は、信号経路３３８に対し論理的にハイレベルの信号を出力する。
信号経路３１６の信号が論理的にハイレベル、かつ、信号経路３３８の信号が論理的にハイレベルの場合、ＮＡＮＤゲート３１８が、ＢＡＣＲＳＴ信号経路１７６に論理的にローレベルのＢＡＣＲＳＴ信号を出力する。
信号経路３１６の信号が論理的にローレベル、または、信号経路３３８の信号が論理的にローレベルの場合、ＮＡＮＤゲート３１８は、ＢＡＣＲＳＴ信号経路１７６に論理的にハイレベルの信号を出力する。
動作中に、ＤＡＲＦモードが使用可能である場合、ＤＡＲＦ＿ＭＯＤＥ信号は論理的にローレベルの状態から論理的にハイレベルの状態に移行する。ＤＡＲＦ＿ＭＯＤＥ信号が論理的にハイレベルの状態に移行することにより、パルスがＢＡＣＲＳＴ信号経路１７６に出力される。自己リフレッシュが終了すると、ＳＲＦＥＮＢ信号は論理的にハイレベルの状態から論理的にローレベルの状態に移行する。ＳＲＦＥＮＢ信号が論理的にローレベルの状態に移行することにより、パルスがＢＡＣＲＳＴ信号経路１７６に出力される。
自動リフレッシュが始まった後、ＲＥＦＡＤＲＳ信号は、論理的にハイレベルの状態から論理的にローレベルの状態に移行する。ＲＥＦＡＤＲＳ信号が論理的にローレベルの状態に移行することにより、および、ディレイ部３２０によって規定された遅延時間後、パルスが、ＢＡＣＲＳＴ信号経路１７６に出力される。
自己リフレッシュが終了すると、行アドレスカウンタ１６６のカウント値が増分される。行アドレスカウンタ１６６は、続く行アドレス用に第０バンク１１２ａのスキップを防止するために増分された後、バンクアドレスカウンタ１７０がリセットされる。
ＢＡＣＲＳＴ信号が論理的にハイレベルの場合、バンクアドレスカウンタ１７０のカウント値はリセットされる。ＢＡＣＲＳＴ信号が論理的にローレベルの場合、バンクアドレスカウンタ１７０のカウント値はリセットされない。
図７Ａは、各メモリバンク１１２ａ‐１１２（ｎ）の何れかを選択するための回路３５０の一実施形態を示す図である。回路３５０は、各ＮＡＮＤゲート３５６、３６２、３６０を含んでいる。
ＮＡＮＤゲート３５６の第１の入力部が、ＢＡＮＫ＜０：ｎ＞通信路３５２のＢＡＮＫ＜０：ｎ＞信号を受け取る。ＮＡＮＤゲート３５６の第２の入力部が、ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号経路１４０ｄのＡＵＴＯ‐ＲＥＦＲＥＳＨ信号を受け取る。ＮＡＮＤゲート３５６の出力部は、通信路３５８を介して、ＮＡＮＤゲート３６０の第１の入力部に電気的に接続されている。
ＮＡＮＤゲート３６２の第１の入力部が、ＳＲＦ＿ＢＡＮＫ＿ＳＥＬＥＣＴＩＯＮ＜０：ｎ＞通信路３５４のＳＲＦ＿ＢＡＮＫ＿ＳＥＬＥＣＴＩＯＮ＜０：ｎ＞信号を受け取る。ＮＡＮＤゲート３６２の第２の入力部が、ＳＥＬＦ‐ＲＥＦＲＥＳＨ信号経路１４０ｃのＳＥＬＦ‐ＲＥＦＲＥＳＨ信号を受け取る。ＮＡＮＤゲート３６２の出力部は、通信路３６４を介して、ＮＡＮＤゲート３６０の第２の入力部に電気的に接続されている。ＮＡＮＤゲート３６０の出力部は、ＢＮＫＳＥＬ＜０:ｎ＞通信路１４８にＢＮＫＳＥＬ＜０：ｎ＞信号を出力する。
ＤＡＲＦモードが使用禁止である場合では、ＢＡＮＫ＜０：ｎ＞信号は、全ての各メモリバンク１１２ａ‐１１２（ｎ）に対して論理的にハイレベルとなっている。ＤＡＲＦモードが使用可能である場合、ＢＡＮＫ＜０：ｎ＞信号は、自動リフレッシュされるメモリバンク１１２ａ‐１１２（ｎ）に対して論理的にハイレベルとなっており、自動リフレッシュされないメモリバンク１１２ａ‐１１２（ｎ）に対しては論理的にローレベルとなっている。
ＳＲＦ＿ＢＡＮＫ＿ＳＥＬＥＣＴＩＯＮ＜０：ｎ＞信号は、自己リフレッシュモードでリフレッシュされるメモリバンク１１２ａ‐１１２（ｎ）のために論理的にハイレベルとなっており、自己リフレッシュモードでリフレッシュされないメモリバンク１１２ａ‐１１２（ｎ）のためには論理的にローレベルとなっている。
ＢＡＮＫ＜０：ｎ＞通信路３５２のＢＡＮＫ＜０：ｎ＞信号が論理的にハイレベル、および、ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号経路１４０ｄのＡＵＴＯ‐ＲＥＦＲＥＳＨ信号が論理的にハイレベルの場合、ＮＡＮＤゲート３５６が、通信路３５８に論理的にローレベルの信号を出力する。
ＢＡＮＫ＜０：ｎ＞通信路３５２のＢＡＮＫ＜０：ｎ＞信号が論理的にローレベルか、または、ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号経路１４０ｄのＡＵＴＯ‐ＲＥＦＲＥＳＨ信号が論理的にローレベルの場合、ＮＡＮＤゲート３５６が、通信路３５８に論理的にハイレベルの信号を出力する。
ＳＲＦ＿ＢＡＮＫ＿ＳＥＬＥＣＴＩＯＮ＜０：ｎ＞通信路３５４のＳＲＦ＿ＢＡＮＫ＿ＳＥＬＥＣＴＩＯＮ＜０：ｎ＞信号が論理的にハイレベルであり、かつ、ＳＥＬＦ‐ＲＥＦＲＥＳＨ信号経路１４０ｃのＳＥＬＦ‐ＲＥＦＲＥＳＨ信号が論理的にハイレベルである場合、ＮＡＮＤゲート３６２は、通信路３６４に対し論理的にローレベルな信号を出力する。
ＳＲＦ＿ＢＡＮＫ＿ＳＥＬＥＣＴＩＯＮ＜０：ｎ＞通信路３５４のＳＲＦ＿ＢＡＮＫ＿ＳＥＬＥＣＴＩＯＮ＜０：ｎ＞信号が論理的にローレベルか、または、ＳＥＬＦ‐ＲＥＦＲＥＳＨ信号経路１４０ｃのＳＥＬＦ‐ＲＥＦＲＥＳＨ信号が論理的にローレベルの場合、ＮＡＮＤゲート３６２は、通信路３６４に論理的にハイレベルの信号を出力する。
通信路３５８の信号が論理的にハイレベルであり、同様に通信路３６４の信号が論理的にハイレベルである場合、ＮＡＮＤゲート３６０は、ＢＮＫＳＥＬ＜０:ｎ＞通信路１４８に論理的にローレベルのＢＮＫＳＥＬ＜０：ｎ＞信号を出力する。
通信路３５８の信号が論理的にローレベルか、または、同様に通信路３６４の信号が論理的にローレベルの場合、ＮＡＮＤゲート３６０は、ＢＮＫＳＥＬ＜０:ｎ＞通信路１４８に論理的にハイレベルのＢＮＫＳＥＬ＜０：ｎ＞信号を出力する。
動作中に、ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号は、ＢＡＮＫ＜０：ｎ＞信号と組み合わされ、ＳＲＦ＿ＢＡＮＫ＿ＳＥＬＥＣＴＩＯＮ＜０：ｎ＞信号は、ＳＥＬＦ‐ＲＥＦＲＥＳＨ信号と組み合わされる。これにより、各メモリバンク１１２ａ‐１１２（ｎ）における指定されたメモリバンクが選択される。メモリバンク１１２ａ‐１１２（ｎ）のＢＮＫＳＥＬ＜０:ｎ＞信号が論理的にハイレベルのときは、上記メモリバンク１１２ａ‐１１２（ｎ）が選択されていることを示している。
図７Ｂは、各メモリバンク１１２ａ‐１１２（ｎ）を選択するための回路の他の実施形態を示す回路ブロック図である。上記回路は、ＤＡＲＦバンク選択部１４２ａおよびＮＡＮＤゲート１４６を含む。本実施形態では、ｎは３である。ＤＡＲＦバンク選択部１４２ａが、各ＮＡＮＤゲート４００、４０４、４１２、４１６、４２０、４３４、および、各インバータ４０８、４２４、４２８、４３０、４３８を含んでいる。
ＮＡＮＤゲート４００の第１の入力部が、ｂＡＵＴＯ‐ＲＥＦＲＥＳＨ信号経路１４０ｂのｂＡＵＴＯ‐ＲＥＦＲＥＳＨ信号を受け取る。ＮＡＮＤゲート４００の出力部は、信号経路４０２を介して、ＮＡＮＤゲート４０４の第１の入力部に電気的に接続されている。ＮＡＮＤゲート４０４の出力部は、信号経路４０６を介して、ＮＡＮＤゲート４００の第２の入力部およびインバータ４０８の入力部に電気的に接続されている。
ＮＡＮＤゲート４０４の第２の入力部が、ｂＢＮＫＩＤＬＥ信号経路１４０ｅからの、反転したバンクアイドル（ｂＢＮＫＩＤＬＥ）信号を受け取る。インバータ４０８の出力部は、自動リフレッシュパルス（ＡＲＦＰＵＬＳＥ）信号経路４１０を介して、ＮＡＮＤゲート４１２の第１の入力部に電気的に接続されている。
インバータ４３０の入力部は、ＢＡＣ＜０：１＞通信路１３８のＢＡＣ＜０：１＞信号を受け取る。インバータ４３０の出力部は、ｂＢＡＣ＜０：１＞通信路４３２にｂＢＡＣ＜０：１＞信号を出力する。ＮＡＮＤゲート４３４の第１の入力部は、通信路４３２ａを介して、ｂＢＡＣ＜０＞信号、ＢＡＣ＜０＞信号、ｂＢＡＣ＜０＞信号、およびＢＡＣ＜０＞信号を受け取る。ＮＡＮＤゲート４３４の第２の入力部は、通信路４３２ｂを介して、ｂＢＡＣ＜１＞信号、ｂＢＡＣ＜１＞信号、ＢＡＣ＜１＞信号、およびＢＡＣ＜１＞信号を受け取る。
ＮＡＮＤゲート４３４の出力部は、通信路４３６を介して、インバータ４３８の入力部に電気的に接続されている。インバータ４３８の出力部は、自動リフレッシュバンク（ＡＲＦＢＮＫ＜０：３＞）通信路４４０を介して、ＮＡＮＤゲート４１２の第２の入力部に電気的に接続されている。ＮＡＮＤゲート４１２の出力部は、ＤＡＲＦ（ｂＳＥＴ＿ＢＳＤＡＲＦ＜０：３＞）通信路４１４を介して、バンク選択の反転させたセットのために、ＮＡＮＤゲート４１６の第１の入力部に電気的に接続されている。
ＮＡＮＤゲート４１６の出力部は、通信路４１８を介してＮＡＮＤゲート４２０の第１の入力部に電気的に接続されている。ＮＡＮＤゲート４２０の出力部は、ｂＢＳＤＡＲＦ＜０：３＞通信路４２２を介して、ＮＡＮＤゲート４１６の第２の入力部、インバータ４２４の入力部、ＮＡＮＤゲート４０４の各入力部に対し、それぞれ電気的に接続されている。
ＮＡＮＤゲート４０４の第３の入力部が、ｂＢＳＢＡＲＦ＜０＞信号経路４２２ａのｂＢＳＢＡＲＦ＜０＞信号を受け取る。ＮＡＮＤゲート４０４の第４の入力部が、ｂＢＳＢＡＲＦ＜１＞信号経路４２２ｂのｂＢＳＢＡＲＦ＜１＞信号を受け取る。ＮＡＮＤゲート４０４の第５の入力部が、ｂＢＳＢＡＲＦ＜２＞信号経路４２２ｃのｂＢＳＢＡＲＦ＜２＞信号を受け取る。ＮＡＮＤゲート４０４の第６の入力部が、ｂＢＳＢＡＲＦ＜３＞信号経路４２２ｄのｂＢＳＢＡＲＦ＜３＞信号を受け取る。
ＮＡＮＤゲート４２０の第２の入力部が、ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号経路１４０ｄのＡＵＴＯ‐ＲＥＦＲＥＳＨ信号を受け取る。ＮＡＮＤゲート４２０の第３の入力部が、ＤＡＲＦ＿ＭＯＤＥ信号経路１４０ａのＤＡＲＦ＿ＭＯＤＥ信号を受け取る。
インバータ４２４の出力部は、通信路４２６を介してインバータ４２８の入力部に電気的に接続されている。インバータ４２８の出力部は、ｂＤＡＲＦ＿ＢＮＫＳＥＬ＜０：３＞通信路１４４を介して、ＮＡＮＤゲート１４６の第１の入力部に電気的に接続されている。
ＮＡＮＤゲート１４６の第２の入力部が、ｂＢＡＮＫ＿ＡＣＴＩＶＡＴＥ＜０：３＞通信路１５２ａからの、反転したバンク起動（ｂＢＡＮＫ＿ＡＣＴＩＶＡＴＥ＜０：３＞）信号を受け取る。ＮＡＮＤゲート１４６の第３の入力部が、ＳＥＬＦ‐ＲＥＦＲＥＳＨおよびＮＯＮ‐ＤＡＲＦ ＡＵＴＯ‐ＲＥＦＲＥＳＨ＜０：３＞通信路１５２ｂのＳＥＬＦ‐ＲＥＦＲＥＳＨおよびＮＯＮ‐ＤＡＲＦ ＡＵＴＯ‐ＲＥＦＲＥＳＨ＜０：３＞信号を受け取る。ＮＡＮＤゲート１４６の出力部は、ＢＮＫＳＥＬ＜０：３＞通信路１４８にＢＮＫＳＥＬ＜０：３＞信号を出力する。
ｂＢＡＮＫ＿ＡＣＴＩＶＡＴＥ＜０：３＞信号は、起動されるように選択されたメモリバンク１１２ａ‐１１２（ｎ）毎に論理的にローレベルとなっており、起動するようには選択されなかったメモリバンク１１２ａ‐１１２（ｎ）毎には論理的にハイレベルとなっている。
ＳＥＬＦ‐ＲＥＦＲＥＳＨおよびＮＯＮ‐ＤＡＲＦ ＡＵＴＯ‐ＲＥＦＲＥＳＨ＜０：３＞信号は、自己リフレッシュされるように選択されたメモリバンク１１２ａ‐１１２（ｎ）毎に対して、論理的にローレベルとなっている。
ＳＥＬＦ‐ＲＥＦＲＥＳＨおよびＮＯＮ‐ＤＡＲＦ ＡＵＴＯ‐ＲＥＦＲＥＳＨ＜０：３＞信号も、ＤＡＲＦモードが使用禁止である場合に、自動リフレッシュされるように選択されたメモリバンク１１２ａ‐１１２（ｎ）毎に対して論理的にローレベルとなっている。
ＳＥＬＦ‐ＲＥＦＲＥＳＨおよびＮＯＮ‐ＤＡＲＦ ＡＵＴＯ‐ＲＥＦＲＥＳＨ＜０：３＞信号は、自己リフレッシュされないか、または、ＤＡＲＦモードが使用禁止である場合に自動リフレッシュされない、メモリバンク１１２ａ‐１１２（ｎ）毎に対して、論理的にハイレベルになっている。ｂＢＮＫＩＤＬＥ信号は、全てのメモリバンク１１２ａ‐１１２（ｎ）が活動停止中であれば、論理的にローレベルであり、メモリバンク１１２ａ‐１１２（ｎ）が予備充電されているか、または、活動状態にあれば、論理的にハイレベルである。
ｂＡＵＴＯ‐ＲＥＦＲＥＳＨ信号経路１４０ｂのｂＡＵＴＯ‐ＲＥＦＲＥＳＨ信号が論理的にハイレベルで、信号経路４０６の信号が論理的にハイレベルの場合、ＮＡＮＤゲート４００は、信号経路４０２に対し論理的にローレベルの信号を出力する。
ｂＡＵＴＯ‐ＲＥＦＲＥＳＨ信号経路１４０ｂのｂＡＵＴＯ‐ＲＥＦＲＥＳＨ信号が論理的にローレベルか、または、信号経路４０６の信号が論理的にローレベルの場合、ＮＡＮＤゲート４００は、信号経路４０２に対し論理的にハイレベルの信号を出力する。
信号経路４０２の信号が論理的にハイレベル、ＢＳＤＡＲＦ＜０＞信号経路４２２ａのｂＢＳＤＡＲＦ＜０＞信号が論理的にハイレベル、ＢＳＤＡＲＦ＜１＞信号経路４２２ｂのｂＢＳＤＡＲＦ＜１＞信号が論理的にハイレベル、ＢＳＤＡＲＦ＜２＞信号経路４２２ｃのｂＢＳＤＡＲＦ＜２＞信号が論理的にハイレベル、ＢＳＤＡＲＦ＜３＞信号経路４２２ｄのｂＢＳＤＡＲＦ＜３＞信号が論理的にハイレベル、および、ｂＢＮＫＩＤＬＥ信号経路１４０ｅのｂＢＮＫＩＤＬＥ信号が論理的にハイレベルの場合、ＮＡＮＤゲート４０４は、信号経路４０６に論理的にローレベルの信号を出力する。
信号経路４０２の信号が論理的にローレベルか、ＢＳＤＡＲＦ＜０＞信号経路４２２ａのｂＢＳＤＡＲＦ＜０＞信号が論理的にローレベルか、ＢＳＤＡＲＦ＜１＞信号経路４２２ｂのｂＢＳＤＡＲＦ＜１＞信号が論理的にローレベルか、ＢＳＤＡＲＦ＜２＞信号経路４２２ｃのｂＢＳＤＡＲＦ＜２＞信号が論理的にローレベルか、ＢＳＤＡＲＦ＜３＞信号経路４２２ｄのｂＢＳＤＡＲＦ＜３＞信号が論理的にローレベルか、または、ｂＢＮＫＩＤＬＥ信号経路１４０ｅのｂＢＮＫＩＤＬＥ信号が論理的にローレベルの場合、ＮＡＮＤゲート４０４は、信号経路４０６に論理的にハイレベルの信号を出力する。ＮＡＮＤゲート４００およびＮＡＮＤゲート４０４は、ラッチの機能を備えている。
インバータ４０８が、信号経路４０６の信号を反転させ、ＡＲＦＰＵＬＳＥ信号経路４１０にＡＲＦＰＵＬＳＥ信号を出力する。インバータ４３０が、ＢＡＣ＜０：１＞通信路１３８のＢＡＣ＜０：１＞信号を反転させ、ｂＢＡＣ＜０：１＞通信路４３２にｂＢＡＣ＜０：１＞信号を出力する。
通信路４３２ａの信号が論理的にハイレベル、同様に通信路４３２ｂの信号が論理的にハイレベルの場合、ＮＡＮＤゲート４３４が、通信路４３６に論理的にローレベルの信号を出力する。通信路４３２ａの信号が論理的にローレベルか、または、同様に通信路４３２ｂの信号が論理的にローレベルの場合、ＮＡＮＤゲート４３４が、通信路４３６に論理的にハイレベルの信号を出力する。
インバータ４３８が、通信路４３６の信号を反転させ、ＡＲＦＢＮＫ＜０：３＞通信路４４０にＡＲＦＢＮＫ＜０：３＞信号を出力する。ＡＲＦＰＵＬＳＥ信号経路４１０のＡＲＦＰＵＬＳＥ信号が論理的にハイレベル、ＡＲＦＢＮＫ＜０：３＞通信路４４０のＡＲＦＢＮＫ＜０：３＞信号が論理的にハイレベルの場合、ＮＡＮＤゲート４１２が、ｂＳＥＴ＿ＢＳＤＡＲＦ＜０：３＞通信路４１４に論理的にローレベルのｂＳＥＴ＿ＢＳＤＡＲＦ＜０：３＞信号を出力する。
ＡＲＦＰＵＬＳＥ信号経路４１０のＡＲＦＰＵＬＳＥ信号が論理的にローレベルか、または、ＡＲＦＢＡＮＫ＜０：３＞通信路４４０のＡＲＦＢＮＫ＜０：３＞信号が論理的にローレベルの場合、ＮＡＮＤゲート４１２が、ｂＳＥＴ＿ＢＳＤＡＲＦ＜０：３＞通信路４１４に論理的にハイレベルのｂＳＥＴ＿ＢＳＤＡＲＦ＜０：３＞信号を出力する。
ｂＳＥＴ＿ＢＳＤＡＲＦ＜０：３＞通信路４１４のｂＳＥＴ＿ＢＳＤＡＲＦ＜０：３＞信号が論理的にハイレベル、同様にｂＢＳＤＡＲＦ＜０：３＞通信路４２２のｂＢＳＤＡＲＦ＜０：３＞信号が論理的にハイレベルの場合、ＮＡＮＤゲート４１６は、通信路４１８に対し論理的にローレベルの信号を出力する。
ｂＳＥＴ＿ＢＳＤＡＲＦ＜０：３＞通信路４１４のｂＳＥＴ＿ＢＳＤＡＲＦ＜０：３＞信号が論理的にローレベルか、または、ｂＢＳＤＡＲＦ＜０：３＞通信路４２２のｂＢＳＤＡＲＦ＜０：３＞信号が論理的にローレベルの場合、それらに対応した論理的にハイレベルの信号を、ＮＡＮＤゲート４１６は通信路４１８に対し出力する。
通信路４１８の信号が論理的にハイレベル、ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号経路１４０ｄのＡＵＴＯ‐ＲＥＦＲＥＳＨ信号が論理的にハイレベル、および、ＤＡＲＦ＿ＭＯＤＥ信号経路１４０ａのＤＡＲＦ＿ＭＯＤＥ信号が論理的にハイレベルの場合、ＮＡＮＤゲート４２０は、ｂＢＳＤＡＲＦ＜０：３＞通信路４２２に論理的にローレベルのｂＢＳＤＡＲＦ＜０：３＞信号を出力する。
通信路４１８の信号が論理的にローレベルか、ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号経路１４０ｄのＡＵＴＯ‐ＲＥＦＲＥＳＨ信号が論理的にローレベルか、または、ＤＡＲＦ＿ＭＯＤＥ信号経路１４０ａのＤＡＲＦ＿ＭＯＤＥ信号が論理的にローレベルの場合、ＮＡＮＤゲート４２０は、ｂＢＳＤＡＲＦ＜０：３＞通信路４２２に論理的にハイレベルのｂＢＳＤＡＲＦ＜０：３＞信号を出力する。ＮＡＮＤゲート４１６およびＮＡＮＤゲート４２０は、ラッチ機能を備えている。
インバータ４２４は、ｂＢＳＤＡＲＦ＜０：３＞通信路４２２のｂＢＳＤＡＲＦ＜０：３＞信号を反転させ、その反転信号を通信路４２６に供給する。インバータ４２８は、通信路４２６の信号を反転させ、ｂＤＡＲＦ＿ＢＮＫＳＥＬ＜０：３＞通信路１４４にｂＤＡＲＦ＿ＢＮＫＳＥＬ＜０：３＞信号を出力する。
ｂＢＡＮＫ＿ＡＣＴＩＶＡＴＥ＜０：３＞通信路１５２ａのｂＢＡＮＫ＿ＡＣＴＩＶＡＴＥ＜０：３＞信号が論理的にハイレベル、ＳＥＬＦ‐ＲＥＦＲＥＳＨおよびＮＯＮ‐ＤＡＲＦ ＡＵＴＯ‐ＲＥＦＲＥＳＨ＜０：３＞通信路１５２ｂのＳＥＬＦ‐ＲＥＦＲＥＳＨおよびＮＯＮ‐ＤＡＲＦ ＡＵＴＯ‐ＲＥＦＲＥＳＨ＜０：３＞信号が論理的にハイレベル、および、ｂＤＡＲＦ＿ＢＮＫＳＥＬ＜０：３＞通信路１４４のｂＤＡＲＦ＿ＢＮＫＳＥＬ＜０：３＞信号が論理的にハイレベルの場合、ＮＡＮＤゲート１４６は、ＢＮＫＳＥＬ＜０：３＞通信路１４８に論理的にローレベルのＢＮＫＳＥＬ＜０：３＞信号を出力する。
ｂＢＡＮＫ＿ＡＣＴＩＶＡＴＥ＜０：３＞通信路１５２ａのｂＢＡＮＫ＿ＡＣＴＩＶＡＴＥ＜０：３＞信号が論理的にローレベルか、ＳＥＬＦ‐ＲＥＦＲＥＳＨおよびＮＯＮ‐ＤＡＲＦ ＡＵＴＯ‐ＲＥＦＲＥＳＨ＜０：３＞通信路１５２ｂのＳＥＬＦ‐ＲＥＦＲＥＳＨおよびＮＯＮ‐ＤＡＲＦ ＡＵＴＯ‐ＲＥＦＲＥＳＨ＜０：３＞信号が論理的にローレベルか、または、ｂＤＡＲＦ＿ＢＮＫＳＥＬ＜０：３＞通信路１４４のｂＤＡＲＦ＿ＢＮＫＳＥＬ＜０：３＞信号が論理的にローレベルの場合、ＮＡＮＤゲート１４６は、ＢＮＫＳＥＬ＜０：３＞通信路１４８に論理的にハイレベルのＢＮＫＳＥＬ＜０：３＞信号を出力する。
動作中において、各ＢＡＣ＜０：１＞信号は、ＤＡＲＦモードでリフレッシュされるように、次のメモリバンク１１２ａ‐１１２（ｎ）のためのメモリバンクアドレスを供給する。上記各メモリバンクアドレスは、メモリバンク毎にＡＲＦＢＮＫ＜０：３＞信号を出力するように、単一値に復号される。
自動リフレッシュ命令が復号されると、上記自動リフレッシュ命令は、ｂＡＵＴＯ‐ＲＥＦＲＥＳＨ信号を生成する。上記ｂＡＵＴＯ‐ＲＥＦＲＥＳＨ信号は、ＮＡＮＤゲート４００およびＮＡＮＤゲート４０４により備えられた第１のセット／リセットラッチの機能をセットする。
これにより、ＡＲＦＰＵＬＳＥ信号が生成される。上記ＡＲＦＰＵＬＳＥ信号は、各ＡＲＦＢＡＮＫ＜０：３＞信号と組み合わされて、ｂＳＥＴ＿ＢＳＤＡＲＦ＜０：３＞信号を供給する。上記ｂＳＥＴ＿ＢＳＤＡＲＦ＜０：３＞信号は、ＤＡＲＦが実行されるべき、メモリバンク１１２ａ‐１１２（ｎ）のために、論理的にローレベルのパルスとなっている。これにより、このメモリバンクの選択部としてのセット／リセットラッチ（ＮＡＮＤゲート４１６およびＮＡＮＤゲート４２０）が設定される。
次に、ｂＢＳＤＡＲＦ＜０：３＞信号は、ＮＡＮＤゲート４００およびＮＡＮＤゲート４０４の第１のセット／リセットラッチをリセットするためにリターンされる。上記第１のセット／リセットラッチは、ＮＡＮＤゲート４１６およびＮＡＮＤゲート４２０の第２のセット／リセットラッチのセットを解除する。このメモリバンクの選択は、自動リフレッシュが終了すると、解除される。
ＤＡＲＦ＿ＭＯＤＥ信号は、各ＮＡＮＤゲート４１６、４２０によって備えられた第２のセット／リセットラッチに入力される。これにより、ＤＡＲＦモードが使用禁止になっているとき、上記第２のセット／リセットラッチはリセットされた状態が維持される。
ＢＮＫＩＤＬＥ信号は、リフレッシュ動作が完了すると、論理的にローレベルの状態に移行する。該ＢＮＫＩＤＬＥ信号は、リフレッシュ動作が完了したときに各ＮＡＮＤゲート４００、４０４のラッチ機能をリセットするために、ＮＡＮＤゲート４０４に入力される。
図８は、二段の行アドレスラッチ部１３０の一実施形態を示す回路ブロック図である。二段の行アドレスラッチ部１３０は、テストモード論理回路および初期化回路６００、各ラッチ６２８、６４４、各ＮＡＮＤゲート６０６、６１４、および、各インバータ６１８、６３２、６３６、６４０を含んでいる。
テストモード論理回路および初期化回路６００の出力部は、信号経路６０２を介して、ＮＡＮＤゲート６０６の第１の入力部に電気的に接続されている。ＮＡＮＤゲート６０６の第２の入力部は、ｂＡＣＴ信号経路６０４からの、反転した起動（ｂＡＣＴ）信号を受け取る。
ＮＡＮＤゲート６０６の出力部は、クロックイネーブル（ＣＬＫＥＮ）信号経路６１２を介して、ＮＡＮＤゲート６１４の第１の入力部に電気的に接続されている。ＮＡＮＤゲート６１４の第２の入力部が、ＣＬＫ信号経路６０８のクロック（ＣＬＫ）信号を受け取る。ＮＡＮＤゲート６１４の第３の入力部が、ｂＲＡＣＯＥ信号経路６１０からの、反転した行アドレスカウンタ出力イネーブル（ｂＲＡＣＯＥ）信号を受け取る。
ＮＡＮＤゲート６１４の出力部は、信号経路６１６を介して、インバータ６１８の入力部に電気的に接続されている。インバータ６１８の出力部は、クロック行アドレス（ＣＬＫ＿ＲＡＤＤ）信号経路６２０を介して、ラッチ６４４のクロック（ＣＬＫ）入力部に電気的に接続されている。
ラッチ６２８のＤ入力部は、ＳＡ＜０:ｍ＞通信路６２２の読み出し書き込み動作（ＳＡ＜０:ｍ＞）信号用の行アドレスを受け取る。ラッチ６２８のクロック（ＣＬＫ）入力部は、ＣＬＫＨＬＤ信号経路６２４のクロック保持（ＣＬＫＨＬＤ）信号を受け取る。ラッチ６２８の反転クロック（ｂＣＬＫ）入力部は、ｂＣＬＫＨＬＤ信号経路６２６の反転したクロック保持（ｂＣＬＫＨＬＤ）信号を受け取る。
ラッチ６２８のＱ出力部は、通信路６３０を介して、インバータ６３２の入力部に電気的に接続されている。インバータ６３２の出力部は、通信路６３４を介して、インバータ６３６の入力部に電気的に接続されている。インバータ６３６の出力部は、通信路６３８を介して、インバータ６４０の入力部に電気的に接続されている。インバータ６４０の出力部は、通信路６４２を介して、読み出し書き込み動作のために、ラッチ６４４における、反転行アドレス入力部（ｂＧＡ）に電気的に接続されている。
ラッチ６４４のＲＡＣ入力部は、ＲＡＣ＜０:ｍ＞通信路１２８のＲＡＣ＜０:ｍ＞信号を受け取る。ラッチ６４４のＧＲＡＤＤ出力部は、ＧＲＡＤＤ＜０:ｍ＞通信路１３２にＧＲＡＤＤ＜０:ｍ＞信号を出力する。
テストモード論理回路および初期化回路６００は、メモリ１０６の動作準備がまだ整っていない場合は、信号経路６０２に論理的にローレベルの信号を出力する。テストモード論理回路および初期化回路６００は、メモリ１０６の動作準備が整っている場合は、信号経路６０２に論理的にハイレベルの信号を出力する。ｂＡＣＴ信号は、メモリバンク１１２ａ‐１１２（ｎ）が読み出しまたは書き込みアクセスのために起動されていれば、論理的にローレベルに、メモリバンク１１２ａ‐１１２（ｎ）が読み出しまたは書き込みアクセスのために起動されていなければ、論理的にハイレベルに設定される。
ｂＲＡＣＯＥ信号は、行アドレスカウンタ１６６の出力部が使用可能（イネーブル）であれば、論理的にローレベルであり、行アドレスカウンタ１６６の出力部が使用禁止であれば、論理的にハイレベルとなる。ＣＬＫＨＬＤ信号およびｂＣＬＫＨＬＤ信号は、ラッチ命令に用いられる信号である。
信号経路６０２の信号が論理的にハイレベル、ｂＡＣＴ信号経路６０４のｂＡＣＴ信号が論理的にハイレベルの場合、ＮＡＮＤゲート６０６は、ＣＬＫＥＮ信号経路６１２に論理的にローレベルのＣＬＫＥＮ信号を出力する。信号経路６０２の信号が論理的にローレベルか、または、ｂＡＣＴ信号経路６０４のｂＡＣＴ信号が論理的にローレベルの場合、ＮＡＮＤゲート６０６は、ＣＬＫＥＮ信号経路６１２に論理的にハイレベルのＣＬＫＥＮ信号を出力する。
ＣＬＫ信号経路６０８のＣＬＫ信号が論理的にハイレベル、ｂＲＡＣＯＥ信号経路６１０のｂＲＡＣＯＥ信号が論理的にハイレベル、および、ＣＬＫＥＮ信号経路６１２のＣＬＫＥＮ信号が論理的にハイレベルの場合、ＮＡＮＤゲート６１４は、信号経路６１６に論理的にローレベルの信号を出力する。
ＣＬＫ信号経路６０８のＣＬＫ信号が論理的にローレベルか、ｂＲＡＣＯＥ信号経路６１０のｂＲＡＣＯＥ信号が論理的にローレベルか、または、ＣＬＫＥＮ信号経路６１２のＣＬＫＥＮ信号が論理的にローレベルの場合、ＮＡＮＤゲート６１４は、信号経路６１６に論理的にハイレベルの信号を出力する。インバータ６１８が、信号経路６１６の信号を反転させ、ＣＬＫ＿ＲＡＤＤ信号経路６２０にＣＬＫ＿ＲＡＤＤ信号を出力する。
ラッチ６２８が、ＳＡ＜０:ｍ＞通信路６２２のＳＡ＜０:ｍ＞信号、ＣＬＫＨＬＤ信号経路６２４のＣＬＫＨＬＤ信号、および、ｂＣＬＫＨＬＤ信号経路６２６のｂＣＬＫＨＬＤ信号を受け取り、信号を通信路６３０に出力する。ＣＬＫＨＬＤ信号が論理的にローレベルで、ｂＣＬＫＨＬＤ信号が論理的にハイレベルの場合、ラッチ６２８は、ＳＡ＜０:ｍ＞信号をラッチ内に取り込む。ＣＬＫＨＬＤ信号が論理的にハイレベル、ｂＣＬＫＨＬＤ信号が論理的にローレベルの場合、ラッチ６２８は、ＳＡ＜０:ｍ＞信号をラッチし、通信路６３０にＳＡ＜０:ｍ＞信号を通す。
インバータ６３２は、通信路６３０の信号を反転させ、該信号を通信路６３４に出力する。インバータ６３６は、通信路６３４の信号を反転させ、該信号を通信路６３８に出力する。インバータ６４０は、通信路６３８の信号を反転させ、該信号を通信路６４２に出力する。
ラッチ６４４は、通信路６４２の信号、ＣＬＫ＿ＲＡＤＤ信号経路６２０のＣＬＫ＿ＲＡＤＤ信号、および、ＲＡＣ＜０:ｍ＞通信路１２８のＲＡＣ＜０:ｍ＞信号を受け取り、ＧＲＡＤＤ＜０:ｍ＞通信路１３２にＧＲＡＤＤ＜０:ｍ＞信号を出力する。
ＣＬＫ＿ＲＡＤＤ信号が論理的にローレベルの場合、ラッチ６４４は、通信路６４２の信号を該ラッチ内に取り込み、ＲＡＣ＜０:ｍ＞信号をＧＲＡＤＤ＜０:ｍ＞通信路１３２に通す。
ＣＬＫ＿ＲＡＤＤ信号が論理的にハイレベルの場合、ラッチ６４４は、通信路６４２の信号をラッチし、上記信号をＧＲＡＤＤ＜０:ｍ＞通信路１３２に通す。
動作中において、二段のラッチ方法を用いて、指定自動リフレッシュおよび起動命令を互いに連続して行うことができる。復号されたＤＡＲＦ命令は、リフレッシュ制御部１２２に入力され、行アドレスラッチ部１３０に入力されるＲＡＣＯＥ信号の生成を始動させる。
ＲＡＣＯＥ信号は、ゲートを閉じて、行アドレスバス（ＧＲＡＤＤ＜０:ｍ＞）上への読み出し書き込み動作用の行アドレスの送出を停止するものである。また、ＲＡＣＯＥ信号は、ゲートを開くことにより、行アドレスカウンタ１６６から行アドレスバス上に対してリフレッシュ行アドレスを送出させることができる。ＲＡＣＯＥ信号は、フリップフロップ型のラッチ６４４にとっては十分に長い期間、機能する。
次の起動命令に対して、ｂＲＡＣＯＥ信号は論理的にハイレベルとなる。論理的にハイレベルのＣＬＫＨＯＬＤ信号によって、読み出し書き込み動作用の行アドレスは、行アドレスバス（ＧＲＡＤＤ＜０:ｍ＞）に供給される。
図９Ａは、連続した、指定自動リフレッシュおよび起動命令の各信号のタイミングの一実施形態を示すタイミングチャート５００である。タイミングチャート５００は、ＣＬＫ信号経路６０８のクロック（ＣＬＫ）信号５０２、命令（ＣＭＤ）信号５０４、ＧＲＡＤＤ＜０:ｍ＞通信路１３２のＧＲＡＤＤ＜０:ｍ＞信号５０６、ＢＮＫＳＥＬ＜０：３＞通信路１４８のＢＮＫＳＥＬ＜０＞信号５０８、および、ＢＮＫＳＥＬ＜０：３＞通信路１４８のＢＮＫＳＥＬ＜１＞信号５１０を含んでいる。
ＤＡＲＦモードが使用可能である場合、各メモリバンクの使用可能な時間帯域の幅を改善するために、ＤＡＲＦが、クロックサイクルに応じてメモリバンク１１２ａ‐１１２（ｎ）内の第１のメモリバンクにおいて実行され、起動命令が、次のクロックサイクルに応じてメモリバンク１１２ａ‐１１２（ｎ）内の第２のメモリバンクにおいて実行される。
これにより、新しいタイミング制約が、バンクアドレスバスおよび行アドレスバスにおいて設定される。このデータは、ＤＡＲＦの一サイクルの間有効であり、その後、次のクロックサイクルにおいて起動命令のために用いられる。
ＣＬＫ信号５０２の立ち上がりエッジ５１２に応じて、ＣＭＤ信号５０４における５１４にて示されたタイミングにてＤＡＲＦモード命令が受け取られる。５１４でのＤＡＲＦモード命令に応じて、行アドレスカウンタのアドレスは、５１６のタイミングにて、ＧＲＡＤＤ＜０:ｍ＞信号５０６に対して供給される。５２０のタイミングでは、第０バンクが選択される。
また、ＣＬＫ信号５０２における、次の立ち上がりエッジ５２２に応じて、５２４のタイミングにおいて起動命令が受け取られる。起動命令に応じて、読み出し動作または書き込み動作用のｐｉｎｓからの行アドレスは、５２６のタイミングにおいて、ＧＲＡＤＤ＜０:ｍ＞信号５０６に供給される。
グローバル行アドレスの供給は、ＢＮＫＳＥＬ＜１＞信号５１０が５２８のタイミングにおいて論理的にハイレベルの状態に移行する前に完了する。ＧＲＡＤＤ＜０:ｍ＞信号５０６は、ＢＮＫＳＥＬ＜０＞信号５０８を有する行アドレスラッチ部１３０によってラッチされるには十分に長く有効であるが、次の命令に悪影響を与えないようにするには短すぎる。
図９Ｂは、連続した、指定自動リフレッシュおよび起動命令のための各信号のタイミングの他の実施形態を示すタイミングチャート５５０である。タイミングチャート５５０が、ＣＬＫ信号経路６０８のＣＬＫ信号５０２、ＣＭＤ信号５０４、行アドレスカウンタ出力イネーブル（ＲＡＣＯＥ）信号５５２、ＧＲＡＤＤ＜０:ｍ＞通信路１３２のＧＲＡＤＤ＜０:ｍ＞信号５０６、および、ＳＡ＜０:ｍ＞通信路６２２のＳＡ＜０:ｍ＞信号５５４を含んでいる。
ＣＬＫ信号５０２の立ち上がりエッジ５５６に応じた、ＤＡＲＦ命令が、ＣＭＤ信号５０４の領域５５８において受け取られる。ＤＡＲＦ命令に応じて、ＲＡＣＯＥ信号５５２が、領域５６０において、論理的にハイレベルの状態に移行する。ＲＡＣＯＥ信号５５２の立ち上がりエッジ５６０に応じて、行アドレスカウンタのアドレスは、領域５６２において、ＧＲＡＤＤ＜０:ｍ＞信号５０６に対し供給される。
ＣＬＫ信号５０２における、次の立ち上がりエッジ５６４に応じた、起動命令が、ＣＭＤ信号５０４の領域５６６において受け取られる。上記起動命令に応じて、領域５７０でのＳＡ＜０:ｍ＞信号５５４のアドレスは、領域５６８において、ＧＲＡＤＤ＜０:ｍ＞信号５０６に対し供給される。
図１０は、行アドレスラッチ部１３０の第１のラッチ段６２８の一実施形態を示す回路ブロック図である。第１のラッチ段６２８は、各３ステートインバータ６５０、６５８、および、各インバータ６５４、６６０を含んでいる。
３ステートインバータ６５０のデータ入力部は、入力Ｄ通信路であるＳＡ＜０:ｍ＞通信路６２２のＳＡ＜０:ｍ＞信号を受け取る。３ステートインバータ６５０における、論理的にローレベルにてイネーブルな入力部は、ＣＬＫＨＬＤ信号経路６２４のＣＬＫＨＬＤ信号を受け取る。３ステートインバータ６５０における、論理的にハイレベルにてイネーブルな入力部は、ｂＣＬＫＨＬＤ信号経路６２６のｂＣＬＫＨＬＤ信号を受け取る。３ステートインバータ６５０のデータ出力部は、通信路６５２を介して、３ステートインバータ６５８のデータ出力部、インバータ６５４の入力部、および、インバータ６６０の入力部に電気的に接続されている。
インバータ６５４の出力部は、通信路６５６を介して、３ステートインバータ６５８のデータ入力部に電気的に接続されている。３ステートインバータ６５８における、論理的にローレベルにてイネーブルな入力部は、ｂＣＬＫＨＬＤ信号経路６２６のｂＣＬＫＨＬＤ信号を受け取る。３ステートインバータ６５８における、論理的にハイレベルにてイネーブルな入力部は、ＣＬＫＨＬＤ信号経路６２４のＣＬＫＨＬＤ信号を受け取る。インバータ６６０の出力部は、これらの信号を出力Ｑの通信路６３０に出力する。
ＣＬＫＨＬＤ信号経路６２４のＣＬＫＨＬＤ信号が論理的にローレベルで、ｂＣＬＫＨＬＤ信号経路６２６のｂＣＬＫＨＬＤ信号が論理的にハイレベルの場合、３ステートインバータ６５０をＯＮ状態にして、入力Ｄ通信路であるＳＡ＜０:ｍ＞通信路６２２のＳＡ＜０:ｍ＞信号を通し、反転させて、該信号を通信路６５２に出力する。
ＣＬＫＨＬＤ信号経路６２４のＣＬＫＨＬＤ信号が論理的にハイレベル、および、ｂＣＬＫＨＬＤ信号経路６２６のｂＣＬＫＨＬＤ信号が論理的にローレベルの場合、３ステートインバータ６５０をＯＦＦ状態にして、入力Ｄ通信路であるＳＡ＜０:ｍ＞通信路６２２のＳＡ＜０:ｍ＞信号を、反転させて通信路６５２に通さないように遮断する。ＯＦＦ状態の３ステートインバータ６５０によって、該３ステートインバータ６５０の出力部は、ハイインピーダンスである。
インバータ６５４が、通信路６５２の信号を反転させ、該信号を通信路６５６に出力する。インバータ６６０が、通信路６５２の信号を反転させ、該信号を出力Ｑの通信路６３０に出力する。
ＣＬＫＨＬＤ信号経路６２４のＣＬＫＨＬＤ信号が論理的にハイレベル、ｂＣＬＫＨＬＤ信号経路６２６のｂＣＬＫＨＬＤ信号が論理的にローレベルの場合、３ステートインバータ６５８をＯＮ状態にし、通信路６５６の信号を通し、反転させて、該信号を通信路６５２に出力する。ＣＬＫＨＬＤ信号経路６２４のＣＬＫＨＬＤ信号が論理的にローレベルで、ｂＣＬＫＨＬＤ信号経路６２６のｂＣＬＫＨＬＤ信号が論理的にハイレベルの場合、３ステートインバータ６５８をＯＦＦ状態にして、通信路６５６の信号を、反転しては通信路６５２に通さないように遮断する。３ステートインバータ６５８がＯＦＦ状態であることにより、３ステートインバータ６５８の出力部は、ハイインピーダンスである。３ステートインバータ６５８およびインバータ６５４が、入力Ｄ通信路であるＳＡ＜０:ｍ＞通信路６２２のＳＡ＜０:ｍ＞信号をラッチするためのラッチ機能を備えている。
動作中、ＣＬＫＨＬＤ信号が論理的にローレベルで、ｂＣＬＫＨＬＤ信号が論理的にハイレベルの場合、ＳＡ＜０:ｍ＞信号は、インバータ６５４および３ステートインバータ６５８に備えられたラッチを通る。ＣＬＫＨＬＤ信号が論理的にハイレベル、ｂＣＬＫＨＬＤ信号が論理的にローレベルの場合、ＳＡ＜０:ｍ＞信号は、インバータ６５４および３ステートインバータ６５８によってラッチされ、出力Ｑの通信路６３０に出力される。
図１１は、行アドレスラッチ部１３０の第２のラッチ段６４４の一実施形態を示す回路ブロック図である。第２のラッチ段６４４は、各インバータ６６２、６７２、６７８、６８２、６８４、６８８、６９２、３ステートインバータ６７０、および、各トランスミッションゲート６６６、６７６を含んでいる。
インバータ６６２の入力部、３ステートインバータ６７０における、論理的にハイレベルにてイネーブルな入力部、トランスミッションゲート６６６における、論理的にローレベルにてイネーブルな入力部、および、トランスミッションゲート６７６における、論理的にハイレベルにてイネーブルな入力部は、ＣＬＫ入力用信号経路であるＣＬＫ＿ＲＡＤＤ信号経路６２０のＣＬＫ＿ＲＡＤＤ信号を受け取る。インバータ６６２の出力部は、トランスミッションゲート６６６における、論理的にハイレベルにてイネーブルな入力部、３ステートインバータ６７０における、論理的にローレベルにてイネーブルな入力部、および、トランスミッションゲート６７６における、論理的にローレベルにてイネーブルな入力部に電気的に接続されている。
トランスミッションゲート６６６のデータ入力部は、ｂＧＡ入力の通信路６４２の信号を受け取る。トランスミッションゲート６６６のデータ出力部は、通信路６６８を介して、インバータ６７２の入力部、および、３ステートインバータ６７０の出力部に電気的に接続されている。インバータ６７２の出力部は、通信路６７４を介して、トランスミッションゲート６７６のデータ入力部および３ステートインバータ６７０のデータ入力部に電気的に接続されている。
トランスミッションゲート６７６のデータ出力部は、ＲＡＣ入力の通信路１２８を介して、インバータ６８２の出力部、および、インバータ６７８の入力部に電気的に接続されている。インバータ６７８の出力部は、通信路６８０を介して、インバータ６８２の入力部、および、インバータ６８４の入力部に電気的に接続されている。
インバータ６８４の出力部は、通信路６８６を介して、インバータ６８８の入力部に電気的に接続されている。インバータ６８８の出力部は、通信路６９０を介して、インバータ６９２の入力部に電気的に接続されている。インバータ６９２の出力部は、ＧＲＡＤＤ出力通信路１３２にＧＲＡＤＤ＜０:ｍ＞信号を出力する。
インバータ６６２が、ＣＬＫ入力用信号経路であるＣＬＫ＿ＲＡＤＤ信号経路６２０のＣＬＫ＿ＲＡＤＤ信号を反転させ、該信号を信号経路６６４に出力する。ＣＬＫ入力用信号経路であるＣＬＫ＿ＲＡＤＤ信号経路６２０のＣＬＫ＿ＲＡＤＤ信号が論理的にローレベルで、信号経路６６４の信号が論理的にハイレベルとなる場合、トランスミッションゲート６６６をＯＮ状態にし、ｂＧＡの入力通信路６４２の信号を通信路６６８に通す。
ＣＬＫ入力用信号経路であるＣＬＫ＿ＲＡＤＤ信号経路６２０のＣＬＫ＿ＲＡＤＤ信号が論理的にハイレベルで、信号経路６６４の信号が論理的にローレベルとなる場合、トランスミッションゲート６６６をＯＦＦ状態にし、ｂＧＡ入力の通信路６４２の信号を、通信路６６８に通さずに遮断する。
インバータ６７２が、通信路６６８の信号を反転させ、該信号を通信路６７４に出力する。ＣＬＫ入力用信号経路であるＣＬＫ＿ＲＡＤＤ信号経路６２０のＣＬＫ＿ＲＡＤＤ信号が論理的にハイレベルで、信号経路６６４の信号が論理的にローレベルとなる場合、３ステートインバータ６７０をＯＮ状態にし、通信路６７４に信号を通し、反転させて、該信号を通信路６６８に出力する。
ＣＬＫ入力用信号経路であるＣＬＫ＿ＲＡＤＤ信号経路６２０のＣＬＫ＿ＲＡＤＤ信号が論理的にローレベルで、信号経路６６４の信号が論理的にハイレベルとなる場合、３ステートインバータ６７０をＯＦＦ状態にして、通信路６７４の信号を、反転して通信路６６８に通さずに遮断する。３ステートインバータ６７０がＯＦＦ状態である場合、３ステートインバータ６７０の出力は、ハイインピーダンスである。３ステートインバータ６７０およびインバータ６７２が、ラッチ機能を備えている。
ＣＬＫ入力信号経路であるＣＬＫ＿ＲＡＤＤ信号経路６２０のＣＬＫ＿ＲＡＤＤ信号が論理的にハイレベルで、信号経路６６４の信号が論理的にローレベルとなる場合、トランスミッションゲート６７６をＯＮ状態にして、通信路６７４の信号をＲＡＣ入力の通信路１２８に通す。ＣＬＫ入力信号経路であるＣＬＫ＿ＲＡＤＤ信号経路６２０のＣＬＫ＿ＲＡＤＤ信号が論理的にローレベルで、信号経路６６４の信号が論理的にハイレベルとなる場合、トランスミッションゲート６７６をＯＦＦ状態にし、通信路６７４の信号を、ＲＡＣ入力の通信路１２８に通さずに遮断する。
インバータ６７８が、ＲＡＣ入力通信路１２８の信号を反転させ、該信号を通信路６８０に出力する。インバータ６８２が、通信路６８０の信号を反転させ、該信号をＲＡＣ入力の通信路１２８に出力する。各インバータ６７８、６８２が、ラッチ機能を備えている。インバータ６８４が、通信路６８０の信号を反転させ、該信号を通信路６８６に出力する。インバータ６８８が、通信路６８６の信号を反転させ、該信号を通信路６９０に出力する。インバータ６９２が、通信路６９０の信号を反転させ、ＧＲＡＤＤ出力の通信路１３２にＧＲＡＤＤ＜０:ｍ＞信号を出力する。
動作中、ＣＬＫ＿ＲＡＤＤ信号が論理的にローレベルの場合、ｂＧＡ入力の通信路６４２の信号は、インバータ６７２および３ステートインバータ６７０にて備えられたラッチ機能に供給される。ＣＬＫ＿ＲＡＤＤ信号が論理的にハイレベルの場合、ｂＧＡ入力の通信路６４２の信号は、インバータ６７２および３ステートインバータ６７０によってラッチされ、ＲＡＣＯＥ信号が論理的にローレベルの場合、各インバータ６７８、６８２にて備えられたラッチ機能に供給される。
各インバータ６７８、６８２にて備えられたラッチ機能は、ＲＡＣＯＥ信号が論理的にハイレベルの場合、ＲＡＣ入力の通信路１２８のＲＡＣ＜０:ｍ＞信号をラッチする。出力ＧＲＡＤＤ＜０:ｍ＞信号は、ＣＬＫ＿ＲＡＤＤ信号が論理的にローレベルであれば、ＲＡＣ＜０:ｍ＞信号であり、ＣＬＫ＿ＲＡＤＤ信号が論理的にハイレベルであれば、ＳＡ＜０:ｍ＞信号である。
図１２は、メモリバンク１１２ａ‐１１２（ｎ）をバイパスするための回路１４２ｂの一実施形態を示す回路ブロック図である。本実施形態では、ｎは３である。一実施形態では、回路１４２ｂが、ＤＡＲＦバンク選択部１４２の一部である。回路１４２ｂは、各インバータ４３０、７０４、７１４、および、各ＮＡＮＤゲート７００、７０８、７１８を含んでいる。インバータ４３０が、ＢＡＣ＜０：１＞通信路１３８のＢＡＣ＜０：１＞信号を受け取り、ｂＢＡＣ＜０：１＞通信路４３２にｂＢＡＣ＜０：１＞信号を出力する。
ＮＡＮＤゲート７００の第１の入力部が、通信路４３２ａを介して、ｂＢＡＣ＜０＞信号、ＢＡＣ＜０＞信号、ｂＢＡＣ＜０＞信号、および、ＢＡＣ＜０＞信号を受け取る。ＮＡＮＤゲート７００の第２の入力部が、通信路４３２ｂを介して、ｂＢＡＣ＜１＞信号、ｂＢＡＣ＜１＞信号、ＢＡＣ＜１＞信号、および、ＢＡＣ＜１＞信号を受け取る。ＮＡＮＤゲート７００の出力部は、通信路７０２を介して、インバータ７０４の入力部に電気的に接続されている。
インバータ７０４の出力部は、次のバンクアドレスカウンタ（ＮＥＸＴＢＡＣ＜０：３＞）通信路７０６を介して、ＮＡＮＤゲート７０８の第１の入力部に電気的に接続されている。ＮＡＮＤゲート７０８の第２の入力部が、ＢＡＮＫＳＥＬ＜０：３＞通信路１４８のＢＮＫＳＥＬ＜０：３＞信号を受け取る。ＮＡＮＤゲート７０８の第３の入力部が、ＤＡＲＦ＿ＭＯＤＥ信号経路１４０ａのＤＡＲＦ＿ＭＯＤＥ信号を受け取る。ＮＡＮＤゲート７０８の出力部は、反転ブロック（ｂＢＬＯＣＫ＜０：３＞）通信路７１０を介して、ＮＡＮＤゲート７１８の入力部に電気的に接続されている。
ＮＡＮＤゲート７１８の第１の入力部が、ｂＢＬＯＣＫ＜０＞通信路７１０ａに電気的に接続されており、ＮＡＮＤゲート７１８の第２の入力部が、ｂＢＬＯＣＫ＜１＞信号経路７１０ｂに電気的に接続されており、ＮＡＮＤゲート７１８の第３の入力部が、ｂＢＬＯＣＫ＜２＞信号経路７１０ｃに電気的に接続されており、ＮＡＮＤゲート７１８の第４の入力部が、ｂＢＬＯＣＫ＜３＞信号経路７１０ｄに電気的に接続されている。
ＮＡＮＤゲート７１８の出力部は、信号経路７１２を介して、インバータ７１４の入力部に電気的に接続されている。インバータ７１４の出力部は、ｂＢＡＲＦ信号経路７１６に反転したバイパス自動リフレッシュ（ｂＢＡＲＦ）信号を出力する。
インバータ４３０が、ＢＡＣ＜０：１＞通信路１３８のＢＡＣ＜０：１＞信号を反転させ、ｂＢＡＣ＜０：１＞通信路４３２にｂＢＡＣ＜０：１＞信号を出力する。通信路４３２ａの信号が論理的にハイレベル、同様に通信路４３２ｂの信号が論理的にハイレベルの場合、ＮＡＮＤゲート７００が、通信路７０２に論理的にローレベルの信号を出力する。通信路４３２ａの信号が論理的にローレベルか、または、同様に通信路４３２ｂの信号が論理的にローレベルの場合、ＮＡＮＤゲート７００が、通信路７０２に論理的にハイレベルの信号を出力する。インバータ７０４が、通信路７０２の信号を反転させ、ＮＥＸＴＢＡＣ＜０：３＞通信路７０６にＮＥＸＴＢＡＣ＜０：３＞信号を出力する。
ＮＥＸＴＢＡＣ＜０：３＞通信路７０６のＮＥＸＴＢＡＣ＜０：３＞信号が論理的にハイレベル、同様にＢＮＫＳＥＬ＜０：３＞通信路１４８のＢＮＫＳＥＬ＜０：３＞信号が論理的にハイレベル、ＤＡＲＦ＿ＭＯＤＥ信号経路１４０ａのＤＡＲＦ＿ＭＯＤＥ信号が論理的にハイレベルの場合、ＮＡＮＤゲート７０８が、ｂＢＬＯＣＫ＜０：３＞通信路７１０に論理的にローレベルのｂＢＬＯＣＫ＜０：３＞信号を出力する。
ＮＥＸＴＢＡＣ＜０：３＞通信路７０６のＮＥＸＴＢＡＣ＜０：３＞信号が論理的にローレベルか、同様にＢＮＫＳＥＬ＜０：３＞通信路１４８のＢＮＫＳＥＬ＜０：３＞信号が論理的にローレベルか、または、ＤＡＲＦ＿ＭＯＤＥ信号経路１４０ａのＤＡＲＦ＿ＭＯＤＥ信号が論理的にローレベルの場合、ＮＡＮＤゲート７０８が、ｂＢＬＯＣＫ＜０：３＞通信路７１０に論理的にハイレベルの信号を出力する。
ｂＢＬＯＣＫ＜０＞信号経路７１０ａのｂＢＬＯＣＫ＜０＞信号が論理的にハイレベル、ｂＢＬＯＣＫ＜１＞信号経路７１０ｂのｂＢＬＯＣＫ＜１＞信号が論理的にハイレベル、ｂＢＬＯＣＫ＜２＞信号経路７１０ｃのｂＢＬＯＣＫ＜２＞信号が論理的にハイレベル、ｂＢＬＯＣＫ＜３＞信号経路７１０ｄのｂＢＬＯＣＫ＜３＞信号が論理的にハイレベルの場合、ＮＡＮＤゲート７１８が、信号経路７１２に論理的にローレベルの信号を出力する。
ｂＢＬＯＣＫ＜０＞信号７１０ａのｂＢＬＯＣＫ＜０＞信号が論理的にローレベルか、ｂＢＬＯＣＫ＜１＞信号経路７１０ｂのｂＢＬＯＣＫ＜１＞信号が論理的にローレベルか、ｂＢＬＯＣＫ＜２＞信号経路７１０ｃのｂＢＬＯＣＫ＜２＞信号が論理的にローレベルか、または、ｂＢＬＯＣＫ＜３＞信号経路７１０ｄのｂＢＬＯＣＫ＜３＞信号が論理的にローレベルの場合、ＮＡＮＤゲート７１８が、信号経路７１２に論理的にハイレベルの信号を出力する。インバータ７１４が、信号経路７１２の信号を反転させ、ｂＢＡＲＦ信号経路７１６にｂＢＡＲＦ信号を出力する。
動作中、メモリバンク１１２ａ‐１１２（ｎ）が活動状態であり、ＢＡＣ１３６が、該活動状態のメモリバンク１１２ａ‐１１２（ｎ）に対して、次の自動リフレッシュ命令が付与されるために増分するように設定される場合、ｂＢＡＲＦ信号は、自動リフレッシュ命令を遮断するように、論理的にローレベルとなっている。
メモリバンク１１２ａ‐１１２（ｎ）が非活動状態であり、ＢＡＣ１３６が、該非活動状態のメモリバンク１１２ａ‐１１２（ｎ）に対して次の自動リフレッシュ命令が付与されるために増分するように設定される場合、ｂＢＡＲＦ信号は、自動リフレッシュ命令を可能にするように、論理的にハイレベルなっている。
図１３は、他のメモリバンク１１２ａ‐１１２（ｎ）が活動状態である間の、指定自動リフレッシュを可能にするための回路８００の一実施形態を示す回路ブロック図である。回路８００は、ＮＯＲゲート８０２、各インバータ８０６、８１４、８１８、８２６、８３０、８３４、ＮＡＮＤゲート８１０、３ステートインバータ８２２を含んでいる。
ＮＯＲゲート８０２の第１の入力部が、ＤＡＲＦ＿ＭＯＤＥ信号経路１４０ａのＤＡＲＦ＿ＭＯＤＥ信号を受け取る。ＮＯＲゲート８０２の第２の入力部が、ＢＮＫＩＤＬＥ信号経路１４０ｅのＢＮＫＩＤＬＥ信号を受け取る。ＮＯＲゲート８０２の出力部は、信号経路８０４を介して、インバータ８０６の入力部に電気的に接続されている。
インバータ８０６の出力部は、反転したリフレッシュ無効（ｂＩＧＮＯＲＥ＿ＲＥＦＲＥＳＨ）信号経路８０８を介して、ＮＡＮＤゲート８１０の第１の入力部に電気的に接続されている。ＮＡＮＤゲート８１０の第２の入力部、インバータ８３４の入力部、および、３ステートインバータ８２２における、論理的にローレベルにてイネーブルな入力部が、ＣＬＫ信号経路８３２のＣＬＫ信号を受け取る。
インバータ８３４の出力部は、信号経路８３６を介して、３ステートインバータ８２２における、論理的にハイレベルにてイネーブルな入力部に電気的に接続されている。３ステートインバータ８２２のデータ入力部は、ｂＡＵＴＯ＿ＲＥＦＲＥＳＨ信号経路１４０ｂのｂＡＵＴＯ‐ＲＥＦＲＥＳＨ信号を受け取る。３ステートインバータ８２２のデータ出力部は、信号経路８２４を介して、ＮＡＮＤゲート８１０の第３の入力部、インバータ８２６の入力部、および、インバータ８３０の出力部に電気的に接続されている。
インバータ８２６の出力部は、信号経路８２８を介してインバータ８３０の入力部に電気的に接続されている。ＮＡＮＤゲート８１０の出力部は、信号経路８１２を介して、インバータ８１４の入力部に電気的に接続されている。インバータ８１４の出力部は、信号経路８１６を介して、インバータ８１８の入力部に電気的に接続されている。インバータ８１８の出力部は、ｂＰＡＵＴＯ‐ＲＥＦＲＥＳＨ信号経路８２０にｂＰＡＵＴＯ‐ＲＥＦＲＥＳＨ信号を出力する。
ＤＡＲＦ＿ＭＯＤＥ信号経路１４０ａのＤＡＲＦ＿ＭＯＤＥ信号が論理的にローレベルで、ＢＮＫＩＤＬＥ信号経路１４０ｅのＢＮＫＩＤＬＥ信号が論理的にローレベルの場合、ＮＯＲゲート８０２が、信号経路８０４に論理的にハイレベルの信号を出力する。ＤＡＲＦ＿ＭＯＤＥ信号経路１４０ａのＤＡＲＦ＿ＭＯＤＥ信号が論理的にハイレベルか、または、ＢＮＫＩＤＬＥ信号経路１４０ｅのＢＮＫＩＤＬＥ信号が論理的にハイレベルの場合、ＮＯＲゲート８０２が、信号経路８０４に論理的にローレベルの信号を出力する。インバータ８０６が、信号経路８０４の信号を反転させ、ｂＩＧＮＯＲＥ＿ＲＥＦＲＥＳＨ信号経路８０８にｂＩＧＮＯＲＥ＿ＲＥＦＲＥＳＨ信号を出力する。
インバータ８３４が、ＣＬＫ信号経路８３２のＣＬＫ信号を反転させ、該信号を信号経路８３６に出力する。ＣＬＫ信号経路８３２のＣＬＫ信号が論理的にローレベルで、信号経路８３６の信号が論理的にハイレベルの場合、３ステートインバータ８２２をＯＮ状態にし、ｂＡＵＴＯ＿ＲＥＦＲＥＳＨ信号経路１４０ｂのｂＡＵＴＯ＿ＲＥＦＲＥＳＨ信号を通し、反転させて、該信号を信号経路８２４に出力する。
ＣＬＫ信号経路８３２のＣＬＫ信号が論理的にハイレベル、信号経路８３６の信号が論理的にローレベルの場合、３ステートインバータ８２２をＯＦＦ状態にし、ｂＡＵＴＯ＿ＲＥＦＲＥＳＨ信号経路１４０ｂのｂＡＵＴＯ‐ＲＥＦＲＥＳＨ信号を、反転して信号経路８２４に通さずに遮断する。３ステートインバータ８２２がＯＦＦ状態である場合、３ステートインバータ８２２の出力は、ハイインピーダンスである。
インバータ８２６が、信号経路８２４の信号を反転させ、該信号を信号経路８２８に出力する。インバータ８３０が、信号経路８２８の信号を反転させ、該信号を信号経路８２４に出力する。各インバータ８２６、８３０が、３ステートインバータ８２２をＯＦＦ状態にした場合にｂＡＵＴＯ‐ＲＥＦＲＥＳＨ信号をラッチするためのラッチ機能を備えている。
ｂＩＧＮＯＲＥ＿ＲＥＦＲＥＳＨ信号経路８０８のｂＩＧＮＯＲＥ＿ＲＥＦＲＥＳＨ信号が論理的にハイレベル、ＣＬＫ信号経路８３２のＣＬＫ信号が論理的にハイレベル、信号経路８２４の信号が論理的にハイレベルの場合、ＮＡＮＤゲート８１０が、信号経路８１２に論理的にローレベルの信号を出力する。
ｂＩＧＮＯＲＥ＿ＲＥＦＲＥＳＨ信号経路８０８のｂＩＧＮＯＲＥ＿ＲＥＦＲＥＳＨ信号が論理的にローレベルか、ＣＬＫ信号経路８３２のＣＬＫ信号が論理的にローレベルか、または、信号経路８２４の信号が論理的にローレベルの場合、ＮＡＮＤゲート８１０が、信号経路８１２に論理的にハイレベルの信号を出力する。
インバータ８１４が、信号経路８１２の信号を反転させ、該信号を信号経路８１６に出力する。インバータ８１８が、信号経路８１６の信号を反転させ、ｂＰＡＵＴＯ‐ＲＥＦＲＥＳＨ信号経路８２０にｂＰＡＵＴＯ‐ＲＥＦＲＥＳＨ信号を出力する。
通常のＤＲＡＭ動作では、メモリバンク１１２ａ‐１１２（ｎ）の何れかが活動状態である間に自動リフレッシュ命令を出力することは、不法な動作である。もし、このようなコマンドシーケンスが実行された場合、自動リフレッシュ命令は遮断されるだろう。
しかし、ＤＡＲＦモードでは、メモリバンク１１２ａ‐１１２（ｎ）が活動状態である場合でも、自動リフレッシュ命令が許可される。ＤＡＲＦモードにおいてメモリバンク１１２ａ‐１１２（ｎ）を自動リフレッシュすることは、他のメモリバンク１１２ａ‐１１２（ｎ）が読み出し動作または書き込み動作を行うために活動状態である間でも許可される。
ＤＡＲＦモードが使用可能である場合、ｂＩＧＮＯＲＥ＿ＲＥＦＲＥＳＨ信号に基づいたｂＰＡＵＴＯ‐ＲＥＦＲＥＳＨ信号を出力することによりメモリバンク１１２ａ‐１１２（ｎ）が活動状態である場合に、回路８００が、自動リフレッシュ命令の遮断を防止する。
ＤＡＲＦ＿ＭＯＤＥ信号が論理的にハイレベルか、または、ＢＮＫＩＤＬＥ信号が論理的にハイレベルである場合、ｂＩＧＮＯＲＥ＿ＲＥＦＲＥＳＨ信号は論理的にハイレベルとなる。ＤＡＲＦ＿ＭＯＤＥ信号が論理的にローレベルで、ＢＮＫＩＤＬＥ信号が論理的にローレベルなら、ｂＩＧＮＯＲＥ＿ＲＥＦＲＥＳＨ信号は、論理的にローレベルとなる。
論理的にハイレベルのｂＩＧＮＯＲＥ＿ＲＥＦＲＥＳＨ信号と、論理的にハイレベルのクロック信号と、各インバータ８２６、８３０によってラッチされた、論理的にハイレベルの反転したｂＡＵＴＯ‐ＲＥＦＲＥＳＨ信号とにより、ｂＰＡＵＴＯ‐ＲＥＦＲＥＳＨ信号は論理的にローレベルとなる。
論理的にローレベルのｂＩＧＮＯＲＥ＿ＲＥＦＲＥＳＨ信号、論理的にローレベルのクロック信号、または、各インバータ８２６、８３０によってラッチされた論理的にローレベルに反転したｂＡＵＴＯ‐ＲＥＦＲＥＳＨ信号によって、ｂＰＡＵＴＯ‐ＲＥＦＲＥＳＨ信号は論理的にハイレベルになる。
図１４は、自動リフレッシュ信号を出力するための回路８５０の一実施形態を示す回路ブロック図である。回路８５０は、各インバータ８５２、８６６、８８０、および、各ＮＡＮＤゲート８５６、８６０、８７６を含んでいる。
インバータ８５２の入力部は、ｂＰＡＵＴＯ‐ＲＥＦＲＥＳＨ信号経路８２０のｂＰＡＵＴＯ‐ＲＥＦＲＥＳＨ信号を受け取る。インバータ８５２の出力部は、信号経路８５４を介して、ＮＡＮＤゲート８５６の第１の入力部に電気的に接続されている。ＮＡＮＤゲート８５６の第２の入力部が、ｂＢＡＲＦ信号経路７１６のｂＢＡＲＦ信号を受け取る。インバータ８６６の入力部は、ＴＭ信号経路８６４のテストモード（ＴＭ）信号を受け取る。インバータ８６６の出力部は、信号経路８６８を介して、ＮＡＮＤゲート８５６の第３の入力部に電気的に接続されている。
ＮＡＮＤゲート８５６の出力部は、信号経路８５８を介して、ＮＡＮＤゲート８６０の第１の入力部に電気的に接続されている。ＮＡＮＤゲート８６０の出力部は、信号経路８６２を介して、ＮＡＮＤゲート８７６の第１の入力部に電気的に接続されている。ＮＡＮＤゲート８７６の第２の入力部が、ｂＲＥＦＥＮＤ信号経路８７２の反転したリフレッシュ終了（ｂＲＥＦＥＮＤ）信号を受け取る。ＮＡＮＤゲート８７６の第３の入力部が、ＣＨＩＰＲＤＹ信号経路８７４のチップ動作可能（ＣＨＩＰＲＤＹ）信号を受け取る。
ＮＡＮＤゲート８７６の出力部は、信号経路８７０を介して、ＮＡＮＤゲート８６０の第２の入力部、および、インバータ８８０の入力部に電気的に接続されている。インバータ８８０の出力部は、ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号経路１４０ｄにＡＵＴＯ‐ＲＥＦＲＥＳＨ信号を出力する。
ＴＭ信号は、メモリ１０６用のテストモードが使用可能であれば、論理的にハイレベル、メモリ１０６用のテストモードが使用禁止であれば、論理的にローレベルとなる。ｂＲＥＦＥＮＤ信号は、リフレッシュが完了した時点では論理的にハイレベル、リフレッシュ中は論理的にローレベルになる。ＣＨＩＰＲＤＹ信号は、チップ状のメモリ１０６が動作準備の整った状態にあれば、論理的にハイレベル、チップ状のメモリ１０６が動作準備の整っていない状態であれば、論理的にローレベルとなる。
インバータ８５２が、ｂＰＡＵＴＯ‐ＲＥＦＲＥＳＨ信号経路８２０のｂＰＡＵＴＯ‐ＲＥＦＲＥＳＨ信号を反転させ、該信号を信号経路８５４に出力する。インバータ８６６が、ＴＭ信号経路８６４のＴＭ信号を反転させ、該信号を信号経路８６８に出力する。信号経路８５４の信号が論理的にハイレベル、ｂＢＡＲＦ信号経路７１６のｂＢＡＲＦ信号が論理的にハイレベル、信号経路８６８の信号が論理的にハイレベルの場合、ＮＡＮＤゲート８５６が、信号経路８５８に論理的にローレベルの信号を出力する。信号経路８５４の信号が論理的にローレベルか、ｂＢＡＲＦ信号経路７１６のｂＢＡＲＦ信号が論理的にローレベルか、または、信号経路８６８の信号が論理的にローレベルの場合、ＮＡＮＤゲート８５６が、信号経路８５８に論理的にハイレベルの信号を出力する。
信号経路８５８の信号が論理的にハイレベル、信号経路８７０の信号が論理的にハイレベルの場合、ＮＡＮＤゲート８６０が、信号経路８６２に論理的にローレベルの信号を出力する。信号経路８５８の信号が論理的にローレベルか、または、信号経路８７０の信号が論理的にローレベルの場合、ＮＡＮＤゲート８６０が、信号経路８６２に論理的にハイレベルの信号を出力する。
信号経路８６２の信号が論理的にハイレベル、ｂＲＥＦＥＮＤ信号経路８７２のｂＲＥＦＥＮＤ信号が論理的にハイレベル、ＣＨＩＰＲＤＹ信号経路８７４のＣＨＩＰＲＤＹ信号が論理的にハイレベルの場合、ＮＡＮＤゲート８７６が、信号経路８７０に論理的にローレベルの信号を出力する。
信号経路８６２の信号が論理的にローレベルか、ｂＲＥＦＥＮＤ信号経路８７２のｂＲＥＦＥＮＤ信号が論理的にローレベルか、または、ＣＨＩＰＲＤＹ信号経路８７４のＣＨＩＰＲＤＹ信号が論理的にローレベルの場合、ＮＡＮＤゲート８７６が、信号経路８７０に論理的にハイレベルの信号を出力する。
各ＮＡＮＤゲート８６０、８７６が、ラッチ機能を備えている。インバータ８８０が、信号経路８７０の信号を反転させ、ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号経路１４０ｄにＡＵＴＯ‐ＲＥＦＲＥＳＨ信号を出力する。
動作中において、もし、ｂＰＡＵＴＯ‐ＲＥＦＲＥＳＨ信号が論理的にローレベルで、ｂＢＡＲＦ信号が論理的にハイレベル、ＴＭ信号が論理的にローレベル、ｂＲＥＦＥＮＤ信号が論理的にハイレベル、かつ、ＣＨＩＰＲＤＹ信号が論理的にハイレベルであれば、ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号は論理的にハイレベルとなる。
もし、ｂＰＡＵＴＯ‐ＲＥＦＲＥＳＨ信号が論理的にハイレベル、ｂＢＡＲＦ信号が論理的にローレベル、ＴＭ信号が論理的にハイレベル、ｂＲＥＦＥＮＤ信号が論理的にローレベル、または、ＣＨＩＰＲＤＹ信号が論理的にローレベルである場合、ＡＵＴＯ‐ＲＥＦＲＥＳＨ信号は論理的にローレベルとなる。
本発明の各実施形態は、１つのメモリバンクを、上記１つのメモリバンク以外の他のメモリバンクが読み出し書き込みアクセスを行うために活動状態である間に、指定自動リフレッシュを行うための、指定自動リフレッシュモードを提供する。他のメモリバンクがアクセスのために活動状態である間に１つのメモリバンクを指定自動リフレッシュできることにより、メモリの使用可能時間帯の幅が広くなる。指定自動リフレッシュモードが使用可能である場合、自動リフレッシュおよび起動命令を連続して繰り返すことを高速にて実行できる。
メモリデバイスの一実施形態を示すブロック図である。 リフレッシュ制御回路の一実施形態を示すブロック図である。 リフレッシュ制御回路の他の実施形態を示すブロック図である。 バンクアドレスカウンタ増分論理部の一実施形態を示す回路ブロック図である。 行アドレスカウンタ増分論理部の一実施形態を示す回路ブロック図である。 行アドレスカウンタ増分論理部の他の実施形態を示す回路ブロック図である。 行アドレスカウンタ増分論理部およびバンクアドレスカウンタ増分論理部の一実施形態を示す回路ブロック図である。 バンクアドレスカウンタをリセットするための回路の一実施形態を示す回路ブロック図である。 メモリバンクを選択するための回路の一実施形態を示す回路ブロック図である。 メモリバンクを選択するための回路の他の実施形態を示す回路ブロック図である。 二段の行アドレスラッチ部の一実施形態を示す回路ブロック図である。 連続した指定自動リフレッシュおよび起動命令のための各信号のタイミングの一実施形態を示すタイミングチャートである。 連続した指定自動リフレッシュおよび起動命令のための各信号のタイミングの他の実施形態を示すタイミングチャートである。 行アドレスラッチ部の第１のラッチ段の一実施形態を示す回路ブロック図である。 行アドレスラッチ部の第２のラッチ段の一実施形態を示す回路ブロック図である。 メモリバンクをバイパスするための回路の一実施形態を示す回路ブロック図である。 １つのメモリバンクを上記１つのメモリバンク以外の他のメモリバンクが活動状態である間に指定自動リフレッシュを可能にするための回路の一実施形態を示す回路ブロック図である。 自動リフレッシュ信号を出力するための回路の一実施形態を示す回路ブロック図である。

Claims (21)

  1. 各行および各列を備える各メモリセルのアレイをそれぞれ含んだ、少なくとも２つの各メモリバンクと、
    指定自動リフレッシュ用の各メモリセルの行を選択するための行アドレスを供給するように構成された行アドレスカウンタと、
    上記少なくとも２つの各メモリバンクのうちにおける、指定自動リフレッシュ用の１つのメモリバンクを選択するためのバンクアドレスを供給するように構成されたバンクアドレスカウンタとを含み、
    上記バンクアドレスカウンタは、上記行アドレスカウンタの最少桁のビットとして実行される、メモリ。
  2. 上記バンクアドレスカウンタは、上記行アドレスカウンタの最少桁の２ビットとして実行される、請求項１に記載のメモリ。
  3. 上記バンクアドレスカウンタは、指定自動リフレッシュモード信号に応じてリセットされるように構成されている、請求項１に記載のメモリ。
  4. 上記バンクアドレスカウンタは、自動リフレッシュ信号に応じて増分されるように構成されている、請求項１に記載のメモリ。
  5. さらに、
    上記少なくとも２つの各メモリバンクのうちにおける、指定自動リフレッシュ用の１つのメモリバンクを選択するためのバンクアドレスを通すように構成された専用のバンクアドレスバスを含む、請求項１に記載のメモリ。
  6. 各行および各列を備える各メモリセルのアレイをそれぞれ含んだ、少なくとも２つの各メモリバンクと、
    指定自動リフレッシュ用の各メモリセルの行を選択するための行アドレスを供給するように構成された行アドレスカウンタと、
    上記少なくとも２つの各メモリバンクのうちにおける、指定自動リフレッシュ用の１つのメモリバンクを選択するためのバンクアドレスを供給するように構成されたバンクアドレスカウンタと、
    指定自動リフレッシュモード信号に応じてバンクアドレスカウンタをリセットするによう構成されたバンクアドレスリセット回路と、
    自動リフレッシュ信号に応じてバンクアドレスカウンタを増分するように構成されたバンクアドレスカウンタ増分回路とを含む、メモリ。
  7. 上記バンクアドレスカウンタは、上記行アドレスカウンタの最少桁のビットとして実行される、請求項６に記載のメモリ。
  8. 上記バンクアドレスカウンタは、上記行アドレスカウンタを増分するための遂行信号を供給するように構成されている、請求項６に記載のメモリ。
  9. さらに、
    上記少なくとも２つの各メモリバンクのうちにおける、指定自動リフレッシュ用の１つのメモリバンクを選択するためのバンクアドレスを供給するように構成された専用のバンクアドレスバスを含む、請求項６に記載のメモリ。
  10. ダイナミックランダムアクセスメモリを含む、請求項６に記載のメモリ。
  11. 各行および各列を備える各メモリセルのアレイをそれぞれ含んだ、少なくとも２つの各メモリバンクと、
    上記少なくとも２つの各メモリバンクのうちの第１のメモリバンクの中の各メモリセルの行を、上記少なくとも２つの各メモリバンクのうちの第２のメモリバンクがアクセス用に稼動中である場合に、自動リフレッシュするための手段とを含む、メモリ。
  12. 上記の自動リフレッシュするための手段は、
    指定自動リフレッシュモードを入力し、かつ、自己リフレッシュモードを終了したときの応じて、バンクアドレスカウンタをリセットするための手段と、
    自動リフレッシュ命令の終了に応じて、指定自動リフレッシュモードでバンクアドレスカウンタを増分するための手段と、
    上記バンクアドレスカウンタのカウント値に基づいて、上記少なくとも２つの各メモリバンクのうちの第１のメモリバンクを選択するための手段と、
    上記バンクアドレスカウンタからの遂行信号に応じて、行アドレスカウンタを増分するための手段と、
    上記行アドレスカウンタのカウント値に基づいて、上記少なくとも２つの各メモリバンクのうちの第１のメモリバンク内の各メモリセルの行を選択するための手段とを含む、請求項１１に記載のメモリ。
  13. 上記の自動リフレッシュするための手段は、
    指定自動リフレッシュモード信号に応じて、バンクアドレスカウンタをリセットするための手段と、
    上記少なくとも２つの各メモリバンクのうちの第１のメモリバンクを選択するために、専用のバンクアドレスカウンタバスに対しバンクアドレスカウンタのカウント値を通すための手段と、
    自動リフレッシュ信号に応じて、上記少なくとも２つの各メモリバンクのうちの第１のメモリバンクの中の各メモリセルの行を自動リフレッシュするための手段と、
    上記自動リフレッシュ信号に応じて、上記バンクアドレスカウンタを増分するための手段とを含む、請求項１１に記載のメモリ。
  14. ダイナミックランダムアクセスメモリを含む、請求項１１に記載のメモリ。
  15. 指定自動リフレッシュモード信号に応じて、バンクアドレスカウンタをリセットする工程と、
    指定自動リフレッシュ用の第１のメモリバンクを選択するために、専用のバンクアドレスカウンタバスにバンクアドレスカウンタのカウント値を通す工程と、
    自動リフレッシュ信号に応じて、第１のメモリバンクの中の各メモリセルの行を自動リフレッシュする工程と、
    上記自動リフレッシュ信号に応じて、上記バンクアドレスカウンタを増分する工程と、
    上記第１のメモリバンクが指定自動リフレッシュ用に選択されている間に、第２のメモリバンクにアクセスする工程とを含む、メモリをリフレッシュするための方法。
  16. 上記バンクアドレスカウンタのカウント値を通す工程は、専用の２ビットのバンクアドレスバスを通してバンクアドレスカウンタの２ビット値を供給する工程を含んでいる、請求項１５に記載の方法。
  17. 上記バンクアドレスカウンタを増分する工程は、行アドレスカウンタの最少桁のビットを増分する工程を含む、請求項１５に記載の方法。
  18. 上記バンクアドレスカウンタを増分する工程は、行アドレスカウンタの最少桁の２ビットを増分する工程を含む、請求項１５に記載の方法。
  19. 指定自動リフレッシュモードを入力し、かつ、自己リフレッシュモードを終了したときに応じて、バンクアドレスカウンタをリセットする工程と、
    自動リフレッシュ命令の終了に応じて、上記指定自動リフレッシュモードにて上記バンクアドレスカウンタを増分する工程と、
    上記バンクアドレスカウンタのカウント値に基づいて、指定自動リフレッシュ用のメモリバンクを選択する工程と、
    上記バンクアドレスカウンタからの遂行信号に応じて、行アドレスカウンタを増分する工程と、
    上記行アドレスカウンタのカウント値に基づいて、自動リフレッシュ用の選択されたメモリバンク内の各メモリセルの行を選択する工程とを含む、ダイナミックランダムアクセスメモリをリフレッシュするための方法。
  20. さらに、
    上記バンクアドレスカウンタのカウント値を専用のバンクアドレスバスを通して供給する工程を含む、請求項１９に記載の方法。
  21. さらに、
    上記バンクアドレスカウンタを設定値に増分するときに応じて、上記バンクアドレスカウンタからの遂行信号を供給する工程を含む、請求項１９に記載の方法。
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