KR100575880B1 - 메모리 장치의 ｔＲＡＳ 시간 조절 장치 - Google Patents
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Abstract
본 발명은 메모리 장치의 tRAS 시간 조절 장치에 관한 것으로, 특히 클락신호에 동기되어 발생하는 tRAS 신호와 일반적인 딜레이 회로를 통하여 발생하는 tRAS 신호의 양자의 발생 시간을 비교하여 그 차이를 감소시켜 나감으로써 안정된 tRAS 발생시간을 찾아가는 tRAS 시간 조절 장치에 관한 것이다.
본 발명에 따른 메모리 장치의 tRAS 시간 조절 장치는 로우 액티브 이후, 소정 클락의 갯수에 동기되어 제 1 tRAS 신호를 발생시키는 클락_tRAS부와, 로우 액티브 이후, 인버터 딜레이를 이용하여 제 2 tRAS 신호를 발생시키는 딜레이_tRAS부와, 상기 딜레이_tRAS부로부터 출력되는 제 2 tRAS 신호의 발생 시간을 조절하기 위한 딜레이단과, 상기 클락_tRAS부(100)로부터의 제 1 tRAS 신호의 발생 시간과 상기 딜레이단을 통한 제 2 tRAS 신호의 발생 시간을 비교하는 비교부와, 상기 비교부의 결과에 따라 상기 딜레이단의 지연 시간을 조절하는 딜레이 제어부를 구비한다.
본 발명에 따른 tRAS 락 아웃 튜닝 회로를 사용하는 경우, 소자 특성에 따른 변화에 대해 일정한 tRAS 시간을 가지게 되어 테스트를 통한 시간 및 옵션 조절 등과 같이 종래에 불편하였던 부분들을 개선할 수 있다.
Description
도 1은 본 발명에 따른 메모리 장치의 tRAS 시간 조절 장치의 실시예.
<도면 부호의 간단한 설명>
100: 클락_tRAS부 110:딜레이_tRAS부
120: 딜레이단 130: 딜레이 제어부
140: 비교부
본 발명은 메모리 장치의 tRAS 시간 조절 장치에 관한 것으로, 특히 클락신호에 동기되어 발생하는 tRAS 신호와 일반적인 딜레이 회로를 통하여 발생하는 tRAS 신호의 양자의 발생 시간을 비교하여 그 차이를 감소시켜 나감으로써 안정된 tRAS 발생시간을 찾아가는 tRAS 시간 조절 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치의 리드 동작은 메모리 셀을 활성화시키기 위한 로우 액티브 커맨드의 인가로 시작되며, 종래의 일반적인 휘발성 메모리 장치의 경우, 로우 액티브 동작은 /RAS 신호가 로우 레벨로 인에이블됨으로써 이루어졌 다.
일반 DRAM 에서, /RAS 신호가 로우로 인에이블되는 경우(SDRAM의 경우, 이에 해당하는 커맨드가 인가되는 경우), 메모리 셀에 저장된 데이타에 대한 리드 동작이 수행되고 리드된 데이타와 동일한 데이타를 다시 메모리 셀에 저장하는 리스토아 과정을 거친 후, 프리차지 상태로 천이하게 된다. 그런데, 프리차지 동작이 너무 빨리 수행되는 경우 메모리 셀에 데이타를 리스토어하는 과정에 문제가 초래되되는 바, 이를 방지하기 위하여 주어지는 시간이 tRAS 시간이다.
종래의 기술은 로우 액티브후, tRAS 시간을 보장하기 위하여 일반적으로 인버터 딜레이를 사용하였다. 그런데, 이러한 인버터 딜레이는 소자의 특성(온도, 전압 트랜지스터의 성능 등)에 따라 딜레이 시간이 짧아지기도 하고 아니면 길어지는 경향이 있었다. 따라서, 이런 인버터 딜레이를 이용한 종래 기술은 소자의 특성 변화에 따라 tRAS 시간이 변한다는 문제가 있었다.
또한, 종래 기술의 경우, 상기의 문제점을 해결하기 위하여 소정의 테스트를 통하여 나온 결과를 가지고 전술한 인버터 딜레이에 대한 옵션 조절(인버터 딜레이의 지연시간을 조절)을 하여 적정한 tRAS 락 아웃 시간을 조절해야 하였으므로 매우 불편하다는 문제점을 여전히 가지고 있었다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명은 종래 기술의 소자 특성에 따른 tRAS 시간의 변화를 스페셜 모드에서 클락에 동기되는 일정한 tRAS 시간을 이용하여 종래 기술의 tRAS 시간(인버터 딜레이 시간)과 비교 하여 소자 특성의 변화에 대한 값을 보상하여 소자 특성의 변화에 영향을 받지 않는 tRAS 시간을 가지도록 한 발명이다.
본 발명에 따른 메모리 장치의 tRAS 시간 조절 장치는 로우 액티브 이후, 소정 클락의 갯수에 동기되어 제 1 tRAS 신호를 발생시키는 클락_tRAS부와, 로우 액티브 이후, 인버터 딜레이를 이용하여 제 2 tRAS 신호를 발생시키는 딜레이_tRAS부와, 상기 딜레이_tRAS부로부터 출력되는 제 2 tRAS 신호의 발생 시간을 조절하기 위한 딜레이단과, 상기 클락_tRAS부로부터의 제 1 tRAS 신호의 발생 시간과 상기 딜레이단을 통한 제 2 tRAS 신호의 발생 시간을 비교하는 비교부와, 상기 비교부의 결과에 따라 상기 딜레이단의 지연 시간을 조절하는 딜레이 제어부를 구비한다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 1 은 본 발명에 따른 tRAS 락 아웃 타임을 조절하기 위하여 구현된 회로 블록도를 도시한다.
참고로, 이하에서 설명하는 본 발명의 회로 동작은 메모리 장치의 정상적인 동작에서가 아닌, 테스트 모드나 tRAS 락 아웃을 설정하기 위한 별도의 모드하에서 수행하는 것이 바람직하며, 이러한 모드 신호는 다양하게 설정할 수 있을 것이다. 참고로, 도 1의 경우 Act 신호를 모드 신호로 보아도 무방할 것이다.
도 1에서, 클락신호(clock)는 외부 클락을 의미하며, Act는 로우 액티브 (RAS)를 의미한다. 그리고, code는 상기 클락신호(clock)의 갯수를 정의하기 위한 신호로서 어드레스 등을 이용하여 설정가능하다. 예컨대, code가 5비트의 어드레스 신호로 설정되는 경우, 32가지의 경우의 수가 나올 수 있으며, 그 중 하나를 선택하는 것이다. 즉, 어드레스가 A<0:4>가 00111 로 주어졌다면 10진수로는 28이 되는데, 이것은 로우 액티브 후 28번째의 클락신호(clock)에 맞추어 tRAS 신호를 발생한다는 것을 나타낸다.
클락_tRAS부(100)는 클락신호(clock)와 Act 신호 및 code 신호를 수신하며, Act 신호에 의한 로우 액티브 이후 code에 의하여 정의된 클락(clock)의 수에 동기되어 tRAS 신호를 발생시키는 회로이다.
딜레이_tRAS부(110)는 Act 신호를 수신하며, 로우 액티브 이후 단순히 인버터 딜레이를 이용하여 tRAS 신호를 발생시키는 회로로서, 클락(clock)신호에 비동기되어 있으므로 인버터 소자의 특성이나 전압의 차이 온도 등에 따라 tRAS 시간이 일정하지 않다.
딜레이단(120)은 딜레이_tRAS부(110)로부터 출력되는 tRAS 신호의 발생 시간을 조절하기 위한 수단이다.
비교부(140)는 클락_tRAS부(100)로부터의 tRAS 신호의 발생 시간과 딜레이_tRAS부(110)와 딜레이단(120)을 통한 tRAS 신호의 발생 시간을 비교하는 회로이다.
딜레이 제어부(130)는 비교부(140)의 결과에 따라 딜레이단(120)의 지연 시간을 조절하는 기능을 갖는다.
보다 구체적으로 설명하면, 비교기(140)는 클락신호(clock)를 이용한 tRAS 시간의 동작을 감지하여 인버터 딜레이를 이용한 tRAS 시간과 비교하여 인버터 딜레이를 이용한 tRAS 시간이 클락을 이용한 tRAS 시간보다 작을 경우 딜레이 제어부(130)에 정보를 보내어 딜레이단(120)에 추가 딜레이를 더주고 반대로 클락(clock)을 이용한 tRAS 시간이 딜레이를 이용한 tRAS 시간보다 작을 경우 딜레이단(130)에 딜레이를 빼도록 한다.
이와같은 동작을 반복하면 클락을 이용한 tRAS 시간과 딜레이를 이용한 tRAS 시간이 비슷하게 되고, 소자 특성에 무관하게 일정한 tRAS 시간을 가질 수 있음을 알 수 있다.
이상에서 알 수 있는 바와같이, 본 발명에 따른 tRAS 락 아웃 튜닝 회로를 사용하는 경우, 소자 특성에 따른 변화에 대해 일정한 tRAS 시간을 가지게 되어 테스트를 통한 시간 및 옵션 조절 등과 같이 종래에 불편하였던 부분들을 개선할 수 있다.
Claims (1)
- 메모리 장치의 tRAS 시간 조절 장치에 있어서,로우 액티브 이후, 소정 클락의 갯수에 동기되어 제 1 tRAS 신호를 발생시키는 클락_tRAS부와,로우 액티브 이후, 인버터 딜레이를 이용하여 제 2 tRAS 신호를 발생시키는 딜레이_tRAS부와,상기 딜레이_tRAS부로부터 출력되는 제 2 tRAS 신호의 발생 시간을 조절하기 위한 딜레이단과,상기 클락_tRAS부로부터의 제 1 tRAS 신호의 발생 시간과 상기 딜레이단을 통한 제 2 tRAS 신호의 발생 시간을 비교하는 비교부와,상기 비교부의 결과에 따라 상기 딜레이단의 지연 시간을 조절하는 딜레이 제어부를 구비하는 메모리 장치의 tRAS 시간 조절 장치.
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