KR100498430B1 - 다양한 외부 전원 전압의 사용이 가능한 동기식 반도체 메모리장치 - Google Patents
다양한 외부 전원 전압의 사용이 가능한 동기식 반도체 메모리장치 Download PDFInfo
- Publication number
- KR100498430B1 KR100498430B1 KR1019980020241A KR19980020241A KR100498430B1 KR 100498430 B1 KR100498430 B1 KR 100498430B1 KR 1019980020241 A KR1019980020241 A KR 1019980020241A KR 19980020241 A KR19980020241 A KR 19980020241A KR 100498430 B1 KR100498430 B1 KR 100498430B1
- Authority
- KR
- South Korea
- Prior art keywords
- power supply
- internal power
- supply voltage
- semiconductor memory
- memory device
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
Abstract
다양한 외부 전원 전압의 사용이 가능한 동기식 반도체 메모리 장치가 개시된다.
본 발명의 동기식 반도체 메모리 장치는 제1 내부 전원 전압이 인가되는 데이터 출력 제어 회로부; 및 제2 내부 전원 전압이 인가되는 주변 회로부를 구비하며, 제1 내부 전원 전압과 제2 내부 전원 전압은 서로 다른 전압 레벨인 것을 특징으로 한다.
바람직하기로는 본 발명의 동기식 반도체 메모리 장치는 외부 전압을 수신하여, 제1 내부 전원 전압을 발생하는 제1 내부 전원 전압 발생 회로; 및 외부 전압을 수신하여, 제2 내부 전원 전압을 발생하는 제2 내부 전원 전압 발생 회로를 더 구비한다.
Description
본 발명은 동기식 반도체 메모리 장치에 관한 것으로서, 특히 데이터 출력 제어 회로부와 주변 회로부에 서로 다른 전압 레벨의 내부 전원 전압을 사용하는 동기식 반도체 메모리 장치에 관한 것이다.
일반적으로 동기식 반도체 메모리 장치(SDRAM: Synchronous DRAM)의 동작 특성을 결정하는 중요한 파라미터(Parameter)는 어드레스 억세스 후로부터 데이터가 출력되는 데까지 소요되는 시간인 tAA와 클락 신호의 활성으로부터 유효한 데이터가 출력되는 데까지 소요되는 시간인 tSAC이다.
반도체 메모리 장치의 독출 동작을 살펴보면, 선택된 메모리 셀로부터 출력되는 데이터는 감지 및 증폭되고, 일련의 데이터 패스를 거쳐 출력 버퍼에 이르게 된다. 여기까지 소요되는 지연시간은 상기 tAA를 결정하는 중요한 요소가 된다.
그리고 상기 tSAC는 클락 신호(CLK)에 의하여 파생되는 출력 제어 클락 신호(CLKDQ) 및 출력 버퍼에 의하여 독립적으로 결정된다. 출력 버퍼에 도달한 데이터는 클락으로부터 상기 tSAC 만큼 뒤에 반도체 메모리 장치의 외부로 출력된다.
시스템의 성능 향상과 더불어 반도체 메모리 장치도 고주파수, 저전력의 동작이 요구되고 있다. 이와 같이 고주파수의 동작이 요구됨에 따라, 상기 tAA와 상기 tSAC를 개선시키려는 노력이 계속된다.
상기 tAA는 독출 명령이 발생한 후, 데이터 출력까지의 클락 수를 카스 레이턴시(CAS LATENCY, 이하 CL)로 하여 개선할 수 있다.
그런데, 일반적으로 입력 전원 전압이 낮아지면, 상기 tAA와 상기 tSAC도 길어진다. tAA에 대해서는 CL에 의하여 어느 정도 마진을 확보할 수 있으나, tSAC의 연장은 주파수 특성을 저하시키는 요인으로 작용한다.
이러한 입력 전원 전압 저하에 따른 tSAC의 한계로 인하여, 서로 다른 입력 전원 전압을 사용하는 반도체 장치를 동일한 웨이퍼(Wafer) 상에서 제작할 수 없는 문제점이 발생한다.
본 발명의 목적은 서로 다른 입력 전원 전압에 대해서도 tSAC의 특성이 저하되지 않는 동기식 반도체 메모리 장치를 제공하는 것이다.
상기와 같은 발명이 이루고자하는 기술적 과제를 해결하기 위하여 본 발명의 동기식 반도체 메모리 장치는 제1 내부 전원 전압이 인가되는 데이터 출력 제어 회로부; 및 제2 내부 전원 전압이 인가되는 주변 회로부를 구비하며, 상기 제1 내부 전원 전압과 상기 제2 내부 전원 전압은 서로 다른 전압 레벨인 것을 특징으로 한다.
바람직하기로는 본 발명의 동기식 반도체 메모리 장치는 외부 전압을 수신하여, 상기 제1 내부 전원 전압을 발생하는 제1 내부 전원 전압 발생 회로; 및 외부 전압을 수신하여, 상기 제2 내부 전원 전압을 발생하는 제2 내부 전원 전압 발생 회로를 더 구비한다.
본 발명의 동기식 반도체 메모리 장치에 의하여, 서로 다른 입력 전원 전압에 대해서도 tSAC의 특성이 저하되지 않게 되고, 따라서 서로 다른 입력 전압을 사용하는 동기식 반도체 메모리 장치를 동일한 웨이퍼 상에서 제작할 수 있다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 1은 본 발명의 동기식 반도체 메모리 장치를 나타내는 도면이다. 이를 참조하면, 본 발명의 동기식 반도체 메모리 장치는 제1 및 제2 내부 전원 전압 발생 회로(11,13), 데이터 출력 제어 회로부(15) 및 주변 회로부(17)를 포함한다.
상기 제1 내부 전원 발생 회로(11)는 외부 전압(EVC)을 수신하여, 제1 내부 전원 전압(IVC1)을 발생한다. 상기 제2 내부 전원 발생 회로(13)는 외부 전압(EVC)을 수신하여, 제2 내부 전원 전압(IVC2)을 발생한다.
상기 데이터 출력 제어 회로부(15)는 내부 전원 전압으로 상기 제1 내부 전원 전압(IVC1)을 사용한다. 그리고 상기 주변 회로부(17)는 내부 전원 전압으로 상기 제2 내부 전원 전압(IVC2)을 사용한다.
바람직하기로는 상기 제1 내부 전원 전압(IVC1)은 적용 가능한 상기 외부 전압(EVC)에 대하여 가변하는 최소의 상기 제2 내부 전원 전압(IVC2)보다 낮은 전압 레벨이다.
또한 상기 데이터 출력 제어 회로부(15)는 상기 주변회로부(17)를 제어하는 신호(미도시)와는 다른 신호(미도시)에 의하여, tSAC가 제어되는 것으로, 출력버퍼(19) 및 출력 제어 클락 신호 발생부(21)를 구비한다.
상기 출력버퍼(19)는 데이터 출력선의 데이터(DIO)를 수신하여 출력 패드(23)로 데이터를 출력한다.
그리고 상기 출력 제어 클락 신호 발생부(21)는 외부 클락 신호(CLK)를 수신하여, 출력 제어 클락 신호(CLKDQ)를 발생한다. 상기 출력 제어 클락 신호(CLKDQ)는 상기 출력 버퍼(19)의 데이터의 출력을 제어한다.
도 2는 본 발명의 동기식 반도체 메모리 장치에서 외부 전압(EVC)의 변화에 따른 제1 및 제2 내부 전원 전압의 변화를 나타낸다. 이를 참조하면, 적용 가능한 외부 전원 전압의 범위(예;2.5V∼3.3V) 중에서 가장 낮은 전압 레벨(예;2.5V)에서 클램프(CLAMP)된다.
도 3은 본 발명의 동기식 반도체 메모리 장치에서 외부 전원 전압 변화에 따른 tSAC의 변화를 종래 기술과 대비하여 나타내는 그래프이다. 이를 참조하면, 종래의 동기식 반도체 메모리 장치에서는 외부 전원 전압이 2.8V 이하로 감소하면, 이에 따른 내부 전원 전압도 감소하여 tSAC를 현저하여게 저하시킨다. 그러므로 종래의 동기식 반도체 메모리 장치의 주파수 특성을 크게 저하시킨다.
그러나 본 발명의 동기식 반도체 메모리 장치는 설계시에 상기 데이터 출력 제어 회로부(15)를 적용 가능한 외부 전원에 따른 최소에 내부 전원에 대응하도록 제작함으로 인하여, 외부 전원이 2.3V로 하강할 때까지 tSAC의 변화는 거의 없다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 동기식 반도체 메모리 장치에 의하여, 서로 다른 입력 전원 전압에 대해서도 tSAC의 특성이 저하되지 않게 되고, 따라서 서로 다른 입력 전압을 사용하는 동기식 반도체 메모리 장치를 동일한 웨이퍼 상에서 제작할 수 있다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 동기식 반도체 메모리 장치를 나타내는 도면이다.
도 2는 본 발명의 동기식 반도체 메모리 장치에서 외부 전압(EVC)의 변화에 따른 제1 및 제2 내부 전원 전압의 변화를 나타낸다.
도 3은 본 발명의 동기식 반도체 메모리 장치에서 외부 전원 전압 변화에 따른 tSAC의 변화를 종래 기술과 대비하여 나타내는 그래프이다.
Claims (5)
- 동기식 반도체 메모리 장치에 있어서,제1 내부 전원 전압이 인가되는 데이터 출력 제어 회로부; 및제2 내부 전원 전압이 인가되는 주변 회로부를 구비하며,상기 제1 내부 전원 전압과 상기 제2 내부 전원 전압은 서로 다른 전압 레벨인 것을 특징으로 하는 동기식 반도체 메모리 장치.
- 제1 항에 있어서, 상기 동기식 반도체 메모리 장치는외부 전압을 수신하여, 상기 제1 내부 전원 전압을 발생하는 제1 내부 전원 전압 발생 회로; 및외부 전압을 수신하여, 상기 제2 내부 전원 전압을 발생하는 제2 내부 전원 전압 발생 회로를 더 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
- 제1 항에 있어서, 상기 제1 내부 전원 전압은적용 가능한 상기 외부 전압에 대하여 가변하는 최소의 상기 제2 내부 전원 전압보다 낮은 전압 레벨인 것을 특징으로 하는 동기식 반도체 메모리 장치.
- 제1 항에 있어서, 상기 데이터 출력 제어 회로부는상기 주변회로부를 제어하는 신호와는 다른 신호에 의하여, tSAC(클락 신호의 활성으로부터 유효한 데이터가 출력되는 데까지 소요되는 시간)가 제어되는 것을 특징으로 하는 동기식 반도체 메모리 장치.
- 제4 항에 있어서, 상기 데이터 출력 제어 회로부는데이터 출력선의 데이터를 수신하여 출력 패드로 데이터를 출력하는 출력 버퍼; 및외부 클락 신호를 수신하여, 상기 출력 버퍼의 데이터의 출력을 제어하는 출력 제어 클락 신호를 발생하는 출력 제어 클락 신호 발생부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980020241A KR100498430B1 (ko) | 1998-06-01 | 1998-06-01 | 다양한 외부 전원 전압의 사용이 가능한 동기식 반도체 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980020241A KR100498430B1 (ko) | 1998-06-01 | 1998-06-01 | 다양한 외부 전원 전압의 사용이 가능한 동기식 반도체 메모리장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000000567A KR20000000567A (ko) | 2000-01-15 |
| KR100498430B1 true KR100498430B1 (ko) | 2006-01-27 |
Family
ID=19538053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980020241A KR100498430B1 (ko) | 1998-06-01 | 1998-06-01 | 다양한 외부 전원 전압의 사용이 가능한 동기식 반도체 메모리장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100498430B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06103749A (ja) * | 1992-09-17 | 1994-04-15 | Matsushita Electron Corp | 半導体装置 |
| JPH09205357A (ja) * | 1996-01-25 | 1997-08-05 | Mitsubishi Electric Corp | 半導体装置 |
| KR19980014992A (ko) * | 1996-08-19 | 1998-05-25 | 김주용 | 내부전압강하회로 |
| KR19980082531A (ko) * | 1997-05-07 | 1998-12-05 | 김영환 | 반도체소자의 파워라인 장치 |
-
1998
- 1998-06-01 KR KR1019980020241A patent/KR100498430B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06103749A (ja) * | 1992-09-17 | 1994-04-15 | Matsushita Electron Corp | 半導体装置 |
| JPH09205357A (ja) * | 1996-01-25 | 1997-08-05 | Mitsubishi Electric Corp | 半導体装置 |
| KR19980014992A (ko) * | 1996-08-19 | 1998-05-25 | 김주용 | 내부전압강하회로 |
| KR19980082531A (ko) * | 1997-05-07 | 1998-12-05 | 김영환 | 반도체소자의 파워라인 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000000567A (ko) | 2000-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6819151B2 (en) | Method and circuit for adjusting the timing of output data based on an operational mode of output drivers | |
| KR0166402B1 (ko) | 반도체 집적회로 | |
| KR100274602B1 (ko) | 동기형 메모리 장치 | |
| US7612587B2 (en) | Semiconductor circuits | |
| JPH1186548A (ja) | 半導体記憶装置 | |
| US7558128B2 (en) | Semiconductor memory device having a voltage boosting circuit | |
| US6396758B2 (en) | Semiconductor memory device | |
| KR100342636B1 (ko) | 반도체 기억 장치 | |
| US5875146A (en) | Semiconductor integrated circuit device with burst length invariant internal circuit | |
| KR100353538B1 (ko) | 반도체 장치의 전압 발생 조절 회로 | |
| KR0173953B1 (ko) | 반도체메모리장치의 내부전원공급장치 | |
| KR100498430B1 (ko) | 다양한 외부 전원 전압의 사용이 가능한 동기식 반도체 메모리장치 | |
| US6967893B2 (en) | Integrated synchronous memory and memory configuration having a memory module with at least one synchronous memory | |
| US7091630B2 (en) | Device and method for inhibiting power fluctuation | |
| US5260901A (en) | Output circuit of semiconductor memory device | |
| KR100892640B1 (ko) | 반도체 집적 회로 | |
| KR100475054B1 (ko) | 비트 구성에 상관없이 데이터 출력시간이 일정한 동기식반도체 장치 및 데이터 출력시간 조절 방법 | |
| US5940330A (en) | Synchronous memory device having a plurality of clock input buffers | |
| US6411564B2 (en) | Semiconductor memory device and synchronous memory | |
| KR100575880B1 (ko) | 메모리 장치의 ｔＲＡＳ 시간 조절 장치 | |
| KR100333701B1 (ko) | 동기식 디램의 데이터 스트로브 버퍼 | |
| KR0183874B1 (ko) | 반도체 메모리장치의 내부 전원전압 발생회로 | |
| KR100771876B1 (ko) | 버스트 데이터의 리오더링 여부에 따라 클럭 레이턴시를조절하는 반도체 메모리 장치 및 방법 | |
| KR20030009141A (ko) | 반도체 메모리 장치의 초기화 신호의 발생 방법 | |
| KR100453949B1 (ko) | 반도체장치의 작동 제어회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |