JP2012155790A - 半導体メモリおよび半導体メモリの動作方法 - Google Patents

Abstract

【課題】 センスアンプの動作マージンの低下を防止する。
【解決手段】 各メモリブロックは、複数のメモリセルと、メモリセルにそれぞれ接続される複数のワード線とを有している。リフレッシュアドレスカウンタは、第１リフレッシュアドレス信号をリフレッシュ要求信号に応じて生成する。メモリブロックにそれぞれ対応するアドレス変換部は、第１リフレッシュアドレス信号に基づいてメモリブロック毎に値が異なる第２リフレッシュアドレス信号をそれぞれ生成するとともに、第２リフレッシュアドレス信号の値の組み合わせパターンを所定数のリフレッシュ動作毎に変更する。これにより、センスアンプで増幅されるデータのパターンを所定の頻度で変えることができ、センスアンプの動作マージンの低下を防止できる。
【選択図】 図１

Description

本発明は、データを保持するためのリフレッシュ動作が必要なメモリセルを有する半導体メモリに関する。

ＤＲＡＭ（Dynamic Random Access Memory）等の半導体メモリでは、メモリセル内のデータを保持するために周期的なリフレッシュ動作が必要である。例えば、リフレッシュ動作の消費電流を削減するために、データ保持特性の良いメモリセルのリフレッシュ間隔は、データ保持特性の悪いメモリセルのリフレッシュ間隔より長く設定される（例えば、特許文献１参照。）。このとき、複数のワード線に接続されるデータ保持特性の悪いメモリセルが同時にリフレッシュされることで、リフレッシュ間隔の短いリフレッシュ動作の回数は減り、消費電流はさらに削減される（例えば、特許文献２参照。）。

センスアンプを共有する一対のワード線に接続されたメモリセルのリフレッシュ動作を１回のリフレッシュ要求に応答して順に実行することで、センスアンプの動作回数は減り、リフレッシュ動作に必要な消費電流は削減される（例えば、特許文献３参照。）。１回のリフレッシュ要求に応答して選択されるワード線の数がメモリセルのデータ保持特性に応じて設定されることで、リフレッシュ動作は効率的に実行され、リフレッシュ動作に必要な消費電流は削減される（例えば、特許文献４参照。）。

特開２００３−２４９０７５号公報 特開２００４−２５３０２５号公報 特開２００５−１５８１５８号公報 特開２００８−１３５１１３号公報

ＤＲＡＭ等の半導体メモリに形成されるセンスアンプは、リフレッシュ動作時に、メモリセルに保持されている電荷を補うために動作する。例えば、メモリセルの記憶ノードがリークパスを介して他のノードに接続されているとき、メモリセルに保持されている電荷が時間とともに減少するのが速くなるためリフレッシュ特性が悪化する。また、１つのワード線に接続される複数のメモリセルが、論理１のデータ（電荷）を保持しているとき、リフレッシュ動作時にはセンスアンプからメモリセルに論理1のデータを書き戻すためセンスアンプの論理1側の電源線のレベルは一時的に低下する。これは論理０のデータを保持するメモリセルの個数に比べて論理１のデータを保持するメモリセルの個数の比率が高いほど顕著となる。電源ノイズによりセンスアンプの正常な動作が阻害されると、メモリセルに保持されているデータが破壊するおそれがある。

本発明の目的は、センスアンプで増幅されるデータのパターンを所定の頻度で変えることで、センスアンプの動作マージンの低下を防止することである。

本発明の一形態では、半導体メモリは、複数のメモリセルと、メモリセルにそれぞれ接続される複数のワード線とを各々含む複数のメモリブロックと、第１リフレッシュアドレス信号をリフレッシュ要求信号に応じて生成するリフレッシュアドレスカウンタと、メモリブロックに対応してそれぞれ設けられ、第１リフレッシュアドレス信号に基づいてメモリブロック毎に値が異なる複数の第２リフレッシュアドレス信号をそれぞれ生成するとともに、複数の第２リフレッシュアドレス信号の値の組み合わせパターンを所定数のリフレッシュ動作毎に変更する複数のアドレス変換部と、メモリブロックに対応してそれぞれ設けられ、外部から供給される第１外部アドレス信号または第２リフレッシュアドレス信号に応じてワード線の１つを選択する複数のワード制御部と、メモリブロックに対応してそれぞれ設けられ、ワード制御部により選択されるワード線の１つに接続されるメモリセルに保持されているデータ信号を増幅する複数のセンスアンプとを有している。

センスアンプで増幅されるデータのパターンを所定の頻度で変えることができ、センスアンプの動作マージンの低下を防止できる。

一実施形態における半導体メモリの例を示している。 図1に示した半導体メモリのリフレッシュ動作の例を示している。 別の実施形態における半導体メモリの例を示している。 図３に示したメモリセルアレイの例を示している。 図４に示したセル部およびセンスアンプ領域の例を示している。 図５に示したセンスアンプ領域の例を示している。 図３に示したリフレッシュアドレスカウンタおよびアドレス変換部の例を示している。 図３に示したアドレス変換部の例を示している。 図３に示したアドレス変換部の例を示している。 図３に示したアドレス変換部の例を示している。 図３に示した半導体メモリの動作の例を示している。 図７から図１０に示したアドレス変換部の動作の例を示している。 図３に示した半導体メモリのリフレッシュ動作の例を示している。 試験モードでのアドレス変換部の動作の例を示している。 図３に示した半導体メモリのリフレッシュ動作におけるセンスアンプの動作の例を示している。 別の実施形態におけるアドレス変換部の例を示している。 図１６に示した変換テーブルを有するアドレス変換部の動作の例を示している。 図１６に示したアドレス変換部を有する半導体メモリの動作の例を示している。 別の実施形態におけるリフレッシュアドレスカウンタおよびアドレス変換部の例を示している。 図１９に示したリフレッシュアドレスカウンタおよびアドレス変換部を有する半導体メモリの動作の例を示している。 図１９に示したリフレッシュアドレスカウンタおよびアドレス変換部を有する半導体メモリのリフレッシュ動作の例を示している。 別の実施形態における半導体メモリの例を示している。 別の実施形態における半導体メモリの例を示している。 図２３に示した半導体メモリのリフレッシュ動作の例を示している。 上述した実施形態の半導体メモリが搭載されるシステムの例を示している。

以下、実施形態を図面を用いて説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”の付いている信号は、正論理を示している。先頭に”／”の付いている信号または末尾に”Ｘ”が付いている信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、ＤＲＡＭ（Dynamic Random Access Memory）である。半導体メモリＭＥＭは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。半導体メモリＭＥＭは、メモリブロックの一例である複数のメモリセルアレイＡＲＹ（ＡＲＹＡ、ＡＲＹＢ）、ワード制御部ＷＣＮＴ（ＷＣＮＴＡ、ＷＣＮＴＢ）、センスアンプＳＡ（ＳＡＡ、ＳＡＢ）、メモリセルアレイＡＲＹＡ、ＡＲＹＢに対応するアドレス変換部ＡＣＮＶ（ＡＣＮＶＡ、ＡＣＮＶＢ）およびリフレッシュアドレスカウンタＲＡＣＯＵＮＴを有している。なお、半導体メモリＭＥＭは、３以上のメモリセルアレイＡＲＹを有してもよい。

メモリセルアレイＡＲＹＡは、マトリックス状に配置される複数のメモリセルＭＣと、図の縦方向に並ぶメモリセルＭＣの列にそれぞれ接続される複数のワード線ＷＬＡ（ＷＬＡ０、ＷＬＡ１、...ＷＬＡ７）とを有している。ワード線ＷＬＡは、番号が小さい順に図の左側から配置されている。メモリセルアレイＡＲＹＢは、メモリセルアレイＡＲＹＡと同じ構造を有しており、図の縦方向に並ぶメモリセルＭＣの列にそれぞれ接続される複数のワード線ＷＬＢ（ＷＬＢ０、ＷＬＢ１、...ＷＬＢ７）を有している。ワード線ＷＬＢは、番号が小さい順に図の左側から配置されている。

メモリセルＭＣは、データを保持するためのリフレッシュ動作が必要なダイナミックメモリセルである。リフレッシュ動作は、リフレッシュ要求信号ＲＲＥＱ毎に、ワード線ＷＬＡの１つとワード線ＷＬＢの１つにそれぞれ接続されるメモリセルＭＣで実行される。すなわち、メモリセルアレイＡＲＹＡ、ＡＲＹＢは、リフレッシュ動作時に選択されるワード線のグループ単位で形成される。なお、ワード線ＷＬＡ（またはＷＬＢ）の数は、８本に限定されない。

ワード制御部ＷＣＮＴＡは、アクセス動作またはリフレッシュ動作を実行するために、外部から供給される外部アドレス信号ＥＡＤまたはリフレッシュアドレス信号ＲＦＡＡに応じてワード線ＷＬＡの１つを選択する。ワード制御部ＷＣＮＴＢは、アクセス動作またはリフレッシュ動作を実行するために、外部から供給される外部アドレス信号ＥＡＤまたはリフレッシュアドレス信号ＲＦＡＢに応じてワード線ＷＬＡの１つを選択する。例えば、アクセス動作は、外部アドレス信号ＥＡＤに応じて実行される読み出し動作または書き込み動作である。

センスアンプＳＡＡは、ワード制御部ＷＣＮＴＡにより選択されるワード線ＷＬＡの１つに接続されるメモリセルＭＣに保持されているデータを増幅する。センスアンプＳＡＢは、ワード制御部ＷＣＮＴＢにより選択されるワード線ＷＬＢの１つに接続されるメモリセルＭＣに保持されているデータを増幅する。リフレッシュ動作時にセンスアンプＳＡＡ、ＳＡＢにより増幅されたデータは、メモリセルＭＣに書き戻される。読み出し動作時にセンスアンプＳＡＡ、ＳＡＢにより増幅されたデータは、メモリセルＭＣに書き戻され、かつ半導体メモリＭＥＭの外部に読み出しデータとして出力される。

リフレッシュアドレスカウンタＲＡＣＯＵＮＴは、リフレッシュ動作を実行するワード線ＷＬＡの１つおよびワード線ＷＬＢの１つをメモリセルアレイＡＲＹ毎に選択するためのリフレッシュアドレス信号ＲＦＡを、リフレッシュ要求信号ＲＲＥＱに応じて順に生成する。この例では、ワード線ＷＬＡ（またはＷＬＢ）の数が８本であるため、３ビットのリフレッシュアドレス信号ＲＦＡが生成される。

アドレス変換部ＡＣＮＶＡは、リフレッシュアドレス信号ＲＦＡに基づいてリフレッシュアドレス信号ＲＦＡＡを生成する。アドレス変換部ＡＣＮＶＢは、リフレッシュアドレス信号ＲＦＡに基づいて、リフレッシュアドレス信号ＲＦＡＡと値が異なるリフレッシュアドレス信号ＲＦＡＢを生成する。各リフレッシュアドレス信号ＲＦＡＡ、ＲＦＡＢのビット数は、リフレッシュアドレス信号ＲＦＡのビット数と同じである。

アドレス変換部ＡＣＮＶＡ、ＡＣＮＶＢは、リフレッシュアドレス信号ＲＦＡＡ、ＲＦＡＢの値の組み合わせを、所定数のリフレッシュ動作毎に変更する。例えば、リフレッシュアドレス信号ＲＦＡＡ、ＲＦＡＢの組み合わせは、リフレッシュアドレスカウンタＲＡＣＯＵＮＴのカウンタ値が一巡する毎に変更される。あるいは、リフレッシュアドレス信号ＲＦＡＡ、ＲＦＡＢの組み合わせは、リフレッシュアドレスカウンタＲＡＣＯＵＮＴのカウンタ値が所定の回数巡回する毎に変更される。

図２は、図1に示した半導体メモリＭＥＭのリフレッシュ動作の例を示している。リフレッシュアドレス信号ＲＦＡ、ＲＦＡＡ、ＲＦＡＢの値は２進数（左側が最上位ビット）で示している。リフレッシュアドレス信号ＲＦＡＡ、ＲＦＡＢの値は、ワード線ＷＬＡ、ＷＬＢの番号（すなわち位置）を示す。

例えば、アドレス変換部ＡＣＮＶＡは、リフレッシュアドレス信号ＲＦＡの各ビットと論理０との排他的論理和を求め、求めた論理を有するリフレッシュアドレス信号ＲＦＡＡを生成する。一方、アドレス変換部ＡＣＮＶＢは、リフレッシュアドレスカウンタＲＡＣＯＵＮＴの１巡目のサイクルＲＣ１において、リフレッシュアドレス信号ＲＦＡの最下位ビットの論理を反転し、反転した論理を有するリフレッシュアドレス信号ＲＦＡＢを生成する。すなわち、リフレッシュアドレス信号ＲＦＡＢは、リフレッシュアドレス信号ＲＦＡの最下位ビットと論理１との排他的論理和を求めることで生成される。

アドレス変換部ＡＣＮＶＢは、リフレッシュアドレスカウンタＲＡＣＯＵＮＴの２巡目のサイクルＲＣ２において、リフレッシュアドレス信号ＲＦＡの第２ビットの論理を反転し、反転した論理を有するリフレッシュアドレス信号ＲＦＡＢを生成する。すなわち、サイクルＲＣ２では、リフレッシュアドレス信号ＲＦＡＢは、リフレッシュアドレス信号ＲＦＡの第２ビットと論理１との排他的論理和を求めることで生成される。

アドレス変換部ＡＣＮＶＢは、リフレッシュアドレスカウンタＲＡＣＯＵＮＴの３巡目のサイクルＲＣ３において、リフレッシュアドレス信号ＲＦＡの最上位ビットの論理を反転し、反転した論理を有するリフレッシュアドレス信号ＲＦＡＢを生成する。すなわち、サイクルＲＣ３では、リフレッシュアドレス信号ＲＦＡＢは、リフレッシュアドレス信号ＲＦＡの最上位ビットと論理１との排他的論理和を求めることで生成される。なお、リフレッシュアドレス信号ＲＦＡとの排他的論理和をとるために生成される論理は、リフレッシュアドレス信号ＲＦＡが２巡する毎に変更してもよい。

この実施形態では、フレッシュアドレス信号ＲＦＡＡ、ＲＦＡＢの値の生成順序は互いに異なる。また、生成順序のパターンは、リフレッシュアドレスカウンタＲＡＣＯＵＮＴが一巡するサイクルＲＣ１−ＲＣ３毎に異なる。所定数のリフレッシュ動作毎に、選択されるワード線ＷＬＡ、ＷＬＢの選択順序のパターンの組み合わせを変えることで、リフレッシュされるメモリセルＭＣの組み合わせを変えることができる。換言すれば、センスアンプＳＡで増幅されるデータのパターンを所定の頻度で変えることができる。この結果、リフレッシュ動作におけるセンスアンプＳＡの電源線の電圧降下量を平均化でき、センスアンプＳＡの動作マージンが低下することを防止できる。

これに対して、複数のメモリブロックを有する一般的なＤＲＡＭでは、リフレッシュ動作時に、共通のリフレッシュアドレス信号が各メモリブロックに供給され、同じ番号のワード線が選択される。すなわち、ワード線の選択順序のパターンの組み合わせは変更されない。例えば、１つのワード線に接続されるメモリセルのほとんどが論理１を保持しているとき、リフレッシュ動作によりセンスアンプからメモリセルに供給される電荷量は増える。これにより、センスアンプの電源線の電圧降下量は大きくなり、センスアンプの動作マージンは低下する。さらに、メモリセルの記憶ノードが高抵抗のリークパス（欠陥）を介して他のノードに接続されているとき、メモリセルの電荷の保持能力は低下する。この結果、リフレッシュ時のセンスアンプからメモリセルへの電荷供給量はさらに増加し、センスアンプの動作マージンはさらに低下する。

以上、この実施形態では、フレッシュアドレス信号ＲＦＡＡ、ＲＦＡＢの値の生成順序のパターンが、サイクルＲＣ１−ＲＣ３毎に変えられる。これにより、リフレッシュ動作時にセンスアンプＳＡで増幅されるデータのパターンを所定の頻度で変えることができ、センスアンプＳＡの動作マージンが低下することを防止できる。特に、メモリセルＭＣにリークパスが存在するときに、センスアンプＳＡの動作マージンの低下を最小限にでき、半導体メモリＭＥＭの信頼性を向上できる。

図３は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、クロック同期タイプのＤＲＡＭである。

半導体メモリＭＥＭは、コマンドデコーダＣＭＤＤ、アドレスラッチ回路ＡＤＬ、データ入出力回路ＤＩＯ、動作制御回路ＯＰＣ、リフレッシュタイマＲＥＦＴ、パルス生成回路ＰＬＳ、リフレッシュアドレスカウンタＲＡＣＯＵＮＴおよび４つのメモリコアＭＣＯＲＥ（ＭＣＯＲＥＡ、ＭＣＯＲＥＢ、ＭＣＯＲＥＣ、ＭＣＯＲＥＤ）を有している。メモリコアＭＣＯＲＥは、データ端子群ＤＱＡ、ＤＱＢ、ＤＱＣ、ＤＱＤに対応して形成されている。

コマンドデコーダＣＭＤＤは、クロック信号ＣＬＫに同期して受けるコマンド信号ＣＭＤをデコードし、デコード結果に応じてアクティブコマンド信号ＡＣＴ、読み出しコマンド信号ＲＤ、書き込みコマンド信号ＷＲ、リフレッシュコマンド信号ＲＥＦおよびプリチャージコマンド信号ＰＲＥ等を出力する。例えば、コマンド信号ＣＭＤは、チップイネーブル信号、ロウアドレスストローブ信号、カラムアドレスストローブ信号、ライトイネーブル信号およびアウトプットイネーブル信号等を含んでいる。なお、クロック信号ＣＬＫは、クロック信号ＣＬＫに同期して動作する他の回路ブロックにも供給される。

アドレスラッチ回路ＡＤＬは、コマンド信号ＣＭＤとともに供給されるアドレス信号ＡＤをラッチし、バンクアドレス信号ＢＡ、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡとしてメモリコアＭＣＯＲＥに出力する。ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡは、共通のアドレス端子ＡＤに供給されてもよく（アドレスマルチプレクス方式）、独立したアドレス端子ＡＤに供給されてもよい（アドレスノンマルチプレクス方式）。

データ入出力回路ＤＩＯは、書き込み動作時に、データ端子群ＤＱＡ、ＤＱＢ、ＤＱＣ、ＤＱＤで受けるデータ信号を対応するメモリコアＭＣＯＲＥＡ、ＭＣＯＲＥＢ、ＭＣＯＲＥＣ、ＭＣＯＲＥＤに出力する。データ入出力回路ＤＩＯは、読み出し動作時に、メモリコアＭＣＯＲＥＡ、ＭＣＯＲＥＢ、ＭＣＯＲＥＣ、ＭＣＯＲＥＤから出力されるデータ信号を対応するデータ端子群ＤＱＡ、ＤＱＢ、ＤＱＣ、ＤＱＤに出力する。

例えば、各データ端子群ＤＱＡ、ＤＱＢ、ＤＱＣ、ＤＱＤは、８ビット（ＤＱ０−ＤＱ７、ＤＱ８−ＤＱ１５、ＤＱ１６−ＤＱ２３、ＤＱ２４−ＤＱ３１）である。なお、データ端子ＤＱの数は、３２ビットに限定されない。また、メモリコアＭＣＯＲＥおよびデータ端子群の数は、４つに限定されない。

動作制御回路ＯＰＣは、コマンドデコーダＣＭＤＤからの信号またはリフレッシュタイマＲＥＦＴからの内部リフレッシュ要求信号ＩＲＥＦに応答して、アクティブ動作、読み出し動作、書き込み動作、リフレッシュ動作またはプリチャージ動作を実行するための制御信号（タイミング信号）を各メモリコアＭＣＯＲＥに出力する。具体的には、動作制御回路ＯＰＣは、アクティブコマンド信号ＡＣＴに応答してワード線ＷＬ（図４）を活性化し、センスアンプＳＡを動作させるための制御信号を出力する。動作制御回路ＯＰＣは、ワード線ＷＬの活性化中に読み出しコマンド信号ＲＤに応答して、センスアンプＳＡにラッチされたデータ信号をデータ入出力回路ＤＩＯに出力するための制御信号を出力する。

動作制御回路ＯＰＣは、ワード線ＷＬの活性化中に書き込みコマンド信号ＷＲに応答して、データ入出力回路ＤＩＯから供給されるデータ信号をメモリセルＭＣ(図４）に書き込むための制御信号を出力する。動作制御回路ＯＰＣは、ワード線ＷＬの非活性化中にリフレッシュコマンド信号ＲＥＦまたは内部リフレッシュ要求信号ＩＲＥＦに応答して、ワード線ＷＬ（図４）を所定の期間活性化し、センスアンプＳＡを所定の期間動作させるための制御信号を出力する。動作制御回路ＯＰＣは、ワード線ＷＬの活性化中にプリチャージコマンド信号ＰＲＥに応答して、ワード線ＷＬを非活性化するための制御信号を出力する。

リフレッシュタイマＲＥＦＴは、所定の周期で内部リフレッシュ要求信号ＩＲＥＦを出力する。例えば、リフレッシュタイマＲＥＦＴは、半導体メモリＭＥＭがコマンド信号ＣＭＤの受け付けを禁止するセルフリフレッシュモード中に動作する。セルフリフレッシュモード中、リフレッシュ動作のみが、内部リフレッシュ要求信号ＩＲＥＦの周期毎に実行される。なお、リフレッシュタイマＲＥＦＴは、常に動作させてもよい。このとき、半導体メモリＭＥＭは、外部からのアクセス要求信号（読み出しコマンドＲＤおよび書き込みコマンドＷＲ）とリフレッシュ要求信号ＩＲＥＦとの優先順を調停する調停回路を有する。あるいは、１回の読み出しアクセスサイクル時間（１回の書き込みアクセスサイクル時間）は、読み出し動作時間（書き込み動作時間）とリフレッシュ動作時間の合計以上に設定される。

パルス生成回路ＰＬＳは、リフレッシュコマンド信号ＲＥＦまたは内部リフレッシュ要求信号ＩＲＥＦに応答して、パルス状のリフレッシュ要求信号ＲＲＥＱを生成する。なお、リフレッシュコマンド信号ＲＥＦおよび内部リフレッシュ要求信号ＩＲＥＦがパルス信号のとき、パルス生成回路ＰＬＳの代わりにオア回路が配置される。リフレッシュアドレスカウンタＲＡＣＯＵＮＴは、リフレッシュ要求信号ＲＲＥＱに応答してカウント動作し、リフレッシュアドレス信号ＲＦＡを順に生成する。

４つのメモリコアＭＣＯＲＥは、アドレス変換部ＡＣＮＶ（ＡＣＮＶＡ、ＡＣＮＶＢ、ＡＣＮＶＣ、ＡＣＮＶＤ）を除き、互いに同じ回路である。すなわち、メモリセルアレイＡＲＹ（ＡＲＹＡ、ＡＲＹＢ、ＡＲＹＣ、ＡＲＹＤ）は、互いに同じ回路レイアウトを有している。ここでは、メモリコアＭＣＯＲＥＡについて説明する。

メモリコアＭＣＯＲＥＡは、アドレス変換部ＡＣＮＶＡ、セレクタＳＥＬおよび複数のバンクＢＫ（ＢＫ０、ＢＫ１、ＢＫ２、ＢＫ３）を有している。各バンクＢＫは、メモリブロックの一例であるメモリセルアレイＡＲＹＡと、ロウデコーダＲＤＥＣと、コラムデコーダＣＤＥＣとを有している。メモリコアＭＣＯＲＥＡがアクセスされるとき、バンクアドレス信号ＢＡにより選択されるバンクＢＫ０−ＢＫ３のいずれかが動作する。なお、メモリコアＭＣＯＲＥＡおよび他のメモリコアＭＣＯＲＥＢ、ＭＣＯＲＥＣ、ＭＣＯＲＥＤは、１つのバンクＢＫ０のみを有していてもよい。

アドレス変換部ＡＣＮＶＡは、リフレッシュアドレス信号ＲＦＡの少なくとも１ビットの値を論理演算し、リフレッシュアドレス信号ＲＦＡＡとして出力する。なお、他のアドレス変換部ＡＣＮＶＢ、ＡＣＮＶＣ、ＡＣＮＶＤは、論理演算するための論理回路（演算式）が異なることを除き、アドレス変換部ＡＣＮＶＡと同じ回路である。すなわち、アドレス変換部ＡＣＮＶＢ、ＡＣＮＶＣ、ＡＣＮＶＤは、リフレッシュアドレス信号ＲＦＡＡとは値が異なるリフレッシュアドレス信号ＲＦＡＢ、ＲＦＡＣ、ＲＦＡＤを生成する。

セレクタＳＥＬは、リフレッシュ要求信号ＲＲＥＱが出力されるリフレッシュ動作時に、リフレッシュアドレス信号ＲＦＡＡを選択してロウデコーダＲＤＥＣに出力する。セレクタＳＥＬは、アクティブコマンド信号ＡＣＴが生成されるアクティブ動作時に、ロウアドレス信号ＲＡを選択してロウデコーダＲＤＥＣに出力する。なお、セレクタＳＥＬが受けるリフレッシュ要求信号ＲＲＥＱは、パルス生成回路ＰＬＳからのリフレッシュ要求信号ＲＲＥＱのパルス幅を引き延ばした信号であり、リフレッシュ動作の期間を示す。

ロウデコーダＲＤＥＣは、セレクタＳＥＬを介して供給されるアドレス信号に応じてワード線ＷＬ（図４）のいずれかを選択する。すなわち、ロウデコーダＲＤＥＣは、半導体メモリＭＥＭの外部から供給されるロウアドレスＲＡまたはリフレッシュアドレス信号ＲＦＡＡに応じてワード線ＷＬの１つを選択するワード制御部として動作する。コラムデコーダＣＤＥＣは、コラムアドレス信号ＣＡに応じて所定数のビット線対ＢＬ、／ＢＬ（図４）を選択する。メモリセルアレイＡＲＹの例は、図４から図６に示す。

図４は、図３に示したメモリセルアレイＡＲＹ（ＡＲＹＡ、ＡＲＹＢ、ＡＲＹＣ、ＡＲＹＤのいずれか）の例を示している。例えば、メモリセルアレイＡＲＹは、８つのセル部ＣＵと、一対のセル部ＣＵの間にそれぞれ配置されるセンスアンプ領域ＳＡＡＲとを有している。例えば、各セル部ＣＵは、ロウアドレス信号ＲＡまたはリフレッシュアドレス信号ＲＦＡＡ、ＲＦＡＢ、ＲＦＡＣ、ＲＦＡＤの下位９ビットにより識別される５１２本のワード線ＷＬを有している。例えば、５１２本のワード線ＷＬの番号は、センスアンプＳＡに近い側か遠い側に向けて昇順に付けられる。ワード線ＷＬの番号は、ロウアドレスＲＡおよびリフレッシュアドレス信号ＲＦＡＡ、ＲＦＡＢ、ＲＦＡＣ、ＲＦＡＤにより示される。また、８つのセル部ＣＵは、ロウアドレス信号ＲＡの上位３ビットまたはリフレッシュアドレス信号ＲＦＡの上位３ビットにより識別される。

例えば、各セル部ＣＵは、２０４８組のビット線対ＢＬ、／ＢＬを有しており、８ビットのデータ端子ＤＱに対応する８組のビット線対ＢＬ、／ＢＬが、８ビットのコラムアドレス信号ＣＡにより選択される。

図５は、図４に示したセル部ＣＵおよびセンスアンプ領域ＳＡＡＲの例を示している。セル部ＣＵは、マトリックス状に配置された複数のメモリセルＭＣと、メモリセルＭＣに接続される複数のワード線ＷＬおよび複数の相補のビット線対ＢＬ、／ＢＬとを有している。ワード線ＷＬは、図の縦方向に並ぶメモリセルＭＣの列に交互に接続されている。相補のビット線ＢＬ、／ＢＬは、図の横方向に並ぶダイナミックメモリセルＭＣの列に交互に接続されている。

メモリセルＭＣは、データを電荷として保持するためのキャパシタと、キャパシタの一端をビット線ＢＬ（または／ＢＬ）に接続するためのトランスファトランジスタとを有している。トランスファトランジスタのゲートはワード線ＷＬに接続されている。キャパシタの他端は、三角印で示す基準電圧線に接続されている。例えば、基準電圧線の電圧は、センスアンプＳＡに供給される内部電源電圧ＶＩＩ（図６）の半分である。

キャパシタの脇に付けた”０”または”１”は、メモリセルＭＣが保持している論理の一例を示している。図５の縦方向に隣接するメモリセルＭＣのキャパシタ間を接続する太線の抵抗は、不良の原因となる高抵抗成分を示している。高抵抗成分は、図５の横方向に隣接するキャパシタ間にも接続される。あるいは、高抵抗成分は、キャパシタとトランスファトランジスあの拡散層との間にも接続される。高抵抗成分が出現する位置は、不良モードによって異なる。高抵抗成分による影響については、図１５で説明する。

センスアンプ領域ＳＡＡＲは、ビット線スイッチＢＳＷ、センスアンプＳＡ、コラムスイッチＣＳＷ、プリチャージ回路ＰＲＥおよびビット線スイッチＢＳＷを有している。

図６は、図５に示したセンスアンプ領域ＳＡＡＲの例を示している。ビット線スイッチＢＳＷは、ビット線対ＢＬ、／ＢＬをセンスアンプＳＡに接続するために、ゲートでビット線制御信号ＢＴＬ（またはＢＴＲ）を受けるｎＭＯＳトランジスタ対を有している。半導体メモリＭＥＭの読み出し動作、書き込み動作またはリフレッシュ動作において、ビット線制御信号ＢＴＬ、ＢＴＲの一方がロウレベルに設定される。これにより、センスアンプＳＡは、隣接するセル部ＣＵの一方のみに選択的に接続される。

センスアンプＳＡは、入力と出力が互いに接続された一対のＣＭＯＳインバータＩＶ１、ＩＶ２を有している。ＣＭＯＳインバータＩＶ１、ＩＶ２のｐＭＯＳトランジスタＰ１、Ｐ２のソースは、センスアンプ活性化信号線ＬＥＺに接続されている。ｎＭＯＳトランジスタＮ１、Ｎ２のソースは、センスアンプ活性化信号線ＬＥＸに接続されている。センスアンプＳＡは、センスアンプ活性化信号線ＬＥＺが内部電源線ＶＩＩに接続され、センスアンプ活性化信号線ＬＥＸが接地線ＶＳＳに接続されるときに動作し、ビット線対ＢＬ、／ＢＬの電圧差を増幅する。内部電源電圧ＶＩＩは、電源電圧ＶＤＤを用いて半導体メモリＭＥＭ内部で生成される。

コラムスイッチＣＳＷは、ビット線対ＢＬ、／ＢＬをデータ線対ＤＴ、／ＤＴに接続するｎＭＯＳトランジスタ対を有している。コラムスイッチＣＳＷのｎＭＯＳトランジスタ対は、ゲートでハイレベルのコラム選択信号ＣＬＺを受けているときにオンする。

プリチャージ回路ＰＲＥは、ビット線対ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲに接続するｎＭＯＳトランジスタ対と、ビット線対ＢＬ、／ＢＬをイコライズするｎＭＯＳトランジスタとを有している。プリチャージ回路ＰＲＥのｎＭＯＳトランジスタは、ゲートでハイレベルのプリチャージ制御信号ＰＲＥＺを受けているときにオンする。例えば、プリチャージ電圧線ＶＰＲの電圧は、内部電源電圧ＶＩＩの半分に設定される。

図４に示した各セル部ＣＵは、２０４８組のビット線対ＢＬ、／ＢＬに対応する２０４８個のセンスアンプＳＡに接続されている。このため、リフレッシュ動作において、２０４８個のセンスアンプＳＡが同時に動作する。例えば、１つのワード線ＷＬに接続される２０４８個のメモリセルＭＣの全てが論理１を保持しているとき、センスアンプＳＡは、リフレッシュ動作において全てのメモリセルＭＣに論理１を再書き込みする。このとき、センスアンプＳＡの電源線であるセンスアンプ活性化信号線ＬＥＺに流れる電流は最大になり、電圧降下量である電源ノイズも最大になる。あるいは、１つのワード線ＷＬに接続される２０４８個のメモリセルＭＣの全てが論理０を保持しているとき、センスアンプＳＡは、リフレッシュ動作において全てのメモリセルＭＣに論理０を再書き込みする。このとき、センスアンプＳＡの別の電源線であるセンスアンプ活性化信号線ＬＥＸに流れる電流は最大になり、電圧上昇量である電源ノイズも最大になる。

図７は、図３に示したリフレッシュアドレスカウンタＲＡＣＯＵＮＴおよびアドレス変換部ＡＣＮＶＡの例を示している。リフレッシュアドレスカウンタＲＡＣＯＵＮＴは、直列に接続された１２個のラッチ回路ＬＴ１を有している。各ラッチ回路ＬＴ１は、クロック端子で受ける信号の立ち下がりエッジに同期して、データ端子Ｄで受ける論理をラッチし、ラッチした論理をリフレッシュアドレス信号ＲＦＡ（ＲＦＡ０−ＲＦＡ１１のいずれか）として出力する。

データ端子Ｄには、出力端子の論理を反転した信号が供給される。初段のラッチ回路ＬＴ１は、クロック端子でリフレッシュ要求信号ＲＲＥＱを受けて動作する。２段目から最終段のラッチ回路ＬＴ１は、クロック端子で前段のラッチ回路ＬＴ１の出力を受けて動作する。これにより、リフレッシュアドレスカウンタＲＡＣＯＵＮＴは、リフレッシュアドレス信号ＲＦＡ１１−ＲＦＡ０を順に生成する１２ビットのインクリメントカウンタとして動作する。

アドレス変換部ＡＣＮＶＡは、直列に接続された３つのラッチ回路ＬＴＴ、ＬＴＢ、ＬＴＢと、３つのアンド回路ＡＮＤと、３つの排他的論理和回路ＸＯＲと、バッファ回路ＢＵＦ１、ＢＵＦ２とを有している。ラッチ回路ＬＴＴは、リセット端子ＲＳに供給されるハイレベルのスタータ信号ＳＴＴに応答して論理１状態にリセットされ、ハイレベルのアドレス変換信号ＡＣＡ（ＡＣＡ０）を出力する。

ラッチ回路ＬＴＢは、リセット端子ＲＳに供給されるハイレベルのスタータ信号ＳＴＴに応答して論理０状態にリセットされ、ロウレベルのアドレス変換信号ＡＣＡ（ＡＣＡ１またはＡＣＡ２）を出力する。ラッチ回路ＬＴＴ、ＬＴＢは、論理１または論理０にリセットされる記憶段として動作する。スタータ信号ＳＴＴは、パワーオンリセット信号と同様に、半導体メモリＭＥＭのパワーオン時に一時的にハイレベルに設定され、あるいは、試験モード中に試験コマンド等に応答して一時的にハイレベルに設定される。

各ラッチ回路ＬＴＴ、ＬＴＢは、クロック端子で受けるシフト信号ＳＦＴの立ち下がりエッジに同期して、データ端子Ｄで受ける論理をラッチし、ラッチした論理をアドレス変換信号ＡＣＡ（ＡＣＡ２−ＡＣＡ０のいずれか）として出力する。初段のラッチ回路ＬＴＴのデータ端子は、２段目のラッチ回路ＬＴＢに対応するアンド回路ＡＮＤの出力を受ける。２段目のラッチ回路ＬＴＢのデータ端子は、最終段のラッチ回路ＬＴＢに対応するアンド回路ＡＮＤの出力を受ける。最終段のラッチ回路ＬＴＢのデータ端子は、初段のラッチ回路ＬＴＴに対応するアンド回路ＡＮＤの出力を受ける。

これにより、３つのラッチ回路ＬＴＴ、ＬＴＢは、シフト信号ＳＦＴに同期して出力する論理値をシフトするシフトレジスタＳＦＲとして動作する。すなわち、各ラッチ回路ＬＴＴ、ＬＴＢは、シフトレジスタＳＦＲの記憶段として機能する。シフトレジスタＳＦＲは、リフレッシュアドレス信号ＲＦＡ１１が論理１から論理０に変化するときにシフト動作し、アドレス変換信号ＡＣＡ２−ＡＣＡ０の論理を変更する。後述するように、リフレッシュアドレス信号ＲＦＡＡ２−ＲＦＡＡ０の値の生成順序のパターンは、リフレッシュアドレスカウンタＲＡＣＯＵＮＴが一巡する毎に変更される。

アンド回路ＡＮＤは、ラッチ回路ＬＴＴ、ＬＴＢ、ＬＴＢの出力にそれぞれ接続されている。各アンド回路ＡＮＤは、マスク信号ＭＳＫＺがハイレベルに設定されているときに、アドレス変換信号ＡＣＡの論理に拘わりなくロウレベルを出力するマスク回路として動作する。このとき、リフレッシュアドレス信号ＲＦＡＡの変換機能は無効になる。

マスク信号ＭＳＫＺは、試験信号の一種であり、半導体メモリＭＥＭの試験工程（製造工程の１つ）等において、全てのメモリコアＭＣＯＲＥで同じ番号のワード線ＷＬに接続されるメモリセルＭＣのリフレッシュ動作を実行するときにハイレベルに設定される。試験工程では、後述する図１５で説明するように、センスアンプＳＡの動作マージンを厳しくして動作試験が実施される。これにより、半導体メモリＭＥＭの出荷後の不良の発生率を低くでき、信頼性を向上できる。

一方、半導体メモリＭＥＭが図２５に示すシステムＳＹＳに搭載されているとき、マスク信号ＭＳＫＺはロウレベルに固定され、リフレッシュアドレス信号ＲＦＡＡの変換機能は有効になる。半導体メモリＭＥＭは、マスク信号ＭＳＫＺを受ける専用の試験端子を有している。あるいは、半導体メモリＭＥＭは、試験コマンドに応じて書き換えられるレジスタの設定値に応じてマスク信号ＭＳＫＺの論理レベルを決定してもよい。

排他的論理和回路ＸＯＲは、アンド回路ＡＮＤの出力にそれぞれ接続されている。各排他的論理和回路ＸＯＲは、対応するアンド回路ＡＮＤの出力がロウレベルのときに、リフレッシュアドレス信号ＲＦＡ（ＲＦＡ０−ＲＦＡ２のいずれか）をリフレッシュアドレス信号ＲＦＡＡ（ＲＦＡＡ０−ＲＦＡＡ２のいずれか）として出力する。各排他的論理和回路ＸＯＲは、対応するアンド回路ＡＮＤの出力がハイレベルのときに、リフレッシュアドレス信号ＲＦＡ（ＲＦＡ０−ＲＦＡ２のいずれか）の論理を反転して、リフレッシュアドレス信号ＲＦＡＡ（ＲＦＡＡ０−ＲＦＡＡ２のいずれか）として出力する。

バッファ回路ＢＵＦ１は、リフレッシュアドレス信号ＲＦＡ１１をシフト信号ＳＦＴとして出力する。すなわち、バッファ回路ＢＵＦ１は、リフレッシュアドレスカウンタＲＡＣＯＵＮＴにより生成されるリフレッシュアドレス信号ＲＦＡ１１−ＲＦＡ０が一巡する毎にシフト信号ＳＦＴを生成するシフト生成部として動作する。各バッファ回路ＢＵＦ２は、リフレッシュアドレス信号ＲＦＡ（ＲＦＡ３−ＲＦＡ１１のいずれか）をリフレッシュアドレス信号ＲＦＡＡ（ＲＦＡＡ３−ＲＦＡＡ１１のいずれか）として出力する。

なお、ラッチ回路ＬＴＴ、ＬＴＢ、アンド回路ＡＮＤおよび排他的論理和回路ＸＯＲの数を増加または減少させることで、値を変換するリフレッシュアドレス信号ＲＦＡＡのビット数を増加または減少できる。この数は、リフレッシュを行うワード線の順序の入替えを行った際に、ある特定のワード線についてリフレッシュが行われる時間間隔が長くなり過ぎることによって、データが消滅してしまわないよう、適切に設定される。図８から図１０に示すアドレス変換部ＡＣＮＶＢ、ＡＣＮＶＣ、ＡＣＮＶＤでも同様に、値を変換するリフレッシュアドレス信号ＲＦＡＢ、ＲＦＡＣ、ＲＦＡＤのビット数を増加または減少できる。

図８は、図３に示したアドレス変換部ＡＣＮＶＢの例を示している。図７に示したアドレス変換部ＡＣＮＶＡと同じ要素については、詳細な説明は省略する。アドレス変換部ＡＣＮＶＢは、シフトレジスタＳＦＲを形成するラッチ回路ＬＴＴ（またはＬＴＢ）の配置が、アドレス変換部ＡＣＮＶＡと相違している。その他の構成は、アドレス変換部ＡＣＮＶＡと同じである。

リフレッシュアドレス信号ＲＦＡ０の論理を変換するためのラッチ回路ＬＴＴは、スタータ信号ＳＴＴによるリセット時に、アドレス変換信号ＡＣＢ０を論理１に設定する。リフレッシュアドレス信号ＲＦＡ１の論理を変換するためのラッチ回路ＬＴＴは、スタータ信号ＳＴＴによるリセット時に、アドレス変換信号ＡＣＢ１を論理１に設定する。リフレッシュアドレス信号ＲＦＡ２の論理を変換するためのラッチ回路ＬＴＢは、スタータ信号ＳＴＴによるリセット時に、アドレス変換信号ＡＣＢ２を論理０に設定する。これにより、リフレッシュアドレス信号ＲＦＡＢ２−ＲＦＡＢ０は、リフレッシュアドレス信号ＲＦＡＡ２−ＲＦＡＡ０と異なる論理に設定される。また、リフレッシュアドレス信号ＲＦＡＢ２−ＲＦＡＢ０の値の生成順序のパターンは、リフレッシュアドレスカウンタＲＡＣＯＵＮＴが一巡する毎に変更される。

図９は、図３に示したアドレス変換部ＡＣＮＶＣの例を示している。図７に示したアドレス変換部ＡＣＮＶＡと同じ要素については、詳細な説明は省略する。アドレス変換部ＡＣＮＶＣは、シフトレジスタＳＦＲを形成するラッチ回路ＬＴＴ（またはＬＴＢ）の配置が、アドレス変換部ＡＣＮＶＡと相違している。その他の構成は、アドレス変換部ＡＣＮＶＡと同じである。

アドレス変換部ＡＣＮＶＣでは、リフレッシュアドレス信号ＲＦＣ２−ＲＦＣ０にそれぞれ対応して、ラッチ回路ＬＴＴ、ＬＴＴ、ＬＴＢが配置される。ラッチ回路ＬＴＴ、ＬＴＴ、ＬＴＢは、アドレス変換信号ＡＣＣ２−ＡＣＣ０をそれぞれ出力する。アドレス変換部ＡＣＮＶＣにおいても、リフレッシュアドレス信号ＲＦＡＣ２−ＲＦＡＣ０の値の生成順序のパターンは、リフレッシュアドレスカウンタＲＡＣＯＵＮＴが一巡する毎に変更される。

図１０は、図３に示したアドレス変換部ＡＣＮＶＤの例を示している。図７に示したアドレス変換部ＡＣＮＶＡと同じ要素については、詳細な説明は省略する。アドレス変換部ＡＣＮＶＤは、シフトレジスタＳＦＲを形成するラッチ回路ＬＴＴ（またはＬＴＢ）の配置が、アドレス変換部ＡＣＮＶＡと相違している。その他の構成は、アドレス変換部ＡＣＮＶＡと同じである。

アドレス変換部ＡＣＮＶＤでは、リフレッシュアドレス信号ＲＦＤ２−ＲＦＤ０にそれぞれ対応して、ラッチ回路ＬＴＴ、ＬＴＢ、ＬＴＢが配置される。ラッチ回路ＬＴＴ、ＬＴＢ、ＬＴＢは、アドレス変換信号ＡＣＤ２−ＡＣＤ０をそれぞれ出力する。アドレス変換部ＡＣＮＶＤにおいても、リフレッシュアドレス信号ＲＦＡＤ２−ＲＦＡＤ０の値の生成順序のパターンは、リフレッシュアドレスカウンタＲＡＣＯＵＮＴが一巡する毎に変更される。

図１１は、図３に示した半導体メモリＭＥＭの動作の例を示している。半導体メモリＭＥＭは、アクティブコマンドＡＣＴとともに受けるロウアドレス信号ＲＡ（＝ｍ）を各メモリコアＭＣＯＲＥに供給する（図１１（ａ））。データ端子群ＤＱＡ、ＤＱＢ、ＤＱＣ、ＤＱＤにそれぞれ対応する４つのメモリコアＭＣＯＲＥのロウデコーダＲＤＥＣは、共通のロウアドレス信号ＲＡを受け、同じ番号のワード線ＷＬを活性化する。ワード線ＷＬの活性化状態は、プリチャージコマンドＰＲＥを受けるまで維持される。

この後、半導体メモリＭＥＭは、例えば、書き込みコマンドＷＲとともに受けるコラムアドレス信号ＣＡ（＝ａ）を各メモリコアＭＣＯＲＥに供給する（図１１（ｂ））。データ端子群ＤＱＡ、ＤＱＢ、ＤＱＣ、ＤＱＤにそれぞれ対応する４つのメモリコアＭＣＯＲＥのコラムデコーダＣＤＥＣは、コラムアドレス信号ＣＡに応じたコラムスイッチＣＳＷを所定の期間オンする。そして、データ端子群ＤＱＡ、ＤＱＢ、ＤＱＣ、ＤＱＤで受けるデータが、コラムアドレス信号ＣＡに対応するメモリセルＭＣに書き込まれる。半導体メモリＭＥＭは、プリチャージコマンドＰＲＥを受けたときに、活性化されているワード線ＷＬを非活性化し、ビット線対ＢＬ、／ＢＬをプリチャージする（図１１（ｃ））。

一方、半導体メモリＭＥＭは、リフレッシュコマンド信号ＲＥＦに応答してリフレッシュ要求信号ＲＲＥＱを生成する（図１１（ｄ））。リフレッシュ要求信号ＲＲＥＱは、４つのメモリコアＭＣＯＲＥに供給される。このとき、データ端子群ＤＱＡ、ＤＱＢ、ＤＱＣ、ＤＱＤにそれぞれ対応する４つのメモリコアＭＣＯＲＥのアドレス変換部ＡＣＮＶは、リフレッシュアドレス信号ＲＦＡに基づいて、値が互いに異なるリフレッシュアドレス信号ＲＦＡＡ、ＲＦＡＢ、ＲＦＡＣ、ＲＦＡＤを生成する（図１１（ｅ））。

４つのメモリコアＭＣＯＲＥのロウデコーダＲＤＥＣは、値が互いに異なるリフレッシュアドレス信号ＲＦＡＡ、ＲＦＡＢ、ＲＦＡＣ、ＲＦＡＤを受け、異なる番号のワード線ＷＬを活性化する。そして、活性化されたワード線に対応するセンスアンプＳＡが活性化され、メモリセルＭＣから読み出されるデータ信号を増幅する。増幅されたデータ信号は、メモリセルＭＣに書き戻される。すなわち、リフレッシュ動作が実行される。なお、リフレッシュコマンドＲＥＦの代わりに内部リフレッシュ要求信号ＩＲＥＦが生成されるときにも、リフレッシュ要求信号ＲＲＥＱが生成される。そして、値が互いに異なるリフレッシュアドレス信号ＲＦＡＡ、ＲＦＡＢ、ＲＦＡＣ、ＲＦＡＤによりリフレッシュ動作が実行される。

図１２は、図７から図１０に示したアドレス変換部ＡＣＮＶの動作の例を示している。まず、半導体メモリＭＥＭへの電源電圧ＶＤＤの供給が開始されるとき（パワーオンＰＯＮ）、スタータ信号ＳＴＴは、電源電圧ＶＤＤが所定の値に上昇するまでハイレベルに設定される（図１２（ａ））。各アドレス変換部ＡＣＮＶのラッチ回路ＬＴＴ、ＬＴＢは、スタータ信号ＳＴＴのハイレベル期間にリセットされ、初期状態に設定される。

これにより、アドレス変換部ＡＣＮＶＡのラッチ回路ＬＴＴ、ＬＴＢは、２進数で”００１”のアドレス変換信号ＡＣＡ２−０を出力する。アドレス変換部ＡＣＮＶＢのラッチ回路ＬＴＴ、ＬＴＢは、２進数で”０１１”のアドレス変換信号ＡＣＢ２−０を出力する。アドレス変換部ＡＣＮＶＣのラッチ回路ＬＴＴ、ＬＴＢは、２進数で”１１０”のアドレス変換信号ＡＣＣ２−０を出力する。アドレス変換部ＡＣＮＶＤのラッチ回路ＬＴＴ、ＬＴＢは、２進数で”１００”のアドレス変換信号ＡＣＤ２−０を出力する（図１２（ｂ））。

この例では、マスク信号ＭＳＫＺがロウレベルに非活性化されているため、アドレス変換部ＡＣＮＶＡは、リフレッシュアドレス信号ＲＦＡ２−０とアドレス変換信号ＡＣＡ２−０とを論理演算した値を、リフレッシュアドレス信号ＲＦＡＡ２−０として出力する。同様に、アドレス変換部ＡＣＮＶＢ（またはＡＣＮＶＣ、ＡＣＮＶＤ）は、リフレッシュアドレス信号ＲＦＡ２−０とアドレス変換信号ＡＣＢ２−０（またはＡＣＣ２−０、ＡＣＤ２−０）とを論理演算した値を、リフレッシュアドレス信号ＲＦＡＢ２−０（またはＲＦＡＣ２−０、ＲＦＡＤ２−０）として出力する。

リフレッシュアドレスカウンタＲＡＣＯＵＮＴのカウンタ値が一巡すると、リフレッシュアドレス信号ＲＦＡ１１およびシフト信号ＳＦＴは、ロウレベルに遷移する（図１２（ｃ））。これにより、各アドレス変換部ＡＣＮＶのシフトレジスタＳＦＲは、シフト動作し、アドレス変換信号ＡＣＡ２−０、ＡＣＢ２−０、ＡＣＣ２−０、ＡＣＤ２−０の値を変更する（図１２（ｄ））。これにより、リフレッシュアドレス信号ＲＦＡＡ、ＲＦＡＢ、ＲＦＡＣ、ＲＦＡＤの値の生成順序のパターンは、リフレッシュアドレスカウンタＲＡＣＯＵＮＴが一巡する毎に変更される。

以降、アドレス変換信号ＡＣＡ２−０、ＡＣＢ２−０、ＡＣＣ２−０、ＡＣＤ２−０の値は、リフレッシュアドレスカウンタＲＡＣＯＵＮＴのカウンタ値が一巡する毎に変更される。換言すれば、リフレッシュアドレスカウンタＲＡＣＯＵＮＴのカウンタ値が一巡する毎に、リフレッシュ動作時に４つのメモリコアＭＣＯＲＥで活性化されるワード線ＷＬの選択順序のパターンが変更される。

なお、各アドレス変換部ＡＣＮＶにシフトレジスタＳＦＲと排他的論理和回路ＸＯＲとを形成することで、４０９６通りのリフレッシュアドレス信号ＲＦＡＡ、ＲＦＡＢ、ＲＦＡＣ、ＲＦＡＤを、リフレッシュアドレスカウンタＲＡＣＯＵＮＴが一巡する毎に漏れなく生成できる。さらに、リフレッシュアドレスカウンタＲＡＣＯＵＮＴの最上位ビットＲＦＡ１１により、リフレッシュアドレスカウンタＲＡＣＯＵＮＴが一巡を容易に検出できる。

図１３は、図３に示した半導体メモリＭＥＭのリフレッシュ動作の例を示している。末尾に”ｈ”を付けた数字は１６進数を示す。この例では、アクセス要求信号（アクティブコマンド信号ＡＣＴ、読み出しコマンド信号ＲＤおよび書き込みコマンド信号ＷＲ）は、半導体メモリＭＥＭに供給されず、リフレッシュ動作のみが繰り返し実行される。図３に示したリフレッシュアドレスカウンタＲＡＣＯＵＮＴは、リフレッシュ要求信号ＲＲＥＱの立ち下がりエッジに同期してリフレッシュアドレス信号ＲＦＡ１１−ＲＦＡ０の値を１つずつ増加する（図１３（ａ））。リフレッシュ要求信号ＲＲＥＱは、半導体メモリの外部から供給されるリフレッシュコマンド信号ＲＥＦまたはリフレッシュタイマＲＥＦＴにより生成される内部リフレッシュ要求信号ＩＲＥＦに応答して生成される。

アドレス変換部ＡＣＮＶＡは、リフレッシュアドレス信号ＲＦＡ１１−ＲＦＡ０に変更に応じて、リフレッシュアドレス信号ＲＦＡＡ１１−ＲＦＡＡ０を変更する（図１３（ｂ））。同様に、アドレス変換部ＡＣＮＶＢ（またはＡＣＮＶＣ、ＡＣＮＶＤ）は、リフレッシュアドレス信号ＲＦＡ１１−ＲＦＡ０に変更に応じて、リフレッシュアドレス信号ＲＦＡＢ１１−ＲＦＡＢ０（またはＲＦＡＣ１１−ＲＦＡＣ０、ＲＦＡＤ１１−ＲＦＡＤ０）を変更する。（図１３（ｃ、ｄ、ｅ））。

リフレッシュアドレス信号ＲＦＡ１１−ＲＦＡ０の値が”ＦＦＦｈ”から”０００ｈ”に変わるとき、シフト信号ＳＦＴがロウレベルに変化する（図１３（ｆ））。シフト信号ＳＦＴの立ち下がりエッジに同期して、アドレス変換信号ＡＣＡ２−０、ＡＣＢ２−０、ＡＣＣ２−０、ＡＣＤ２−０の値（組み合わせ）が変更される（図１３（ｇ、ｈ、ｉ、ｊ））。これにより、各アドレス変換部ＡＣＮＶは、生成するリフレッシュアドレス信号ＲＦＡＡ、ＲＦＡＢ、ＲＦＡＣ、ＲＦＡＤの値の生成順序のパターンを変更する。

この実施形態では、リフレッシュアドレス信号ＲＦＡＡ、ＲＦＡＢ、ＲＦＡＣ、ＲＦＡＤの上位９ビットの値は、互いに同じである。リフレッシュアドレス信号ＲＦＡＡ、ＲＦＡＢ、ＲＦＡＣ、ＲＦＡＤの下位３ビットは、互いに相違する。このため、４つのメモリコアＭＣＯＲＥにおいてリフレッシュ動作時に活性化されるワード線ＷＬの位置（番号）は、隣接する８本のワード線ＷＬの中で互いに異なる。

リフレッシュアドレス信号ＲＦＡＡ、ＲＦＡＢ、ＲＦＡＣ、ＲＦＡＤの下位ビットを相違させることで、リフレッシュ動作により１つのワード線ＷＬが活性化される間隔であるリフレッシュ間隔がばらつくことを防止できる。この例では、最も長いリフレッシュ間隔と最も短いリフレッシュ間隔の差は、リフレッシュアドレス信号ＲＦＡＡ、ＲＦＡＢ、ＲＦＡＣ、ＲＦＡＤの３ビット分であり、リフレッシュ要求信号ＩＲＥＦの８周期である。

１２ビットのリフレッシュアドレス信号ＲＦＡ１１−ＲＦＡ０が一巡することにより４０９６回のリフレッシュ動作が実行されるため、リフレッシュ間隔のばらつきは０．２％である。したがって、リフレッシュタイマＲＥＦＴの周期は、必要に応じて０．２％短くすればよい。例えば、リフレッシュタイマＲＥＦＴをセルフリフレッシュモード中に動作させるとき、セルフリフレッシュモードでの消費電力の増加は僅かである。

図１４は、試験モードでのアドレス変換部ＡＣＮＶの動作の例を示している。図１２と同じ動作については、詳細な説明は省略する。この例では、半導体メモリＭＥＭの試験工程において、マスク信号ＭＳＫＺは、半導体メモリＭＥＭを試験するＬＳＩテスタ等の試験装置により、パワーオンＰＯＮの後に、ロウレベルからハイレベルに設定される(図１４(ａ))。これにより、各アドレス変換部ＡＣＮＶのアンド回路ＡＮＤは、無効状態に設定され、アドレス変換信号ＡＣＡ２−０、ＡＣＢ２−０、ＡＣＣ２−０、ＡＣＤ２−０の論理に拘わりなくロウレベルを出力する(図１４(ｂ、ｃ、ｄ、ｅ))。

これにより、リフレッシュアドレス信号ＲＦＡの変換機能は無効になり、全てのメモリコアＭＣＯＲＥにおいて、同じ番号のワード線ＷＬに接続されるメモリセルＭＣがリフレッシュされる。リフレッシュ動作時のワード線ＷＬの選択順序のパターンは、全てのメモリコアＭＣＯＲＥで常に同じになる。このため、図１５で説明するように、センスアンプＳＡの動作マージンを厳しくして動作試験を実施できる。

図１５は、図３に示した半導体メモリＭＥＭのリフレッシュ動作におけるセンスアンプの動作の例を示している。この例では、各メモリコアＭＣＯＲＥの着目する１つのワード線ＷＬに対して、書き込み動作ＷＲが実行され、その後リフレッシュ動作ＲＥＦ（１）、ＲＥＦ（２）、ＲＥＦ（３）が連続して実行される。他のワード線ＷＬに接続されるメモリセルＭＣには、論理１と論理０がランダムに書き込まれている。書き込み動作ＷＲでは、着目するワード線ＷＬに接続される全てのメモリセルＭＣに論理１が書き込まれる。矢印ＷＬは、ワード線ＷＬの活性化期間を示している。矢印ＳＡは、センスアンプＳＡの活性化期間を示している。

一点鎖線は、センスアンプＳＡ用の電源電圧ＳＡ−ＶＩＩおよび接地電圧ＳＡ−ＶＳＳの波形を示している。電源電圧ＳＡ−ＶＩＩは、ハイレベルのセンスアンプ活性化信号線ＬＥＺを生成するために使用される。接地電圧ＳＡ−ＶＳＳは、ロウレベルのセンスアンプ活性化信号ＬＥＸを生成するために使用される。破線は、メモリセルＭＣの記憶ノードＳＮの電圧を示している。記憶ノードＳＮは、図５に示したメモリセルＭＣにおいて、キャパシタとトランスファトランジスタの間のノードである。太い実線は、リフレッシュされるメモリセルＭＣに接続されるビット線ＢＬの電圧を示している。細い実線は、リフレッシュ動作時に参照ビット線として動作するビット線／ＢＬの電圧を示している。

上側の波形は、ワード線ＷＬに接続されるメモリセルＭＣにリーク不良がないとき（正常セル）を示している。中央の波形は、ワード線ＷＬに接続されるメモリセルＭＣにリーク不良があるとき（欠陥セル）を示している。下側の波形は、本実施形態が適用されない半導体メモリＭＥＭにおいて、ワード線ＷＬに接続されるメモリセルＭＣにリーク不良があるとき（欠陥セル）を示している。例えば、リーク不良は、図５に示した高抵抗成分により発生する。

なお、図１５では、説明を簡単にするために、着目する１つのメモリセルＭＣのリフレッシュ動作を示している。また、実際には、リフレッシュ動作ＲＥＦ（１）、ＲＥＦ（２）の間隔およびリフレッシュ動作ＲＥＦ（２）、ＲＥＦ（３）の間隔は、リフレッシュアドレス信号ＲＦＡ１１−ＲＦＡ０が一巡する期間（４０９６回のリフレッシュ動作が実行される期間）に相当する。

正常なメモリセルＭＣでは、リフレッシュ動作において、ワード線ＷＬの活性化によりメモリセルＭＣからビット線ＢＬに電荷が読み出され、記憶ノードＳＮの電圧は低下する（図１５（ａ))。この後、センスアンプＳＡが動作を開始し、ビット線ＢＬ、／ＢＬの電圧差が増幅される（図１５（ｂ））。

この実施形態では、リフレッシュ動作により、活性化されたワード線ＷＬに接続される２０４８個のセンスアンプＳＡが動作し、２０４８個のメモリセルＭＣに論理１が再書き込みされる。このため、電源電圧ＳＡ−ＶＩＩは一時的に低下し、接地電圧ＳＡ−ＶＳＳは一時的に上昇する（図１５（ｃ、ｄ））。すなわち、電源ノイズが発生する。電源電圧ＳＡ−ＶＩＩは、ビット線ＢＬを上昇させるために使用され、接地電圧ＳＡ−ＶＳＳは参照ビット線／ＢＬを下降させるために使用される。

メモリセルＭＣにリーク不良がないとき、リフレッシュ動作のためにワード線ＷＬが活性化されるまでに低下する記憶ノードＳＮの電圧の下降量は僅かである。このため、電源電圧線ＳＡ−ＶＩＩの電源ノイズは小さく、記憶ノードＳＮの電圧は、リフレッシュ動作により電源電圧ＳＡ−ＶＩＩまで容易に上昇する。

メモリセルＭＣにリーク不良があるとき、リフレッシュ動作のためにワード線ＷＬが活性化されるまでに低下する記憶ノードＳＮの電圧の下降量は、正常セルに比べて大きい（図１５（ｅ））。このため、最初のリフレッシュ動作ＲＥＦ（１）では、メモリセルＭＣに十分な再書き込みができない。しかし、２回目以降のリフレッシュ動作ＲＥＦ（２）、ＲＥＦ（３）では、４つのメモリコアＭＣＯＲＥにおいて、リフレッシュ動作の対象のワード線ＷＬの組み合わせが変更される。これによりセンスアンプＳＡを介して論理１が再書き込みされるメモリセルＭＣの数がリフレッシュ動作（１）に比べて少なくなると、電源電圧線ＳＡ−ＶＩＩから記憶ノードＳＮに供給される電荷の総量は小さくなり、電源電圧線ＳＡ−ＶＩＩの電圧降下量は小さくなる（図１５（ｆ））。記憶ノードＳＮに十分な電荷が供給できるため、記憶ノードＳＮの電圧は、最初のリフレッシュ動作ＲＥＦ（１）よりも上昇する（図１５（ｇ））。

このように、リフレッシュ動作が一巡する毎に、リフレッシュ動作の対象のワード線ＷＬの選択順序のパターンを変えることで、メモリセルＭＣに保持されているデータのパターンに依存する電源電圧線ＳＡ−ＶＩＩの電圧降下量は平均化され、最悪時の電圧降下量を小さくできる。この結果、メモリセルＭＣにリーク不良があるときにも、リフレッシュ動作を正常に実行でき、センスアンプＳＡの動作マージンを向上できる。

一方、本実施形態が適用されない半導体メモリＭＥＭ（下側の波形）では、リフレッシュ動作が一巡しても、リフレッシュ動作の対象のワード線ＷＬの組み合わせは変わらない。この例では、リフレッシュ動作毎に、ワード線ＷＬに接続される全てのメモリセルＭＣに論理１が再書き込みされる。このため、電源電圧線ＳＡ−ＶＩＩから記憶ノードＳＮに供給される電荷の総量は大きくなり、電源電圧線ＳＡ−ＶＩＩの電圧降下量は大きくなる。これにより、記憶ノードＳＮに十分な電荷が供給できなくなり、リフレッシュ動作後の記憶ノードＳＮの電圧は、徐々に低下する（図１５（ｈ、ｉ））。リフレッシュ動作ＲＥＦ（３）では、ビット線ＢＬに読み出される電荷量が少ないため、センスアンプＳＡは、ビット線ＢＬ、／ＢＬの電圧差を増幅できず、誤動作する。この結果、メモリセルＭＣに保持されているデータは破壊される。

なお、図１４に示したように、試験工程において、マスク信号ＭＳＫＺをハイレベルに設定することで、下側の波形に示したように、センスアンプＳＡの動作マージンを低くして、リーク不良を見つけ易くできる。リーク不良は、高抵抗成分による不良であるため、冗長回路による救済が可能である。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、各アドレス変換部ＡＣＮＶにシフトレジスタＳＦＲと排他的論理和回路ＸＯＲとを形成することで、４０９６通りのリフレッシュアドレス信号ＲＦＡＡ、ＲＦＡＢ、ＲＦＡＣ、ＲＦＡＤを、簡易かつ漏れなく生成できる。

図１６は、別の実施形態におけるアドレス変換部ＡＣＮＶＡの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のアドレス変換部ＡＣＮＶＡは、図７に示した３つのラッチ回路ＬＴＴ、ＬＴＢの代わりに３つの変換テーブルＣＴＢＬを有している。また、半導体メモリＭＥＭは、リフレッシュアドレス信号ＲＦＡ１１を受けて動作する３ビットのアドレス変換カウンタＡＣＮＶＣを有している。

アドレス変換カウンタＡＣＮＶＣは、リフレッシュアドレス信号ＲＦＡ１１の立ち下がりエッジに同期してカウント動作し、制御信号の一例である３ビットのカウンタ値ＣＮＴ０、ＣＮＴ１、ＣＮＴ２を巡回的に生成する。各変換テーブルＣＴＢＬは、カウンタ値ＣＮＴ２−ＣＮＴ０を入力端子ＩＮ２−ＩＮ０で受け、カウンタ値ＣＮＴ２−ＣＮＴ０が示す位置に記憶されている論理を有するアドレス変換信号ＡＣＡ２−ＡＣＡ０を出力する。すなわち、変換テーブルＣＴＢＬは、図７に示したリフレッシュアドレスカウンタＲＡＣＯＵＮＴが一巡するごとに、アドレス変換信号ＡＣＡ２−ＡＣＡ０の論理を変更する。アドレス変換部ＡＣＮＶＡのその他の構成は、図７に示したアドレス変換部ＡＣＮＶＡと同じである。

アドレス変換部ＡＣＮＶＢ、ＡＣＮＶＣ、ＡＣＮＶＤは、アドレス変換部ＡＣＮＶＡと同様に、３つのラッチ回路ＬＴＴ、ＬＴＢの代わりに３つの変換テーブルＣＴＢＬを有している。変換テーブルＣＴＢＬは、不揮発性メモリや揮発性メモリで形成されてもよく、論理回路で形成されてもよい。変換テーブルＣＴＢＬが、揮発性メモリで形成されるとき、半導体メモリＭＥＭのパワーオン時の初期化シーケンスにおいて、変換テーブルＣＴＢＬに論理が書き込まれる。

変換テーブルＣＴＢＬが生成する論理は、図１７に示す。アドレス変換カウンタＡＣＮＶＣおよびアドレス変換部ＡＣＮＶＡ、ＡＣＮＶＢ、ＡＣＮＶＣ、ＡＣＮＶＤを除く構成は、図３と同様である。すなわち、半導体メモリＭＥＭは、クロック同期タイプのＤＲＡＭである。

図１７は、図１６に示した変換テーブルＣＴＢＬを有するアドレス変換部ＡＣＮＶの動作の例を示している。図１７では、アドレス変換部ＡＣＮＶＢ、ＡＣＮＶＣ、ＡＣＮＶＤに形成される変換テーブルＣＴＢＬの動作の例も示している。アドレス変換部ＡＣＮＶＢ、ＡＣＮＶＣ、ＡＣＮＶＤにより生成されるアドレス変換信号ＡＣＡ２−ＡＣＡ０、ＡＣＢ２−ＡＣＢ０、ＡＣＣ２−ＡＣＣ０、ＡＣＤ２−ＡＣＤ０の値は、互いに異なる。これにより、上述した実施形態と同様に、アドレス変換信号ＡＣＡ２−０、ＡＣＢ２−０、ＡＣＣ２−０、ＡＣＤ２−０の値を、リフレッシュアドレスカウンタＲＡＣＯＵＮＴのカウンタ値が一巡する毎に変更できる。換言すれば、リフレッシュアドレスカウンタＲＡＣＯＵＮＴのカウンタ値が一巡する毎に、リフレッシュ動作時に４つのメモリコアＭＣＯＲＥで活性化されるワード線ＷＬの選択順序のパターンを変更さできる。

図１８は、図１６に示したアドレス変換部ＡＣＮＶＡを有する半導体メモリＭＥＭの動作の例を示している。図１２と同じ動作については、詳細な説明は省略する。この実施形態では、リフレッシュアドレスカウンタＲＡＣＯＵＮＴのカウンタ値が一巡し、シフト信号ＳＦＴがハイレベルからロウレベルに変化する毎に、カウンタ値ＣＮＴ２−ＣＮＴ０が更新される。そして、アドレス変換信号ＡＣＡ２−０、ＡＣＢ２−０、ＡＣＣ２−０、ＡＣＤ２−０の値が変更される。その他の動作は、図１２と同じである。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、変換テーブルＣＴＢＬを用いることで、アドレス変換信号ＡＣＡ２−０、ＡＣＢ２−０、ＡＣＣ２−０、ＡＣＤ２−０の生成パターンを容易に増やすことができる。また、変換テーブルＣＴＢＬがメモリで形成されるとき、変換テーブルの仕様を容易に変更できる。

図１９は、別の実施形態におけるリフレッシュアドレスカウンタＲＡＣＯＵＮＴおよびアドレス変換部ＡＣＮＶＡの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、リフレッシュアドレスカウンタＲＡＣＯＵＮＴおよびアドレス変換部ＡＣＮＶＡに対するリフレッシュアドレス信号ＲＦＡ１１−ＲＦＡ０、ＲＦＡＡ１１−ＲＦＡＡ０のビットの割り当てが、図７と相違している。すなわち、リフレッシュアドレスカウンタＲＡＣＯＵＮＴの下位側のラッチ回路ＬＴ１は、リフレッシュアドレス信号ＲＦＡの上位ビットに割り当てられている。

リフレッシュアドレスカウンタＲＡＣＯＵＮＴとアドレス変換部ＡＣＮＶＡの接続関係は、図７と同じである。このため、シフト信号ＳＦＴは、リフレッシュアドレス信号ＲＦＡ０に応じて生成される。アドレス変換部ＡＣＮＶＡのラッチ回路ＬＴＴ、ＬＴＢ、ＬＴＢは、リフレッシュアドレス信号ＲＦＡ１１−ＲＦＡ９に対応するアドレス変換信号ＡＣＡ１１−ＡＣＡ９を生成する。そして、排他的論理和回路ＸＯＲは、リフレッシュアドレス信号ＲＦＡ１１−ＲＦＡ９とアドレス変換信号ＡＣＡ１１−ＡＣＡ９の排他的論理和をリフレッシュアドレス信号ＲＦＡＡ１１−ＲＦＡＡ９として出力する。

他のアドレス変換部ＡＣＮＶＢ、ＡＣＮＶＣ、ＡＣＮＶＤにおいても、３つのラッチ回路ＬＴＴ、ＬＴＢは、リフレッシュアドレス信号ＲＦＡ１１−ＲＦＡ９に対応するアドレス変換信号ＡＣＢ１１−ＡＣＢ９、ＡＣＣ１１−ＡＣＣ９、ＡＣＤ１１−ＡＣＤ９を生成する。アドレス変換部ＡＣＮＶＢの排他的論理和回路ＸＯＲは、リフレッシュアドレス信号ＲＦＡ１１−ＲＦＡ９とアドレス変換信号ＡＣＢ１１−ＡＣＢ９の排他的論理和をリフレッシュアドレス信号ＲＦＡＢ１１−ＲＦＡＢ９として出力する。

アドレス変換部ＡＣＮＶＣの排他的論理和回路ＸＯＲは、リフレッシュアドレス信号ＲＦＡ１１−ＲＦＡ９とアドレス変換信号ＡＣＣ１１−ＡＣＣ９の排他的論理和をリフレッシュアドレス信号ＲＦＡＣ１１−ＲＦＡＣ９として出力する。アドレス変換部ＡＣＮＶＤの排他的論理和回路ＸＯＲは、リフレッシュアドレス信号ＲＦＡ１１−ＲＦＡ９とアドレス変換信号ＡＣＤ１１−ＡＣＤ９の排他的論理和をリフレッシュアドレス信号ＲＦＡＤ１１−ＲＦＡＤ９として出力する。

リフレッシュアドレスカウンタＲＡＣＯＵＮＴおよびアドレス変換部ＡＣＮＶＡ、ＡＣＮＶＢ、ＡＣＮＶＣ、ＡＣＮＶＤを除く構成は、図３と同様である。すなわち、半導体メモリＭＥＭは、クロック同期タイプのＤＲＡＭである。

図２０は、図１９に示したリフレッシュアドレスカウンタＲＡＣＯＵＮＴおよびアドレス変換部ＡＣＮＶＡを有する半導体メモリＭＥＭの動作の例を示している。この実施形態では、アドレス変換部ＡＣＮＶＡ、ＡＣＮＶＢ、ＡＣＮＶＣ、ＡＣＮＶＤは、シフト信号ＳＦＴの立ち下がりエッジに同期して、アドレス変換信号ＡＣＡ１１−９、ＡＣＢ１１−９、ＡＣＣ１１−９、ＡＣＤ１１−９の組み合わせを変更する。その他の動作は、図１２と同じである。これにより、図１２と同様に、リフレッシュアドレス信号ＲＦＡＡ、ＲＦＡＢ、ＲＦＡＣ、ＲＦＡＤの値の生成順序のパターンは、リフレッシュアドレスカウンタＲＡＣＯＵＮＴが一巡する毎に変更される。

図２１は、図１９に示したリフレッシュアドレスカウンタＲＡＣＯＵＮＴおよびアドレス変換部ＡＣＮＶＡを有する半導体メモリＭＥＭのリフレッシュ動作の例を示している。この実施形態では、図１３のアドレス変換信号ＡＣＡ２−０、ＡＣＢ２−０、ＡＣＣ２−０、ＡＣＤ２−０の代わりにアドレス変換信号ＡＣＡ１１−９、ＡＣＢ１１−９、ＡＣＣ１１−９、ＡＣＤ１１−９が生成される。このため、リフレッシュアドレス信号ＲＦＡＡ１１−０、ＲＦＡＢ１１−０、ＲＦＡＣ１１−０、ＦＲＡＤ１１−０の値が図１３と異なる。その他の動作は図１３と同じである。すなわち、各アドレス変換部ＡＣＮＶは、リフレッシュアドレスカウンタＲＡＣＯＵＮＴのカウンタ値が一巡する毎に、生成するリフレッシュアドレス信号ＲＦＡＡ、ＲＦＡＢ、ＲＦＡＣ、ＲＦＡＤの値の生成順序のパターンを変更する。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。なお、図１９に示したリフレッシュアドレスカウンタＲＡＣＯＵＮＴを、図１６に示した図１６に示したアドレス変換カウンタＡＣＮＶＣおよびアドレス変換部ＡＣＮＶＡを有する半導体メモリＭＥＭに形成してもよい。このとき、アドレス変換カウンタＡＣＮＶＣは、リフレッシュアドレス信号ＲＦＡ０を受けて動作する
図２２は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、クロック同期タイプのＤＲＡＭである。

この実施形態では、メモリコアＭＣＯＲＥＡは、コラムアドレス信号の下位ビットＣＡ１−ＣＡ０＝”００”に割り当てられ、メモリコアＭＣＯＲＥＢは、ＣＡ１−ＣＡ０＝”０１”に割り当てられている。メモリコアＭＣＯＲＥＣは、ＣＡ１−ＣＡ０＝”１０”に割り当てられ、メモリコアＭＣＯＲＥＤは、ＣＡ１−ＣＡ０＝”１１”に割り当てられている。また、各メモリコアＭＣＯＲＥは、データ端子ＤＱ０−ＤＱ３１で受けるデータを保持する。なお、メモリコアＭＣＯＲＥＡ、ＭＣＯＲＥＢ、ＭＣＯＲＥＣ、ＭＣＯＲＥＤは、１つのバンクＢＫ０のみを有していてもよい。

メモリセルアレイＡＲＹの構成は、図４と同様である。但し、図４に示した各セル部ＣＵにおいて、２０４８組のビット線対ＢＬ、／ＢＬは、３２ビットのデータ端子ＤＱ０−３１に対応する６ビットのコラムアドレスＣＡ７−ＣＡ２により選択される。半導体メモリＭＥＭのその他の構成は、コラムデコーダＣＤＥＣの構成が異なることを除き、図３と同様である。アドレス変換部ＡＣＮＶの動作およびリフレッシュ動作は、図３に示した半導体メモリＭＥＭと同じである。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、コラムアドレスＣＡ１−ＣＡ０の割り当てが異なるメモリコアＭＣＯＲＥを有する半導体メモリＭＥＭにおいても、リフレッシュ動作時に４つのメモリコアＭＣＯＲＥで活性化されるワード線ＷＬの選択順序のパターンを、所定の頻度で変更できる。この結果、メモリセルＭＣにリーク不良があるときにも、リフレッシュ動作を正常に実行でき、センスアンプＳＡの動作マージンを向上できる。

なお、図１６に示したアドレス変換カウンタＡＣＮＶＣおよびアドレス変換部ＡＣＮＶＡを有する半導体メモリＭＥＭのメモリコアＭＣＯＲＥの割り当てを、コラムアドレスＣＡ１−ＣＡ０により変えてもよい。あるいは、図１９に示したリフレッシュアドレスカウンタＲＡＣＯＵＮＴおよびアドレス変換部ＡＣＮＶＡを有する半導体メモリＭＥＭのメモリコアＭＣＯＲＥの割り当てを、コラムアドレスＣＡ１−ＣＡ０により変えてもよい。

図２３は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、クロック同期タイプのＤＲＡＭである。

この実施形態の半導体メモリＭＥＭは、４つのメモリコアＭＣＯＲＥＡ、ＭＣＯＲＥＢ、ＭＣＯＲＥＣ、ＭＣＯＲＥＤに加えてパリティメモリコアＰＣＯＲＥを有している。パリティメモリコアＰＣＯＲＥは、アドレス変換部ＡＣＮＶＰ、セレクタＳＥＬおよびバンクＢＫ０−ＢＫ３を有している。各バンクＢＫ０−ＢＫ３は、メモリブロックの一例であるメモリセルアレイＡＲＹＰと、ロウデコーダＲＤＥＣと、コラムデコーダＣＤＥＣとを有している。メモリセルアレイＡＲＹＰは、メモリセルアレイＡＲＹＡと同じ回路レイアウトを有している。すなわち、パリティメモリコアＰＣＯＲＥは、アドレス変換部ＡＣＮＶＰを除き、各メモリコアＭＣＯＲＥと同じ回路構成を有している。なお、メモリコアＭＣＯＲＥＡ、ＭＣＯＲＥＢ、ＭＣＯＲＥＣ、ＭＣＯＲＥＤおよびパリティメモリコアＰＣＯＲＥは、１つのバンクＢＫ０のみを有していてもよい。

アドレス変換部ＡＣＮＶＰは、他のアドレス変換部ＡＣＮＶＡ、ＡＣＮＶＢ、ＡＣＮＶＣ、ＡＣＮＶＤとは異なる論理の３ビットのアドレス変換信号を生成する。アドレス変換部ＡＣＮＶＰは、シフトレジスタＳＦＲを構成するラッチ回路ＬＴＴ、ＬＴＢの論理仕様を除き、図７に示したアドレス変換部ＡＣＮＶＡと同じ回路である。そして、アドレス変換部ＡＣＮＶＰは、リフレッシュアドレス信号ＲＦＡ１１−ＲＦＡ９と３ビットのアドレス変換信号の排他的論理和をリフレッシュアドレス信号ＲＦＡＰ（ＲＦＡＰ１１−ＲＦＡＰ９）として出力する。

パリティメモリコアＰＣＯＲＥは、他のメモリコアＭＣＯＲＥと同じ記憶容量を有しており、データ信号ＤＱ３１−ＤＱ０に対するパリティデータＰＤＱ５−ＰＤＱ０（図２４）を記憶する。なお、３２ビットのデータ信号の１ビット誤りを検出し、訂正するために、６ビットのパリティデータが必要である。このため、８ビットのデータ幅のパリティメモリコアＰＣＯＲＥのうち、２ビット分の領域は使用されない。

さらに、半導体メモリＭＥＭは、パリティ制御回路ＰＣＮＴを有している。パリティ制御回路ＰＣＮＴは、書き込み動作時に、データ端子ＤＱ０−３１で受ける書き込みデータ信号のパリティデータを生成する。パリティ制御回路ＰＣＮＴは、３２ビットの書き込みデータ信号を８ビットずつ４つのメモリコアＭＣＯＲＥに供給し、６ビットのパリティデータをパリティメモリコアＰＣＯＲＥに供給する。動作制御回路ＯＰＣは、４つのメモリコアＭＣＯＲＥおよびパリティメモリコアＰＣＯＲＥに書き込み動作を実行する。書き込み動作では、４つのメモリコアＭＣＯＲＥおよびパリティメモリコアＰＣＯＲＥのワード線ＷＬは、ロウアドレスＲＡに基づいて活性化される。すなわち、４つのメモリコアＭＣＯＲＥおよびパリティメモリコアＰＣＯＲＥの各々で活性化されるワード線ＷＬの番号は、互いに同じである。

パリティ制御回路ＰＣＮＴは、読み出し動作時に、４つのメモリコアＭＣＯＲＥから読み出される３２ビットの読み出しデータと、パリティメモリコアＰＣＯＲＥから読み出される６ビットのパリティデータを受ける。パリティ制御回路ＰＣＮＴは、パリティデータを用いて読み出しデータの誤りを訂正し、訂正したデータをデータ入出力回路ＤＩＯを介してデータ端子ＤＱ０−３１に出力する。読み出し動作においても、４つのメモリコアＭＣＯＲＥおよびパリティメモリコアＰＣＯＲＥのワード線ＷＬは、ロウアドレスＲＡに基づいて活性化される。すなわち、４つのメモリコアＭＣＯＲＥおよびパリティメモリコアＰＣＯＲＥの各々で活性化されるワード線ＷＬの番号は、互いに同じである。

なお、リフレッシュ動作は、４つのメモリコアＭＣＯＲＥおよびパリティメモリコアＰＣＯＲＥに対して、共通のリフレッシュアドレス信号ＲＦＡを使用して同時に実行される。但し、リフレッシュアドレス信号ＲＦＡの下位ビットの値は、図１２および図１３と同様に変換される。したがって、４つのメモリコアＭＣＯＲＥおよびパリティメモリコアＰＣＯＲＥの各々で活性化されるワード線ＷＬの番号は互いに異なる。また、リフレッシュアドレスカウンタＲＡＣＯＵＮＴのカウンタ値が一巡する毎に、リフレッシュ動作時に４つのメモリコアＭＣＯＲＥおよびパリティメモリコアＰＣＯＲＥで活性化されるワード線ＷＬの選択順序のパターンが変更される。

図２４は、図２３に示した半導体メモリＭＥＭのリフレッシュ動作の例を示している。上述したように、各メモリコアＭＣＯＲＥおよびパリティメモリコアＰＣＯＲＥでリフレッシュ動作のために活性化されるワード線ＷＬの番号（ロウアドレス信号）は、互いに異なる。例えば、リフレッシュアドレスカウンタＲＡＣＯＵＮＴにより生成されるリフレッシュアドレス信号ＲＦＡ１１−０が”０００ｈ”のとき、リフレッシュ動作の対象のワード線ＷＬの番号は、それぞれ”００４ｈ”、”００５ｈ”、”００３ｈ”、”００２ｈ”、”００１ｈ”である。

このうち、リフレッシュ動作時に、”００４ｈ”に対応するワード線ＷＬに接続されるメモリセルＭＣの１つと、”００５ｈ”に対応するワード線ＷＬに接続されるメモリセルＭＣの１つのデータが破壊されるとする。その後の読み出し動作において、”００４ｈ”に対応する４つのメモリコアＭＣＯＲＥのワード線ＷＬに接続されるメモリセルＭＣからデータが読み出されるとき、パリティ制御回路ＰＣＮＴは、メモリコアＭＣＯＲＥＡの１ビット誤りを検出し、訂正する。同様に、”００５ｈ”に対応する４つのメモリコアＭＣＯＲＥのワード線ＷＬに接続されるメモリセルＭＣからデータが読み出されるとき、パリティ制御回路ＰＣＮＴは、メモリコアＭＣＯＲＥＢの１ビット誤りを検出し、訂正する。すなわち、リフレッシュ動作時に発生した２ビット誤りを１ビット誤りとして検出し、訂正できる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、パリティメモリコアＰＣＯＲＥを有する半導体メモリＭＥＭにおいて、リフレッシュ動作時に互いに異なる番号のワード線ＷＬを活性化することで、異なる番号のワード線ＷＬ上に２ビット誤りがある場合には２つの１ビット誤りとして検出できる。この結果、誤り訂正できない不良の発生確率を低減できる。

なお、図１６に示したアドレス変換カウンタＡＣＮＶＣおよびアドレス変換部ＡＣＮＶＡを有する半導体メモリＭＥＭに、図２３に示したパリティ制御回路ＰＣＮＴおよびパリティメモリコアＰＣＯＲＥを形成してもよい。あるいは、図１９に示したリフレッシュアドレスカウンタＲＡＣＯＵＮＴおよびアドレス変換部ＡＣＮＶＡを有する半導体メモリＭＥＭに、図２３に示したパリティ制御回路ＰＣＮＴおよびパリティメモリコアＰＣＯＲＥを形成してもよい。さらに、図２２に示した半導体メモリＭＥＭに、図２３に示したパリティ制御回路ＰＣＮＴおよびパリティメモリコアＰＣＯＲＥを形成してもよい。

図２５は、上述した実施形態の半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を含んでいる。システムＳＹＳの形態は、シリコン基板上に複数のマクロが集積されたシステムオンチップ、あるいはパッケージ基板上に複数のチップが搭載されたシステムインパッケージのいずれでもよい。

例えば、システムＳＹＳは、ＣＰＵ、ＲＯＭおよび周辺回路ＰＥＲＩと、上述した半導体メモリＭＥＭのいずれかとを有している。ＣＰＵ、ＲＯＭ、周辺回路ＰＥＲＩおよび半導体メモリＭＥＭは、システムバスＳＢＵＳにより互いに接続されている。ＲＯＭは、ＣＰＵにより実行されるプログラムを格納している。ＣＰＵは、ＲＯＭにアクセスするとともに、半導体メモリＭＥＭにアクセスし、システム全体の動作を制御する。周辺回路ＰＥＲＩは、システムＳＹＳに接続される入力装置および出力装置の少なくともいずれかを制御する。システムＳＹＳに搭載された半導体メモリＭＥＭは、ＣＰＵからのアクセス要求に応じて、書き込み動作、読み出し動作およびリフレッシュ動作を実行する。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
複数のメモリセルと、前記メモリセルにそれぞれ接続される複数のワード線とを各々含む複数のメモリブロックと、
第１リフレッシュアドレス信号をリフレッシュ要求信号に応じて生成するリフレッシュアドレスカウンタと、
前記メモリブロックに対応してそれぞれ設けられ、前記第１リフレッシュアドレス信号に基づいて前記メモリブロック毎に値が異なる複数の第２リフレッシュアドレス信号をそれぞれ生成するとともに、前記複数の第２リフレッシュアドレス信号の値の組み合わせパターンを所定数の前記リフレッシュ動作毎に変更する複数のアドレス変換部と、
前記メモリブロックに対応してそれぞれ設けられ、外部から供給される第１外部アドレス信号または前記第２リフレッシュアドレス信号に応じて前記ワード線の１つを選択する複数のワード制御部と、
前記メモリブロックに対応してそれぞれ設けられ、前記ワード制御部により選択される前記ワード線の１つに接続される前記メモリセルに保持されているデータ信号を増幅する複数のセンスアンプと
を備えていることを特徴とする半導体メモリ。
（付記２）
前記各アドレス変換部は、
論理１または論理０にリセットされるｎ個（ｎは自然数）の記憶段を含み、所定数の前記リフレッシュ動作毎に生成されるシフト信号に応答して前記記憶段に保持されている論理を巡回的にシフトするシフトレジスタと、
前記記憶段から出力される論理と前記第１リフレッシュアドレス信号のｎビットの値との排他的論理和を求め、前記第２リフレッシュアドレス信号のｎビットの値として出力する演算回路と
を備えていることを特徴とする付記１記載の半導体メモリ。
（付記３）
前記リフレッシュアドレスカウンタにより生成される前記第１リフレッシュアドレス信号が一巡する毎に前記シフト信号を生成するシフト生成部を備えていること
を特徴とする付記２記載の半導体メモリ。
（付記４）
前記シフト生成部は、前記リフレッシュアドレスカウンタの最上位ビットが前記第１リフレッシュアドレス信号の一巡を示す論理に変化することに応答して前記シフト信号を生成すること
を特徴とする付記３記載の半導体メモリ。
（付記５）
前記各アドレス変換部は、
制御信号の論理に応じて値が異なるｎビット（ｎは自然数）の論理を出力する変換テーブルと、
前記変換テーブルから出力される論理と前記第１リフレッシュアドレス信号のｎビットの値との排他的論理和を求め、前記第２リフレッシュアドレス信号のｎビットの値として出力する演算回路と
を備えていることを特徴とする付記１記載の半導体メモリ。
（付記６）
前記リフレッシュアドレスカウンタの最上位ビットの出力を受けてカウント動作し、カウンタ値を前記制御信号として出力するアドレス変換カウンタを備えていること
を特徴とする付記５記載の半導体メモリ。
（付記７）
前記各アドレス変換部は、前記第１リフレッシュアドレス信号の下位側のｎビットの値を受け、前記第２リフレッシュアドレス信号の下位側のｎビットの値として出力し、
前記第１リフレッシュアドレス信号の残りのビットは、変換されることなく前記第２リフレッシュアドレス信号の残りのビットとして出力されること
を特徴とする付記１ないし付記６のいずれか１項記載の半導体メモリ。
（付記８）
前記各アドレス変換部は、試験信号を受けているときに変換機能を停止し、前記第１リフレッシュアドレス信号を前記第２リフレッシュアドレス信号として出力するマスク回路を備えていること
を特徴とする付記１ないし付記７のいずれか１項記載の半導体メモリ。
（付記９）
前記メモリブロックに書き込まれるデータ信号の誤りを訂正するためのパリティデータ信号を保持するパリティメモリブロックを備え、
前記各メモリブロックに対応してそれぞれ設けられ、前記パリティデータ信号を生成する書き込み動作時および前記パリティデータ信号を用いて前記データ信号の誤りを訂正する読み出し動作時に前記第１外部アドレス信号を選択し、前記リフレッシュ動作時に前記第２リフレッシュアドレス信号を選択し、選択した信号を前記ワード制御部に出力するセレクタと
を備えていることを特徴とする付記１ないし付記８のいずれか１項記載の半導体メモリ。
（付記１０）
データ信号を受ける複数のデータ端子を備え、
前記メモリブロックは、互いに異なるデータ端子で受けるデータ信号をそれぞれ保持すること
を特徴とする付記１ないし付記９のいずれか１項記載の半導体メモリ。
（付記１１）
前記ワード線を選択する第１アドレス信号と、前記第１アドレス信号により選択される前記ワード線の１つに接続される前記メモリセルのうち、データ端子で受けるデータ信号が書き込まれるメモリセルを選択する第２外部アドレス信号とを受けるアドレス端子を備え、
前記メモリブロックは、前記第２外部アドレス信号の割り当てがそれぞれ異なること
を特徴とする付記１ないし付記９のいずれか１項記載の半導体メモリ。
（付記１２）
複数のメモリセルと、前記メモリセルにそれぞれ接続される複数のワード線とを各々含む複数のメモリブロックを備えている半導体メモリの動作方法であって、
第１リフレッシュアドレス信号に基づいて前記メモリブロック毎に値が異なる複数の第２リフレッシュアドレス信号を生成し、
前記複数の第２リフレッシュアドレス信号のそれぞれに応じて前記メモリブロック毎に前記ワード線の１つを選択して前記リフレッシュ動作を実行し、
前記複数の第２リフレッシュアドレス信号の値の組み合わせを所定数の前記リフレッシュ動作毎に変更すること
を特徴とする半導体メモリの動作方法。
（付記１３）
前記第１リフレッシュアドレス信号のｎビット（ｎは自然数）に対応して、前記メモリブロック毎に値の異なるｎビットの論理値を生成し、
前記第１リフレッシュアドレス信号のｎビットの値と前記論理値との排他的論理和を、前記第２リフレッシュアドレス信号のｎビットの値として生成し、
前記論理値を所定数の前記リフレッシュ動作毎に巡回的に変更すること
を特徴とする付記１２記載の半導体メモリの動作方法。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

ＡＣＮＶ‥アドレス変換部；ＡＣＮＶＣ‥アドレス変換カウンタ；ＡＤＬ‥アドレスラッチ回路；ＡＲＹ‥メモリセルアレイ；ＢＫ‥バンク；ＢＳＷ‥ビット線スイッチ；ＢＵＦ１、ＢＵＦ２‥バッファ回路；ＣＤＥＣ‥コラムデコーダ；ＣＭＤＤ‥コマンドデコーダ；ＣＳＷ‥コラムスイッチ；ＣＴＢＬ‥変換テーブル；ＣＵ‥セル部；ＤＩＯ‥データ入出力回路；ＬＴＶ、ＬＴＴ‥ラッチ回路；ＭＣＯＲＥ‥メモリコア；ＭＥＭ‥半導体メモリ；ＯＰＣ‥動作制御回路；ＰＣＮＴ‥パリティ制御回路；ＰＣＯＲＥ‥パリティメモリコア；ＰＲＥ‥プリチャージ回路；ＰＬＳ‥パルス生成回路；ＲＡＣＯＵＮＴ‥リフレッシュアドレスカウンタ；ＲＤＥＣ‥ロウデコーダ；ＲＥＦＴ‥リフレッシュタイマ；ＳＡ‥センスアンプ；ＳＡＡＲ‥センスアンプ領域；ＳＥＬ‥セレクタ；ＳＦＲ‥シフトレジスタ；ＷＣＮＴ‥ワード制御部

Claims (11)

1. 複数のメモリセルと、前記メモリセルにそれぞれ接続される複数のワード線とを各々含む複数のメモリブロックと、
   第１リフレッシュアドレス信号をリフレッシュ要求信号に応じて生成するリフレッシュアドレスカウンタと、
   前記メモリブロックに対応してそれぞれ設けられ、前記第１リフレッシュアドレス信号に基づいて前記メモリブロック毎に値が異なる複数の第２リフレッシュアドレス信号をそれぞれ生成するとともに、前記複数の第２リフレッシュアドレス信号の値の組み合わせパターンを所定数の前記リフレッシュ動作毎に変更する複数のアドレス変換部と、
   前記メモリブロックに対応してそれぞれ設けられ、外部から供給される第１外部アドレス信号または前記第２リフレッシュアドレス信号に応じて前記ワード線の１つを選択する複数のワード制御部と、
   前記メモリブロックに対応してそれぞれ設けられ、前記ワード制御部により選択される前記ワード線の１つに接続される前記メモリセルに保持されているデータ信号を増幅する複数のセンスアンプと
   を備えていることを特徴とする半導体メモリ。
2. 前記各アドレス変換部は、
   論理１または論理０にリセットされるｎ個（ｎは自然数）の記憶段を含み、所定数の前記リフレッシュ動作毎に生成されるシフト信号に応答して前記記憶段に保持されている論理を巡回的にシフトするシフトレジスタと、
   前記記憶段から出力される論理と前記第１リフレッシュアドレス信号のｎビットの値との排他的論理和を求め、前記第２リフレッシュアドレス信号のｎビットの値として出力する演算回路と
   を備えていることを特徴とする請求項１記載の半導体メモリ。
3. 前記リフレッシュアドレスカウンタにより生成される前記第１リフレッシュアドレス信号が一巡する毎に前記シフト信号を生成するシフト生成部を備えていること
   を特徴とする請求項２記載の半導体メモリ。
4. 前記シフト生成部は、前記リフレッシュアドレスカウンタの最上位ビットが前記第１リフレッシュアドレス信号の一巡を示す論理に変化することに応答して前記シフト信号を生成すること
   を特徴とする請求項３記載の半導体メモリ。
5. 前記各アドレス変換部は、
   制御信号の論理に応じて値が異なるｎビット（ｎは自然数）の論理を出力する変換テーブルと、
   前記変換テーブルから出力される論理と前記第１リフレッシュアドレス信号のｎビットの値との排他的論理和を求め、前記第２リフレッシュアドレス信号のｎビットの値として出力する演算回路と
   を備えていることを特徴とする請求項１記載の半導体メモリ。
6. 前記リフレッシュアドレスカウンタの最上位ビットの出力を受けてカウント動作し、カウンタ値を前記制御信号として出力するアドレス変換カウンタを備えていること
   を特徴とする請求項５記載の半導体メモリ。
7. 前記各アドレス変換部は、前記第１リフレッシュアドレス信号の下位側のｎビットの値を受け、前記第２リフレッシュアドレス信号の下位側のｎビットの値として出力し、
   前記第１リフレッシュアドレス信号の残りのビットは、変換されることなく前記第２リフレッシュアドレス信号の残りのビットとして出力されること
   を特徴とする請求項１ないし請求項６のいずれか１項記載の半導体メモリ。
8. 前記各アドレス変換部は、試験信号を受けているときに変換機能を停止し、前記第１リフレッシュアドレス信号を前記第２リフレッシュアドレス信号として出力するマスク回路を備えていること
   を特徴とする請求項１ないし請求項７のいずれか１項記載の半導体メモリ。
9. 前記メモリブロックに書き込まれるデータ信号の誤りを訂正するためのパリティデータ信号を保持するパリティメモリブロックを備え、
   前記各メモリブロックに対応してそれぞれ設けられ、前記パリティデータ信号を生成する書き込み動作時および前記パリティデータ信号を用いて前記データ信号の誤りを訂正する読み出し動作時に前記第１外部アドレス信号を選択し、前記リフレッシュ動作時に前記第２リフレッシュアドレス信号を選択し、選択した信号を前記ワード制御部に出力するセレクタと
   を備えていることを特徴とする請求項１ないし請求項８のいずれか１項記載の半導体メモリ。
10. 複数のメモリセルと、前記メモリセルにそれぞれ接続される複数のワード線とを各々含む複数のメモリブロックを備えている半導体メモリの動作方法であって、
    第１リフレッシュアドレス信号に基づいて前記メモリブロック毎に値が異なる複数の第２リフレッシュアドレス信号を生成し、
    前記複数の第２リフレッシュアドレス信号のそれぞれに応じて前記メモリブロック毎に前記ワード線の１つを選択して前記リフレッシュ動作を実行し、
    前記複数の第２リフレッシュアドレス信号の値の組み合わせを所定数の前記リフレッシュ動作毎に変更すること
    を特徴とする半導体メモリの動作方法。
11. 前記第１リフレッシュアドレス信号のｎビット（ｎは自然数）に対応して、前記メモリブロック毎に値の異なるｎビットの論理値を生成し、
    前記第１リフレッシュアドレス信号のｎビットの値と前記論理値との排他的論理和を、前記第２リフレッシュアドレス信号のｎビットの値として生成し、
    前記論理値を所定数の前記リフレッシュ動作毎に巡回的に変更すること
    を特徴とする請求項１０記載の半導体メモリの動作方法。

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