CN116386711B - 一种存储器件数据传输的测试装置及测试方法 - Google Patents

Abstract

本发明提供一种存储器件数据传输的测试装置及测试方法，测试装置包括：写入模块，用以向被测芯片发送指令数据；读取模块，用以接收所述被测芯片对所述指令数据运算的响应数据；处理器模块，用以在预设传输速率下，控制所述写入模块向所述被测芯片发送多条指令数据，并设定接收前一所述指令数据对应的所述响应数据到发送后一所述指令数据之间的间隔时间；以及判断模块，用以根据所述读取模块是否接收到多条所述响应数据，或者根据多条所述响应数据的类型，判断所述被测芯片是否存在缺陷。本发明可高效快速的检测出一批次存储器芯片中的合格产品及缺陷产品，提高了产品使用效益，降低了生产成本。

Description

一种存储器件数据传输的测试装置及测试方法

技术领域

本发明涉及数据检测领域，特别是涉及一种存储器件数据传输的测试装置及测试方法。

背景技术

对于eMMC（Embedded Multi Media Card，嵌入式多媒体卡）等存储器芯片，当Host（主机）与eMMC Device（设备）进行指令传输时，Host端向Device发送指令。但是由于制程工艺的原因，部分存储器芯片在出现指令响应后，存在指令发送失败的情况，进而影响存储器芯片使用性能。因此，存在待改进之处。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种存储器件数据传输的测试装置及测试方法，用于改善现有技术中存储芯片使用性能存在缺陷的问题。

为实现上述目的及其他相关目的，本发明提供一种存储器件数据传输的测试装置，包括：

写入模块，用以向被测芯片发送指令数据；

读取模块，用以接收所述被测芯片对所述指令数据运算的响应数据；

处理器模块，用以在预设传输速率下，控制所述写入模块向所述被测芯片发送多条指令数据，并设定接收前一所述指令数据对应的所述响应数据到发送后一所述指令数据之间的间隔时间；以及

判断模块，用以根据所述读取模块是否接收到多条所述响应数据，或者根据多条所述响应数据的类型，判断所述被测芯片是否存在缺陷。

在本发明的一个实施例中，所述处理器模块将一所述响应数据的结束时刻到该所述响应数据从低电平恢复至高电平的恢复时刻记为恢复时间，所述间隔时间小于所述恢复时间。

在本发明的一个实施例中，对于多条不同所述指令数据，所述处理器模块设定其对应的所述间隔时间不同。

在本发明的一个实施例中，所述处理器模块设定所述传输速率在100MHz～200MHz范围，并控制所述写入模块向所述被测芯片发送多条指令数据。

在本发明的一个实施例中，当所述读取模块接收到所述响应数据的数量与所述指令数据的数量相同，并且多条所述响应数据的类型相同时，所述判断模块判断所述被测芯片正常；

当所述读取模块接收到所述响应数据的数量与所述指令数据的数量不同时，或者当多条所述响应数据的类型不同时，所述判断模块判断所述被测芯片存在缺陷。

本发明还提出一种存储器件数据传输的测试方法，包括：

通过写入模块向被测芯片发送指令数据；

通过读取模块接收所述被测芯片对所述指令数据运算的响应数据；

通过处理器模块，在预设传输速率下，控制所述写入模块向所述被测芯片发送多条指令数据，并设定接收前一所述指令数据对应的所述响应数据到发送后一所述指令数据之间的间隔时间；以及

通过判断模块，根据所述读取模块是否接收到多条所述响应数据，或者根据多条所述响应数据的类型，判断所述被测芯片是否存在缺陷。

在本发明的一个实施例中，所述通过处理器模块，设定接收前一所述指令数据对应的所述响应数据到发送后一所述指令数据之间的间隔时间的步骤之后，包括：

通过所述处理器模块，将一所述响应数据的结束时刻到该所述响应数据从低电平恢复至高电平的恢复时刻记为恢复时间；

通过所述处理器模块，设定所述间隔时间小于所述恢复时间。

在本发明的一个实施例中，在所述通过处理器模块，设定接收前一所述指令数据对应的所述响应数据到发送后一所述指令数据之间的间隔时间的步骤中：

通过所述处理器模块，对多条不同所述指令数据设定不同的所述间隔时间。

在本发明的一个实施例中，在所述处理器模块，用以在预设传输速率下，控制所述写入模块向所述被测芯片发送多条指令数据的步骤中：

通过所述处理器模块，设定所述传输速率在100MHz～200MHz范围，并控制所述写入模块向所述被测芯片发送多条指令数据。

在本发明的一个实施例中，所述通过判断模块，根据所述读取模块是否接收到多条所述响应数据，或者根据多条所述响应数据的类型，判断所述被测芯片是否存在缺陷的步骤，包括：

通过所述判断模块，对所述读取模块接收到所述响应数据的数量及类型进行判断；

当所述读取模块接收到所述响应数据的数量与所述指令数据的数量相同，并且多条所述响应数据的类型相同时，判断所述被测芯片正常；

当所述读取模块接收到所述响应数据的数量与所述指令数据的数量不同时，或者当多条所述响应数据的类型不同时，判断所述被测芯片存在缺陷。

如上所述，本发明的一种存储器件数据传输的测试装置及测试方法，具有以下有益效果：可高效快速的检测出一批次存储器芯片中的合格产品及缺陷产品，提高了产品使用效益，降低了生产成本。

附图说明

图1显示为本发明一种存储器件数据传输的测试装置的结构示意图。

图2显示为本发明被测芯片响应数据的时序示意图。

图3显示为本发明一种存储器件数据传输的测试方法的步骤示意图。

图4显示为本发明图3中步骤S30的步骤示意图。

图5显示为本发明图3中步骤S40的步骤示意图。

图6显示为本发明一种存储器件数据传输的测试方法的流程示意图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。还应当理解，本发明实施例中使用的术语是为了描述特定的具体实施方案，而不是为了限制本发明的保护范围。下列实施例中未注明具体条件的试验方法，通常按照常规条件，或者按照各制造商所建议的条件。

须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容所能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。

请参阅图1至图6所示，本发明提供一种存储器件数据传输的测试装置及测试方法，可应用于eMMC等存储器芯片的测试检测领域。本发明提出的一种存储器件数据传输的测试装置及测试方法，可高效快速的检测出一批次存储器芯片中的合格产品及缺陷产品。可将在封装测试时具有缺陷的存储器芯片进行剔除，避免在应用过程中出现的使用性能上的缺陷问题，也避免了缺陷存储器芯片的后续生产使用，提高了产品使用效益，降低了生产成本。

请参阅图1和图2所示，在本发明的一些实施例中，本发明提出一种存储器件数据传输的测试装置200，可包括写入模块210、读取模块220、处理器模块230和判断模块240。其中，写入模块210用于向外部存储器件发送指令或者写入数据，读取模块220用于接收外部存储器件的发送指令或者相应数据。处理器模块230可与写入模块210、读取模块220和判断模块240进行电连接，处理器模块230可作为存储器件数据传输的测试装置的运算和控制核心，是信息处理、程序运行的最终执行单元。处理器模块230可按照相关传输协议和传输速率对写入模块210进行控制，以实现写入模块210向外部存储器件发送指令或者写入数据。处理器模块230可按照相关传输协议和传输速率对读取模块220进行控制，以实现读取模块220接收外部存储器件的发送指令或者相应数据。写入模块210用以向被测芯片发送指令数据，被测芯片可为eMMC（Embedded Multi Media Card，嵌入式多媒体卡）类型的存储器件100，存储器件100可包括设备控制模块（Device control）110和NAND闪存120。

请参阅图1和图2所示，在本发明的一些实施例中，存储器件100和测试装置200可通过总线方式，实现CLK（Clock，时钟信号）、CMD（Command Prompt，命令信号）、Data（数据信号）、Data Strobe（数据选通信号）等信号的传输。其中，CLK 信号用于从 测试装置200端输出时钟信号，进行数据传输的同步和设备运作的驱动。CMD 信号主要用于测试装置200向存储器件100发送Command（指令数据）和 存储器件100向测试装置200发送Command对应的Response（响应数据）。DAT0-7 信号主要用于测试装置200和存储器件100之间的数据传输。Data Strobe时钟信号由存储器件100发送给测试装置200，频率与CLK信号相同，用于测试装置200端进行数据接收的同步。存储器件100总线中，可以由一个测试装置200对应存储器件100的多个设备控制模块110。总线上的所有通讯都由测试装置200端以一个Command开发发起，测试装置200一次只能与存储器件100的一个设备控制模块110进行通讯。测试装置200与设备控制模块110之间的通信，都是由测试装置200以一个Command开始发起的，设备控制模块110在完成Command所指定的任务后，则返回一个Response。测试装置200中的写入模块210、读取模块220，实现与存储器件100中的设备控制模块（Device control）110之间的数据传输。

请参阅图1和图2所示，在本发明的一些实施例中，如下表1所示，测试装置200发起的Command（指令数据）通常由48bits（位）组成，包括起始位0，传输位1，结束位1等。

表1、指令数据组成

如表2所示，存储器件100对于Command（指令数据）对应的响应数据通常由48bits组成，包括起始位0开始，结束位1终止等。

表2、响应数据组成

请参阅图1和图2所示，在本发明的一些实施例中，处理器模块230可在预设传输速率下，控制写入模块210向被测芯片存储器件100发送多条command（指令数据）。command（指令数据）可为CMD13信号，CMD13信号可获取被测芯片存储器件100的Response（响应数据）。处理器模块230可设定接收前一command（指令数据）对应的Response（响应数据）到发送后一command（指令数据）之间的间隔时间，并可将间隔时间记为NRC个clock cycles时间，其中NRC≥8。判断模块240与处理器模块230电连接，判断模块240可根据读取模块220是否接收到与多个command（指令数据）对应的Response（响应数据），或者可根据多条Response（响应数据）的类型是否相同，对被测芯片存储器件100是否存在缺陷进行判断。即当读取模块220接收到Response（响应数据）的数量与command（指令数据）的数量相同，并且多条Response（响应数据）的类型相同时，判断模块240可判断被测芯片存储器件100正常。

请参阅图1和图2所示，在本发明的一些实施例中，当读取模块220接收到Response（响应数据）的数量与command（指令数据）的数量不相同，判断模块240可判断被测芯片存储器件100存在缺陷。例如，写入模块210向被测芯片存储器件100发送多条command（指令数据）后，存储器件100出现了No Response，出现Response（响应数据）的数量与command（指令数据）的数量不相同，即存储器件100存在缺陷。当读取模块220接收到多条Response（响应数据）之后，多条Response（响应数据）的类型不同时，判断模块240可判断被测芯片存储器件100存在缺陷。例如，写入模块210向被测芯片存储器件100发送多条command（指令数据）后，存储器件100出现了Response CRC（Cyclic Redundancy Check，循环冗余校验码），出现多条Response（响应数据）的类型不同，即存储器件100存在缺陷。

请参阅图1和图2所示，在本发明的一些实施例中，一Response（响应数据）的结束时刻到该Response（响应数据）从VIL（低电平）恢复至VIH（高电平）的恢复时刻，处理器模块230可将其记为恢复时间。在图2中，写入模块210向被测芯片存储器件100发送多条command（指令数据），例如，可在一command（指令数据）响应结束后，即存储器件100出现Response（响应数据）之后，经过NRC个clock cycles时间（间隔时间），写入模块210可向存储器件100发送下一command（指令数据）。如果存储器件100正常状态，则对一command（指令数据）响应的Response（响应数据）的结束位，会拉高Response（响应数据）对应的VIH（高电平），使得存储器件100对下一command（指令数据）快速进行响应。

请参阅图1和图2所示，在本发明的一些实施例中，如果存储器件100存在缺陷，则会在响应一command（指令数据）后，产生command line（指令行）drop（指令在目标区域释放时触发事件）低于VIL（低电平）的现象，并且drop需要较长的恢复时间。在下一command（指令数据）发送后，drop未及时恢复至VIH（高电平），存储器件100中的设备控制模块110会识别到下一command（指令数据）一直为VIL（低电平），会被误收或者直接收不到，会受到drop干扰而导致command（指令数据）发送失败，测试装置200得不到存储器件100的响应。而在经过drop长时间的恢复时间后，当drop的电位恢复至VIH（高电平）时，下一command（指令数据）则不会受到drop的干扰，command（指令数据）发送成功。但是由于存储器件100的缺陷，存在drop长时间的恢复时间，而在NRC个clock cycles时间（间隔时间）内，下一command（指令数据）会受到drop的干扰发送失败，缺陷存储器件100无法满足生产需求，因此需要将缺陷存储器件100进行检测并及时剔除，因此需将间隔时间设定小于恢复时间，以达到在对存储器件100时能够区别出正常存储器件100和缺陷存储器件100。

请参阅图1和图2所示，在本发明的一些实施例中，测试装置200可将传输速率设定在100MHz～200MHz范围，并在100MHz～200MHz范围的传输速率内，控制写入模块向被测芯片存储器件100发送多条指令数据。对于多条不同的指令数据，处理器模块230设定其对应的间隔时间可不同，依次验证不同被测芯片存储器件100是否存在command line（指令行）drop低于VIL（低电平），drop需要较长恢复时间的现象。对于一批次的被测芯片存储器件100，由于制程工艺存在个别缺陷存储器件100，可将缺陷存储器件100对应一响应数据的结束时刻到该响应数据从低电平恢复至高电平的时刻记为恢复时间，并将测试装置200设定的间隔时间小于恢复时间。当其他存储器件100能够在间隔时间内正常出现Response（响应数据），接收到Response（响应数据）的数量与command（指令数据）的数量相同，并且多条Response（响应数据）的类型相同时，可判断被测芯片存储器件100正常。

请参阅图1和图2所示，在本发明的一些实施例中，对于同批次的被测芯片存储器件100，可将其中一个存储器件100对应一响应数据的结束时刻到该响应数据从低电平恢复至高电平的时刻记为恢复时间，并将测试装置200设定的间隔时间小于恢复时间。当其他存储器件100在间隔时间内，能够正常出现Response（响应数据），则表明其他存储器件100相较于其中一个存储器件100的相应时间相同。当其他存储器件100在间隔时间内，不能够正常出现Response（响应数据），则表明其他存储器件100相较于其中一个存储器件100的相应时间较差。由此，也可通过一个存储器件100的相应时间，来对一批次的存储器件100进行检测。

请参阅图3所示，在本发明的一些实施例中，本发明还提出一种存储器件数据传输的测试方法，可包括如下的步骤。

步骤S10、通过写入模块向被测芯片发送指令数据。

步骤S20、通过读取模块接收所述被测芯片对所述指令数据运算的响应数据。

步骤S30、通过处理器模块，在预设传输速率下，控制所述写入模块向所述被测芯片发送多条指令数据，并设定接收前一所述指令数据对应的所述响应数据到发送后一所述指令数据之间的间隔时间。

步骤S40、通过判断模块，根据所述读取模块是否接收到多条所述响应数据，或者根据多条所述响应数据的类型，判断所述被测芯片是否存在缺陷。

步骤S10、通过写入模块向被测芯片发送指令数据。

在一些实施例中，写入模块210用于向外部存储器件发送指令或者写入数据，写入模块210和被测芯片存储器件100可通过总线方式，实现CLK（Clock，时钟信号）、CMD（Command Prompt，命令信号）、Data（数据信号）、Data Strobe（数据选通信号）等信号的传输。

步骤S20、通过读取模块接收所述被测芯片对所述指令数据运算的响应数据。

在一些实施例中，读取模块220用于接收外部存储器件的发送指令或者相应数据，读取模块220和被测芯片存储器件100可通过总线方式，实现CLK（Clock，时钟信号）、CMD（Command Prompt，命令信号）、Data（数据信号）、Data Strobe（数据选通信号）等信号的传输。

步骤S30、通过处理器模块，在预设传输速率下，控制所述写入模块向所述被测芯片发送多条指令数据，并设定接收前一所述指令数据对应的所述响应数据到发送后一所述指令数据之间的间隔时间。

在一些实施例中，处理器模块230可在预设传输速率下，控制写入模块210向被测芯片存储器件100发送多条command（指令数据）。command（指令数据）可为CMD13信号，CMD13信号可获取被测芯片存储器件100的Response（响应数据）。处理器模块230可设定接收前一command（指令数据）对应的Response（响应数据）到发送后一command（指令数据）之间的间隔时间，并可将间隔时间记为NRC个clock cycles时间，其中NRC≥8。

步骤S40、通过判断模块，根据所述读取模块是否接收到多条所述响应数据，或者根据多条所述响应数据的类型，判断所述被测芯片是否存在缺陷。

在一些实施例中，判断模块240与处理器模块230电连接，判断模块240可根据读取模块220是否接收到与多个command（指令数据）对应的Response（响应数据），或者可根据多条Response（响应数据）的类型是否相同，对被测芯片存储器件100是否存在缺陷进行判断。

请参阅图4所示，在本发明的一些实施例中，步骤S30包括如下的步骤。首先可执行步骤S310，通过处理器模块230，将一响应数据的结束时刻到该响应数据从低电平恢复至高电平的恢复时刻记为恢复时间。然后可执行步骤S320，通过处理器模块230，设定间隔时间小于恢复时间。可将缺陷存储器件100对应一响应数据的结束时刻到该响应数据从低电平恢复至高电平的时刻记为恢复时间，并将测试装置200设定的间隔时间小于恢复时间。当其他存储器件100能够在间隔时间内正常出现Response（响应数据），接收到Response（响应数据）的数量与command（指令数据）的数量相同，并且多条Response（响应数据）的类型相同时，可判断被测芯片存储器件100正常。

请参阅图5所示，在本发明的一些实施例中，步骤S40可包括如下的步骤。首先可执行步骤S410，通过判断模块240，对读取模块220接收到响应数据的数量及类型进行判断。其次可执行步骤S420，判断响应数据的数量与指令数据的数量是否相同，判断多条响应数据的类型是否相同。然后可执行步骤S430和步骤S440，当响应数据的数量与指令数据的数量相同，并且多条响应数据的类型相同时，可执行步骤S430，判断被测芯片存储器件100正常。当响应数据的数量与指令数据的数量不相同，或者多条响应数据的类型不相同时，可执行步骤S440，判断被测芯片存储器件100存在缺陷。

请参阅图6所示，图6为被测芯片存储器件100在集成电路自动测试机（ATE，Automatic Test Equipment）上的测试流程图。首先，可执行步骤S110，在集成电路自动测试机上放入测试eMMC，即将被测芯片存储器件100放入至ATE机上。其次，测试装置200的处理器模块230进行传输速率切换指令，并可执行步骤S120，将数据传输速率进行设定，例如可将数据传输速率设定为200MHz。其次，可执行步骤S130，对间隔时间设定，即将一响应数据的结束时刻到该响应数据从低电平恢复至高电平的时刻记为恢复时间，通过处理器模块230设定间隔时间小于所述恢复时间。其次，可执行步骤S140，多笔指令数据发送，即处理器模块230可在预设传输速率下，控制写入模块210向被测芯片存储器件100发送多条command（指令数据）。其次，可执行步骤S150，检测测试eMMC对指令数据的响应数据。然后，可执行步骤S160和步骤S170，当测试eMMC正常响应时，可执行步骤S160，判断eMMC良品。当测试eMMC无响应或者异常响应时，可执行步骤S170，判断eMMC瑕疵品。

综上所述，本发明提出一种存储器件数据传输的测试装置及测试方法，可高效快速的检测出一批次eMMC芯片中的合格产品及缺陷产品，可将在封装测试时具有缺陷的eMMC芯片进行剔除，避免在应用过程中出现的使用性能上的缺陷问题，也避免了缺陷eMMC芯片的后续生产使用，提高了产品使用效益，降低了生产成本。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (8)

1.一种存储器件数据传输的测试装置，其特征在于，包括：

写入模块，用以向被测芯片发送指令数据；

读取模块，用以接收所述被测芯片对所述指令数据运算的响应数据；

处理器模块，用以在预设传输速率下，控制所述写入模块向所述被测芯片发送多条指令数据，并设定接收前一所述指令数据对应的所述响应数据到发送后一所述指令数据之间的间隔时间，所述处理器模块将一所述响应数据的结束时刻到该所述响应数据从低电平恢复至高电平的恢复时刻记为恢复时间，所述间隔时间小于所述恢复时间；以及

判断模块，用以根据所述读取模块是否接收到多条所述响应数据，或者根据多条所述响应数据的类型，判断所述被测芯片是否存在缺陷；

当所述读取模块接收到所述响应数据的数量与所述指令数据的数量相同，并且多条所述响应数据的类型相同时，所述判断模块判断所述被测芯片正常；

当所述读取模块接收到所述响应数据的数量与所述指令数据的数量不同时，或者当多条所述响应数据的类型不同时，所述判断模块判断所述被测芯片存在缺陷。

2.根据权利要求1所述的存储器件数据传输的测试装置，其特征在于，对于多条不同所述指令数据，所述处理器模块设定其对应的所述间隔时间不同。

3.根据权利要求1所述的存储器件数据传输的测试装置，其特征在于，所述处理器模块设定所述传输速率在100MHz～200MHz范围，并控制所述写入模块向所述被测芯片发送多条指令数据。

4.一种存储器件数据传输的测试方法，其特征在于，包括：

通过写入模块向被测芯片发送指令数据；

通过读取模块接收所述被测芯片对所述指令数据运算的响应数据；

通过处理器模块，在预设传输速率下，控制所述写入模块向所述被测芯片发送多条指令数据，并设定接收前一所述指令数据对应的所述响应数据到发送后一所述指令数据之间的间隔时间；

通过所述处理器模块，将一所述响应数据的结束时刻到该所述响应数据从低电平恢复至高电平的恢复时刻记为恢复时间，所述间隔时间小于所述恢复时间；

通过判断模块，根据所述读取模块是否接收到多条所述响应数据，或者根据多条所述响应数据的类型，判断所述被测芯片是否存在缺陷；

通过所述判断模块，当所述读取模块接收到所述响应数据的数量与所述指令数据的数量相同，并且多条所述响应数据的类型相同时，判断所述被测芯片正常；以及

通过所述判断模块，当所述读取模块接收到所述响应数据的数量与所述指令数据的数量不同时，或者当多条所述响应数据的类型不同时，判断所述被测芯片存在缺陷。

5.根据权利要求4所述的存储器件数据传输的测试方法，其特征在于，所述通过处理器模块，设定接收前一所述指令数据对应的所述响应数据到发送后一所述指令数据之间的间隔时间的步骤之后，包括：

通过所述处理器模块，将一所述响应数据的结束时刻到该所述响应数据从低电平恢复至高电平的恢复时刻记为恢复时间；

通过所述处理器模块，设定所述间隔时间小于所述恢复时间。

6.根据权利要求4所述的存储器件数据传输的测试方法，其特征在于，在所述通过处理器模块，设定接收前一所述指令数据对应的所述响应数据到发送后一所述指令数据之间的间隔时间的步骤中：

通过所述处理器模块，对多条不同所述指令数据设定不同的所述间隔时间。

7.根据权利要求4所述的存储器件数据传输的测试方法，其特征在于，在所述处理器模块，用以在预设传输速率下，控制所述写入模块向所述被测芯片发送多条指令数据的步骤中：

通过所述处理器模块，设定所述传输速率在100MHz～200MHz范围，并控制所述写入模块向所述被测芯片发送多条指令数据。

8.根据权利要求4所述的存储器件数据传输的测试方法，其特征在于，所述通过判断模块，根据所述读取模块是否接收到多条所述响应数据，或者根据多条所述响应数据的类型，判断所述被测芯片是否存在缺陷的步骤，包括：

通过所述判断模块，对所述读取模块接收到所述响应数据的数量及类型进行判断；

当所述读取模块接收到所述响应数据的数量与所述指令数据的数量相同，并且多条所述响应数据的类型相同时，判断所述被测芯片正常；

当所述读取模块接收到所述响应数据的数量与所述指令数据的数量不同时，或者当多条所述响应数据的类型不同时，判断所述被测芯片存在缺陷。