DE69722100T2

DE69722100T2 - Modulares batteriesicherungssystem für cachespeicher

Info

Publication number: DE69722100T2
Application number: DE69722100T
Authority: DE
Inventors: Singkiat Thomas LIONG; Krishnakumar Rao; Kumar Parveen GUPTA
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1996-03-08
Filing date: 1997-03-07
Publication date: 2004-03-11
Anticipated expiration: 2017-03-08
Also published as: MX9708606A; DE69722100D1; CA2220391A1; EP0826218A1; EP0826218B1; TW340919B; WO1997033285A1; AU2319797A; EP0826218A4; AU736507B2; US5677890A; BR9702115A; JPH11505659A; KR19990008440A

Description

Bereich der Erfindung
Die vorliegende Erfindung betrifft ein System zur Speicherung und zum Abrufen von Daten in einem Rechner-Cachespeicher. Genauer gesagt, die Erfindung ist ein System, das dazu dient, den Erhalt von Daten in einem Rechner-Cachespeicher nach einem Stromausfall oder dem Ausfall eines Controllers zu ermöglichen, indem ein Batteriereservestromversorgungssystem verwendet wird.
Der Erfindung zugrunde liegender allgemeiner Stand der Technik
Ein Rechner-Cachespeicher ist ein schneller Speicher, in dem häufig verwendete Daten zur wirksamen Verwendung durch die zugehörige Zentraleinheit (CPU) gespeichert werden. Cachespeicher wurden eingeführt, um eine beträchtliche Erhöhung der Leistungsfähigkeit der CPU bei sehr moderaten Mehrkosten zu erzielen. Der Cachespeicher (im Englischen oft einfach "Cache" genannt) ist eine Speichereinheit mit kurzer Zugriffszeit, die für den Betrieb mit der CPU und der im Allgemeinen langsameren Hauptspeichereinheit ausgelegt ist. Da der Cachespeicher für das Programm auf der Befehlsebene transparent ist, kann er zu einem Rechnersystem-Konzept hinzugefügt werden, ohne den Befehlssatz zu ändern und ohne vorhandene Programme zu modifizieren.
Ein Cachespeicher kann in einem eigenständigen Rechnersystem verwende werden, um den Zugriff der CPU auf den Hauptspeicher (ausschließlich zugeordnet oder gemeinsam benutzt) zu beschleunigen, oder er kann in Verbindung mit einem Host-Prozessor in einem integrierten Rechnersystem zur Beschleunigung des Zugriffs auf den Speicher eingesetzt werden. Darüber hinaus kann der Hauptspeicher ein Verbund aus einer oder mehreren Speichereinheiten sein, die eine oder mehr Speichertechnologien verwenden. Zur Erklärung der vorliegenden Erfindung wird jedoch die eigenständige Rechnersystemanwendung verwendet, da die Anwendung der vorliegenden Erfindung auf andere Rechnersysteme für den Praktiker in diesem Bereich der Technik deutlich werden wird.
Die Verwendung eines Cachespeichers in einem Rechnersystem beruht auf zwei Beobachtungen in Bezug auf ein gespeichertes Element, auf das verwiesen wurde: Kurz nachdem auf das Element verwiesen wurde, wird auf das referenzierte gespeicherte Element gewöhnlich erneut verwiesen; und auf Elemente, die in der Nähe des referenzierten Elements gespeichert sind, wird gewöhnlich kurz danach ebenfalls verwiesen. Der Cachespeicher bietet einen wirksamen Zugriff auf häufig benutzte Daten, indem er Segmente (Zeilen oder Seiten) des Hauptspeichers in einem schnellen, der CPU benachbarten Speicher ablegt.
Wenn die CPU eine Anforderung an den Speicher stellt, erzeugt sie eine Adresse und durchsucht den Cachespeicher nach dem gewünschten Element. Wenn das Element im Cachespeicher gefunden wird, ist das Ergebnis ein "Treffer" ("hit"), und das Element wird für die CPU verwendet. Wenn sich das Element nicht im Cachespeicher befindet, ist das Ergebnis ein "Fehltreffer" ("miss"), und die Adresse wird an den Hauptspeicher weitergereicht. Wenn ein Segment des Hauptspeichers, das das Element enthält, auf das verwiesen wurde, zurückgegeben wird, wird eine Kopie des Segments im Cachespeicher gespeichert. Wenn im Cachespeicher kein Platz vorhanden ist, stellt die Cachespeicher-Steuereinheit gewöhnlich den notwendigen Platz bereit, indem sie das am längste, nicht benutzte (least recently used (LRU) Segment durch das Segment ersetzt, auf das zuletzt verwiesen wurde.
Eine übliche Form eines Cachespeichers basiert auf der MOS-(Metalloxidhalbleiter-)Technologie, bei der Binärdaten wirksam als Ladung an einem MOS-Transistor-Gate gespeichert werden. Diese Form einer Speicherzelle hat eine geringe Verlustleistung und spart Chipfläche in Bezug auf bistabile Flip-Flop-Speicherzellen. Bei einem n-Kanal-(NMOS)-Bauelement schaltet eine ausreichend kleine positive Ladung, die kapazitiv am Gate gespeichert wird, das Bauelement ein, während das Bauelement durch Abführen der Ladung ausgeschaltet wird (nicht leitend ist). Der Ein-Zustand kann entweder als logisch 1 oder logisch 0 interpretiert werden. Diese Zellen, entweder nMOS oder pMOS, sind Ladungsspeicherkondensatoren mit Treibertransistoren. Der Speicher benötigt auch ein Mittel, um das Vorhandensein oder Nichtvorhandensein einer Ladung festzustellen und um die Ladung dem Gate zuzuführen oder von dem Gate abzuführen.
Der Nachteil der Verwendung dieser MOS-Speicherzellen besteht darin, dass die kapazitiv gespeicherte Ladung schließlich abfließt und die gespeicherten Daten dadurch verloren gehen. Außerdem ist der Leseprozess zerstörerisch, da beim Lesen des Zustands eine gespeicherte Ladung entfernt wird. Da die Ladung abfließt und aufgrund der zerstörerischen Leseeigenschaft werden Mittel bereitgestellt, die dazu dienen, nach dem Lesen den vorherigen Zustand der Zelle wieder herzustellen. Indem der Inhalt des Speichers in regelmäßigen Abständen gelesen und die Daten wiederhergestellt werden, wird folglich ein "Auffrisch"-Modus eingerichtet, der gespeicherte Daten auf unbestimmte Zeit erhalten kann, sofern es zu keinem Ausfall des Auffrischmodus oder der Stromversorgung kommt. Der Begriff "dynamische" Speicherzelle hat seinen Ursprung in diesem Auffrischmodus. Trotz dieses Nachteils haben dynamische Direktzugriffspeicher (DRAMs), die aus einer Matrix dynamischer Speicherzellen gebildet werden, aufgrund der hohen Bitpackungsdichten, die auf einem Chip erzielt werden können, breite Anwendung gefunden.
Da Halbleiter-Direktzugriffspeicher (RAMs) flüchtig sind, d. h., sie verlieren ihren Inhalt, wenn der Strom abgeschaltet wird, ist es nach dem Stand der Technik üblich, eine batteriegepufferte Stromversorgung für die Cachespeicher-Steuereinheit bereitzustellen, die der Cachespeicher-Zellenmatrix wiederum Strom von der Cachespeicher-Steuereinheit bereitstellt. Diese Vorsichtsmaßnahme ermöglicht es, dass der Speicher funktioniert und während eines Stromausfalls seinen Inhalt behält.
Die US-Patentschrift Nr. 520 4840 (Jeffrey G. Mazur) mit dem Titel "Means and methods for preserving microprocessor memory" legt ein System offen, das den Betriebszustand eines Mikroprozessors nach einem Stromausfall aufrechterhalten soll, indem es die Zustandsinformationen im RAM des Mikroprozessors hält, bis die Spannung wiederkehrt, woraufhin der Mikroprozessor in exakt den Zustand zurückgeführt wird, in dem er sich zum Zeitpunkt des Stromausfalls befand. Die US- Patentschrift Nr. 520 4963 (Digital Equipment Corporation) mit dem Titel "Method and apparatus for a back-up power controller for a volatile random access memory" betrifft ein System, das dazu dient, die Integrität eines Systemspeichers zu wahren, indem sichergestellt wird, dass der Inhalt des zu dem System gehörenden Cachespeichers nach einem Stromausfall erhalten bleibt.
1 zeigt ein Beispiel eines Rechnersystems 10 nach dem Stand der Technik, das ein Cachespeichersystem 20 enthält. Daten- und Steuersignale werden vom Systembus 115, der das Cachespeichersystem 20, die CPU 110 und den Hauptspeicher 120 miteinander verbindet, im gesamten System 10 verteilt. Das Cachespeichersystem 20 enthält den DRAM-Cachespeicher 200 zur Speicherung von Daten, die Cachespeicher-Steuereinheit 22 zur Steuerung der Betriebsarten der DRAM-Cachespeicher-Matrix 200 (wie zum Beispiel Schreib-/Leseoperationen in/aus dem Cachespeicher und dem Hauptspeicher und ein Auffrischen der DRAM-Cachespeicher-Matrix 200) sowie die Pufferbatterie 23 für den Speicher, um der Cachespeicher-Steuereinheit 200 und dem DRAM-Cachespeicher 200 Strom bereitzustellen. Ein zusätzlicher Daten- und Steuerpfad 116 kann vorgesehen werden, um der CPU 110 einen direkten Übertragungskanal mit dem Cachespeichersystem 20 bereitzustellen.
2 zeigt die grundlegende Architektur eines DRAM-Cachespeicher 200, der sich zur Verwendung im Cachespeichersystem 20 von 1 eignet. Der DRAM-Cachespeicher ist um das Speicherelement, die DRAM-Matrix 201, angeordnet. Ein Satz Schnittstellen wird bereitgestellt: eine Adressenpufferspeicherregister- und Adressendecodier-Schnittstelle 202 zur Decodierung von Eingangsdatenadressen, eine Schreib-/Lese-(R/W-)Steuerschnittstelle 203 zur Auswahl eines Schreib- oder Lesebetriebsmodus, ein Eingangsdatenregister 204 für den Empfang von Schreibdaten und ein Ausgangsdatenregister 205 zur Ausgabe von Lesedaten. Außerdem werden eine Auffrischlogik und ein Adressenzähler 206 verwendet, um den Inhalt der DRAM-Matrix 201 in regelmäßigen Abständen aufzufrischen, indem der Inhalt der DRAM-Matrix 201 gelesen und anschließend an dieselbe Adresse zurückgeschrieben wird, wobei ein interner Adressenzähler verwendet wird, um alle Adressen in der DRAM-Matrix 201 zu erzeugen. Die Steuerung der Auffrischlogik wird von der Cachespeicher-Steuereinheit 22 (1) auf den Eingangsleitungen 172 bereitgestellt. Auf den Eingangsleitungen 172 liegt auch die vom Cachespeichersystem 20 (1) benötigte Spannung (V_cc). Dem DRAM-Cachespeicher 200 wird die Versorgungsspannung durch die Cachespeicher-Steuereinheit 22 (1) bereitgestellt.
Nochmals Bezug nehmend auf 1, wird in dem Fall, in dem die Cachespeicher-Steuereinheit 22 einen Ausfall der Versorgungsspannung (V_cc) erfährt, die Batterieeinheit 23 von der Cachespeicher-Steuereinheit 22 eingeschaltet, um die Funktion sowohl der Cachespeicher-Steuereinheit als auch des DRAM-Cachespeicher aufrechtzuerhalten. Reservestromversorgungsverfahren nach dem Stand der Technik, wie sie beispielsweise in 1 beschreiben und gezeigt sind, bieten bei einem Ausfall der Cachespeicher-Steuereinheit jedoch keinen Schutz des Cachespeichers, da die Auffrischfunktion und der Vorgang des Umschaltens zur Pufferbatterie von und durch die Steuereinheit 22 gesteuert werden.
Es besteht daher ein Bedarf an einem Cachespeichersystem, das im Fall von einem allgemeinen Stromausfall oder aber einem Ausfall der Steuereinheit im Cachespeicher gespeicherte Daten sichern kann, indem es der Speichermatrix direkt Batteriereservestrom bereitstellt und die DRAM-Auffrischfunktion auf einer getrennten Einheit (assembly) vorsieht, so dass der DRAM weiterhin seinen Speicherinhalt behält, bis die defekte Steuereinheit ausgetauscht wird oder die DRAM-Speichermatrix mit Datensicherungsfunktion in ein System mit einer funktionierenden Cachespeicher-Steuereinheit überführt werden kann.
ZUSAMMENFASSUNG DER ERFINDUNG
Kurz gesagt, die Erfindung besteht aus einem Rechnersystem, das in den beigefügten Ansprüchen dargelegt ist.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die vorliegende Erfindung lässt sich anhand der nachfolgenden ausführlichen Beschreibung und den beigefügten Zeichnungen der bevorzugten Ausführungsformen der Erfindung besser verstehen, die die Erfindung jedoch nicht auf die bestimmte Ausführungsform beschränken, sondern lediglich der Erklärung und dem besseren Verständnis dienen sollen.
1 ist ein Blockschaltbild eines typischen Rechnersystems nach dem Stand der Technik mit einem Cachespeichersystem, das eine Cachespeicher-Steuereinheit, einen DRAM-Cachespeicher und eine Pufferbatterie für den Speicher enthält.
2 ist ein Blockschaltbild eines DRAM-Cachespeicher nach dem Stand der Technik, der eine Auffrischsteuerung enthält.
3 ist ein Blockschaltbild eines Rechnersystems, das das modulare Reservestromversorgungssystem für Cachespeicher verwendet.
4 zeigt eine Steuereinheit zur Erkennung eines Stromausfalls und zum Betreiben des Reservestromversorgungssystems für Cachespeicher.
5 ist eine Logiktabelle, die beim Betrieb der bevorzugten Ausführungsform der Erfindung verwendet wird.
6 ist ein Logikdiagramm für die in 4 gezeigte alternative Auswahleinheit (MUX).
7 ist ein Flussdiagramm, das das Verfahren zum Betreiben des Reservestromversorgungssystems für Cachespeicher zeigt.
Beschreibung der bevorzugten Ausführungsformen
3 ist ein Blockschaltbild eines Rechnersystems 100, das ein Cachespeichersystem 150 mit einem als modulare Einheit realisierten Reservestromversorgungssystem 170 enthält, das die Beschränkungen von Reservestromversorgungssystemen nach dem Stand der Technik überwindet.
3 zeigt ein Rechnersystem, das eine CPU 110, einen Hauptspeicher 120 und ein Cachespeichersystem 150 als Elemente enthält, die über den Systembus 115 miteinander verbunden sind. Ein alternativer Übertragungspfad 116 zwischen dem Cachespeichersystem 150 und der CPU 110 ist gezeigt, der einen direkten Pfad bereitstellt und den Verkehr auf dem Systembus 115 verringert. Die Systemstromversorgung 130 stellt allen aktiven Elementen des Rechnersystems Betriebsstrom bereit.
Das Cachespeichersystem 150 enthält die Cachespeicher-Steuereinheit 160 und das als modulare Einheit realisierte Reservestromversorgungssystem 170. Das modulare Reservestromversorgungssystem 170 enthält die Cachespeicher-Matrix 200, die zuvor beschrieben wurde und in den 1 und 2 gezeigt ist, eine Reservestromversorgungs-Steuer- und Auswahleinheit (SEL) 180, eine Pufferbatterie 176 und die Auffrischeinheit 177. Die Reservestromversorgungs-Steuer- und Auswahleinheit 180 überwacht den Zustand der von der Cachespeicher-Steuereinheit 160 auf den Leitungen 161 bereitgestellten Spannung (V_cc). Die Leitungen 161 übertragen auch die notwendigen Auffrischsteuersignale, die von der in der DRAM-Cachespeicher-Matrix 200 in 2 gezeigten Auffrischlogik und dem Adressenzähler 206 benötigt werden. Der Ausgang der Batterie- und Auffrischeinheit 175 ist mit der Reservestromversorgungs-Steuer- und Auswahleinheit 180 über die Leitungen 173 verbunden, die die Reservespannung (V_cc) von der Batterieeinheit 176 überführen, die zum Betrieb der Cachespeicher-Matrix 200 und der Auffrischeinheit 177 der Batterie- und Auffrischeinheit 175 benötigt wird. Die Ausgangsleitungen 172 stellen die Spannungs- und Auffrischsteuersignale bereit, die von der Reservestromversorgungs-Steuer- und Auswahleinheit 180 für den Betrieb der Auffrischlogik des DRAM-Cachespeicher 200 ausgewählt werden. Die Ausgangsleitungen 172 von der Steuer und Auswahleinheit 180 stellen den Strom bereit, der zum Betrieb der Auffrischeinheit 177 benötigt wird.
Die Batterieeinheit 176 ist eine V_cc-Ersatzspannungsquelle, um alle aktiven Komponenten des modularen Reservestromversorgungssystems über die Steuer- und Auswahleinheit 180 mit Spannung zu versorgen.
Bezug nehmend auf 3, erzeugt die Auffrischeinheit 177 eine Gruppe von Steuersignalen, die auf die Bedürfnisse der Auffrischlogik 206 abgestimmt sind. Da die Auffrischlogik 206 einen Adressenzähler enthält, ist zur Ansteuerung der Auffrischlogik 206 nur ein Systemtakt notwendig. Der DRAM-Cachespeicher 200 beispielsweise kann mit einem DRAM vom Typ Intel 21256 realisiert werden, der eine Auffrischsteuerung und einen Adressenzähler bereitstellt, die sich auf dem Chip befinden, wobei die Auffrischsteuerung und der Adressenzähler nur einen von der Cachespeicher-Steuereinheit 160 (3) bereitzustellenden Zwei-Phasen-Takt (RAS und CAS) benötigen, um den Chip zu betreiben.
4 ist ein ausführliches Prinzipschaltbild der Steuerund Auswahleinheit 180 von 3. Bezug nehmend auf 3 und 4, wird die normale Eingabe von der Cachespeicher-Steuereinheit 160 auf den Eingangsleitungen 161 bereitgestellt, die V_cc zur Verteilung an alle aktiven Komponenten in dem modularen Reservestromversorgungssystem 170, Auffrischsteuersignale, um die Auffrischsteuerlogik und den Adressenzähler der Cachespeicher-Matrix 200 anzusteuern, und eine Cachespeicher-Zustandsleitung bereitstellen, um anzuzeigen, ob die Cachespeicher-Daten "unrein", d. h. nicht in ausschließlichem Besitz befindlich und verändert, sind.
Die über die Leitungen 161 gelieferte Spannung V_cc liegt an der Diode 184 an, die in der gezeigten Weise angeschlossen ist, so dass Strom von der Cachespeicher-Steuereinheit in die Diode 184 fließt. Der Ausgang der Diode ist mit der Leitung 183 verbunden, um den Strom in der ganzen modularen Reservestromversorgungseinheit zu verteilen. (Einzelheiten über die Verteilung von Strom sind in der Technik bekannt und werden deshalb weggelassen, um die Beschreibung der Erfindung übersichtlicher zu gestalten.) Die Leitung 183 ist auch mit dem V_cc-Ausgang der Batterieeinheit 176 verbunden, die eine aufladbare Batterie enthält, um der modularen Reservestromversorgungseinheit 170 Reservestrom zu liefern. Wenn die am Eingang 161 von der Cachespeicher-Steuereinheit anliegende Spannung V_cc größer als der V_cc-Wert der Batterie ist, wird der Batterie über die Diode 184 und den Widerstand 188 eine Pufferladung zugeführt. Der Eingang 161 liefert auch den von den aktiven Schaltungen der modularen Reservestromversorgungseinheit benötigten Strom. Wenn die von der Cachespeicher-Steuereinheit gelieferte Spannung unter den von der Batterieeinheit 176 bereitgestellten V_cc-Wert fallen sollte, wird die Diode 184 in Sperrrichtung vorgespannt und trennt die V_cc-Quelle der Cachespeicher-Steuereinheit von der Batterieeinheit 176, und die Diode 187 in der Batterieeinheit 176 wird in Durchlassrichtung vorgespannt, um für den von der Batterie gelieferten Strom einen niederohmigen Pfad bereitzustellen. Wenn im umgekehrten Fall die von der Cachespeicher-Steuereinheit bereitgestellte Spannung wieder ihren Normalwert erreicht, nachdem er gefallen war, erfolgt die Stromversorgung wieder durch die von der Cachespeicher-Steuereinheit gelieferte V_cc. Ruf diese Weise wird ein reibungsloser Übergang zwischen dem von der primären Cachespeicher-Steuereinheit gelieferten Strom und dem von der Pufferbatterie gelieferten Strom erzielt.
Die V_cc-Leitung vom Eingang 161 wird auch an einen Eingang des Spannungskomparators 182 angeschlossen, und der andere (Referenz-)Eingang wird mit dem Schwellenspannungs-(V_T-)Ausgang des Spannungsteilers R1, R2 verbunden. Die Schwellenspannung wird vorab auf dem niedrigsten annehmbaren Wert für V_cc festgelegt, so dass das Ausgangssignal des Komparators 182 auf "LOW" geht, wenn V_cc unter diesen Wert fällt. Andernfalls liegt das Ausgangssignal des Spannungskomparators 182 auf "HIGH".
Die Cachespeicher-Zustandsleitung des Eingangs 161 überträgt ein binäres Signal, das anzeigt, ob der Inhalt des Cachespeichers unrein ist und im Flip-Flop 185 gespeichert wird. Der Ausgangszustand des Flip-Flop 183 bildet zusammen mit dem Ausgangssignal des Komparators 182 einen 2-Bit-Binärauswahlcode auf den Leitungen 186, der an den Auswahleingang des Multiplexers (MUX) 181 angelegt wird. Wenn der Zustand des Cachespeichers unrein ist, liegt das Ausgangssignal des Flip-Flop 185 auf "HIGH", andernfalls ist es "LOW".
Der Multiplexer 181 hat vier Gruppen von Eingängen, die mit 0 bis 3 gekennzeichnet sind, und eine Gruppe von Ausgangsleitungen 172, die dazu dienen, der Cachespeicher-Matrix 200 die Auffrischsteuersignale zuzuführen. Die im Einzelfall ausgewählte Gruppe von Eingängen wird vom Zustand des 2-Bit-Auswahlcodes bestimmt, wie in den ersten beiden Spalten der Logiktabelle von 5 gezeigt ist. Bezug nehmend auf die 4 und 5, ist das Ausgangssignal des Komparators 182 mit "msb" (most significant bit = höchstwertiges Bit) gekennzeichnet, während das Ausgangssignal des Flip-Flop 185 mit "lsb" (least significant bit = niedrigstwertiges Bit) gekennzeichnet ist. Die zweite und die dritte Spalte geben die physische Bedeutung an: "msb" ist "LOW", wenn die von der Cachespeicher-Steuereinheit gelieferte V_CC größer als die Schwellenspannung V_T ist, die in den Komparator 182 eingegeben wird, andernfalls ist es "HIGH". Der "LOW"-Zustand des niedrigstwertigen Bit (lsb) zeigt an, dass der Inhalt des Cachespeichers nicht unrein ist, während der "HIGH"-Zustand bedeutet, dass der Inhalt des Cachespeichers unrein ist. Die fünfte und die sechste Spalte geben an, welche Gruppe der Eingangsleitungen zur Ausgabe ausgewählt wird. Für den Eingang msb/lsb (0,0) wird somit kein Auffrischsteuersignal geliefert, da die Cachespeicher-Daten nicht verändert wurden und daher aus dem Hauptspeicher wiederhergestellt werden können. Für den Eingang (0,1) wird die Gruppe der Auffrisch-Ausgangssteuersignale der Auffrischeinheit 177 ausgewählt. Immer wenn msb = 1 ("HIGH") ist, liefert die Cachespeicher-Steuereinheit V_CC und die Gruppe von Auffrischsteuersignalen und deaktiviert den DC/DC-Wandler 221 mittels der Steuerleitung 192, die mit der Ein/Aus-Steuerung verbunden ist.
Nochmals Bezug nehmend auf 4, enthält die Batterieeinheit 176 eine Batteriestromquelle 189, die eine einzellige Nickel-Cadmium-(Nicad-)Batterie ist, die eine Ausgangsspannung V_B von ungefähr 2,4 V erzeugt. Die Batterie 189 stellt die Spannung bereit, der zur Ansteuerung des DC/DC-Spannungswandlers 190 notwendig ist, um eine Reserveausgangsspannung V_cc zu erzeugen. Ein typischer Wert von V_cc zum Betreiben der DRAM-Matrix ist 5,0 V ± 0,5 V. Somit liefert der DC/DC-Wandler 190 den Reservestrom über die Diode 187, wenn der von der Cachespeicher-Steuereinheit auf der Eingangsleitung 161 gelieferte V_cc-Wert unter den vom DC/DC-Wandler 190 gelieferten V_cc-Spannungswert fällt. Daher sollte der nominale V_cc-Ausgangswert vom DC/DC-Wandler 190 auf einen geringeren Wert als der auf den Eingangsleitungen 161 anliegende nominale V_cc-Wert gesetzt werden.
6 ist ein Logikschaltbild, das eine alternative Ausführung des Multiplexers 181 zeigt, der die lsb- und msb-Eingangsleitungen 186, die Inverter I1 und I2, zwei Eingangs-UND-Gatter A1 und A2 und eine Gruppe UND-Gatter A3, A4 und A5 enthält, um eine Gruppe von Eingangsleitungen auszuwählen: entweder die Auffrischleitungen der Cachespeicher-Steuereinheit, die Auffrischleitungen der Auffrischeinheit 177 oder die Leitungen, die auf "LOW" liegen, um zu verhindern, dass eine Gruppe von Auffrischsteuersignalen geliefert wird, wenn die von der Cachespeicher-Steuereinheit gelieferte V_cc unter der Schwellenspannung V_T liegt und der Inhalt des Cachespeichers nicht unrein ist. Die letztere Wahl ist eine Option, bei der der Inhalt des Cachespeichers verloren gehen darf, da der nicht unreine Zustand bedeutet, dass der Inhalt des Cachespeichers nicht verändert wurde und daher aus dem Hauptspeicher wiederhergestellt werden kann. Wenn diese Option nicht ausgeübt wird, kann die Ausführung der Auswahleinheit (MUX) 181 weiter vereinfacht werden, indem auf die Logikkomponenten verzichtet wird, die zur Auswahl der Gruppe von Leitungen gehören, die auf "LOW" liegen (I1, A1 und A5). Das ODER-Gatter OR1 wählt die aktive Gruppe der Leitungen von A3, A4 oder A5 zur Ausgabe auf den Ausgangsleitungen 172 aus.
7 ist ein Flussdiagramm, das das Verfahren (CACHESPEICHERINHALT SICHERN 400) zusammenfasst, nach dem die Reservestromversorgungsvorrichtung für Cachespeicher von 4 funktioniert. Der Schritt 405 prüft, ob die von der Cachespeicher-Steuereinheit gelieferte V_cc geringer als die Schwellenspannung V_T ist, und wenn ja, schaltet er zum Schritt 410. Andernfalls wird der Cachespeicher weiter betrieben, bis V_cc < V_T. Der Schritt 410 prüft, ob sich der Cachespeicher in einem unreinen Zustand befindet, und wenn ja, wird die Pufferbatterie eingeschaltet, um dem Cachespeicher-Reservestromversorgungsmodul V_cc zuzuführen, und anschließend schaltet er zum Schritt 435, in dem der Cachespeicher-Matrix von der Auffrischsignalerzeugungseinheit die Auffrischsteuersignale geliefert werden, die notwendig sind, um den Inhalt des Cachespeichers zu erhalten. Wenn der Inhalt des Cachespeichers nicht unrein ist, sperrt der Schritt 415 die Auffrischsteuersignale oder er liefert dem DRAM-Cachespeicher nicht die benötigten Auffrischsteuersignale oder der Cachespeicher-Matrix nicht die V_cc-Reservespannung. Der Schritt 420 überwacht die von der Cachespeicher-Steuereinheit gelieferte V_cc auf die Wiederkehr der normalen Spannung im Schritt 425, und wenn diese wiederhergestellt ist, stellt die Cachespeicher-Steuereinheit wieder Spannungs- und Auffrischsteuersignale bereit. Das Verfahren kehrt zum Schritt 405 zurück, um auf einen weiteren Ausfall von V_cc zu warten.
Es sei erwähnt, dass das physisch trennbare Modul 170 von 3 ein wichtiges optionales Merkmal des Reservestromversorgungssystems ist. Da es von der Cachespeicher-Steuereinheit und dem Host-Rechnersystem physisch getrennt werden kann, kann das Batteriereservestromversorgungsmodul 170 von der ausgefallenen physischen Umgebung entfernt und in ein anderes System mit einer funktionierenden Cachespeicher-Steuereinheit "eingesteckt" werden. Dadurch kann das neue Host-System auf den Inhalt des Cachespeichers zugreifen, um den Inhalt des Hauptspeichers zu aktualisieren und/oder die Ausführung des Programms wieder aufzunehmen, während der die Cachespeicher-Steuereinheit ausgefallen ist. Eine physische Konfiguration vom Typ Single In-line Memory Module (SIMM)) nach Industriestandard ist geeignet.
Der Fachmann versteht, dass Fachkundige viele Änderungen an den Verfahren und der Vorrichtung, die vorstehend beschrieben wurden, vornehmen können, ohne vom Umfang der Erfindung abzuweichen, der nur eingeschränkt werden sollte, wie in den folgenden Ansprüchen dargelegt ist.

Claims

Rechnersystem (100), das von einer Systemstromversorgung (130) versorgt wird und Folgendes umfasst: a) eine primäre Cachespeicher-Steuereinheit (160), die Cachespeicher-Zustandsdaten und Auffrischsignalausgaben bereitstellt; b) eine modulare Cachespeichereinheit (170), die in einem einzigen Modul enthalten ist und Folgendes umfasst: (1) einen DRAM-Cachespeicher (200), der eine Matrix aus dynamischen Speicherzellen und Auffrischschaltlogik mit Eingängen umfasst, um eine Gruppe von Auffrischsteuersignalen zum Auffrischen des Inhalts des DRAM zu empfangen; (2) eine Batteriestromquelle (176), um die modulare Cachespeichereinheit zu betreiben, die den DRAM-Cachespeicher (200) enthält; (3) einen Auffrischgenerator (177), der einen Auffrischsignalausgang hat, um an dem Auffrischsignalausgang eine Gruppe von Auffrischsignalen zum Auffrischen des Inhalts des DRAM-Cachespeichers (200) zu erzeugen; und (4) eine Reservestromversorgungssystem-Steuereinheit (180, die ein Mittel zum Empfang, zur Auswertung und Speicherung des Cachespeicher-Zustandsdatensignals von der Cachespeicher-Steuereinheit (160) umfasst, das anzeigt, ob der Inhalt des Cachespeichers rein oder unrein ist, wobei die Reservestromversorgungssystem-Steuereinheit eine Auswahleinheit enthält, um die Systemstromversorgung auszuwählen, um dem DRAM-Cachespeicher (200) Strom zu liefern, wenn die Systemstromversorgung mit einem korrekten Ausgangsspannungspegel arbeitet, und um andernfalls die Batteriestromversorgung (176) auszuwählen, wobei die Auswahleinheit dazu dient, (i) die Eingänge des DRAM-Cachespeichers mit dem Auffrischsignal-Ausgang der Cachespeicher-Steuereinheit (160) zu verbinden, wenn die Systemstromversorgung mit einem korrekten Ausgangsspannungspegel arbeitet, und um die Eingänge des DRAM-Cachespeichers mit dem Auffrischsignal-Ausgang des Auffrischgenerators (177) zu verbinden, wenn die Systemstromversorgung (130) nicht mit dem korrekten Ausgangsspannungspegel arbeitet, und (ii) in Abhängigkeit von den gespeicherten Cachespeicher-Zustandsdaten die Bereitstellung des Auffrischsignals zu steuern, das vom Auffrischgenerator (177) an die Eingänge des DRAM-Cachespeichers ausgegeben wird, wobei die modulare Cachespeichereinheit (170) von sowohl dem Rechnersystem (100) als auch der Cachespeicher-Steuereinheit (160) physisch getrennt werden kann, ohne den Inhalt des DRAM-Cachespeichers (200) zu beeinträchtigen.
Modulare Cachespeichereinheit nach Anspruch 1, die des Weiteren eine Pufferladungsschaltung (184, 188) umfasst, um die Batteriestromversorgung (176) von der Rechnersystem-Stromversorgung (130) zu laden.
Modulare Cachespeichereinheit nach Anspruch 1, die des Weiteren Folgendes umfasst: einen Eingang (161), um von der Cachespeicher-Steuereinheit ein Cachespeicher-Statussignal zu empfangen, das anzeigt, ob der Inhalt des DRAM-Cachespeichers unrein oder nicht unrein ist; und wobei die Reservestromversorgungssystem-Steuereinheit (180) des Weiteren dazu dient, den Auffrischgenerator daran zu hindern, eine Gruppe von Auffrischsignalen an den DRAM-Cachespeicher anzulegen, wenn das Cachespeicher-Statussignal anzeigt, dass der Inhalt des DRAM-Cachespeichers nicht unrein ist.
Modulare Cachespeichereinheit nach Anspruch 1, wobei das Modul (170) ein einreihiges Speichermodul vom Typ Single In-line Memory Module (SIMM) ist.
Modulare Cachespeichereinheit nach Anspruch 1, wobei der DRAM-Cachespeicher (200) eine Auffrischlogik und einen Adressenzähler enthält, um eine Gruppe von Auffrischsignalen zu erzeugen und um von den Auffrischsteuersignalen gesteuert zu arbeiten, die von der Reservestromversorgungssystem-Steuereinheit (180) geliefert werden.