CN114550769A - 半导体存储器件 - Google Patents
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Abstract
一种半导体存储器件包括：第一计数电路，其适用于基于突发刷新命令信号来对在每个突发刷新周期中连续切换的第一时钟信号进行计数，并且产生第一计数码信号；周期引导电路，其适用于基于突发刷新命令信号和预充电信号来产生在每个突发刷新周期中切换一次的第二时钟信号；第二计数电路，其适用于对第二时钟信号进行计数并且产生第二计数码信号；以及控制电路，其适用于基于第一计数码信号和第二计数码信号来在每个突发刷新周期中产生用于锁存目标地址的锁存控制信号。
Description
本专利申请是2018年02月24日提交的申请号为201810156970.9、发明名称为“半导体存储器件”的中国发明专利申请的分案申请。
技术领域
示例性实施例涉及一种半导体设计技术，更具体地，涉及一种执行刷新操作的半导体存储器件。
背景技术
半导体存储器件的存储单元由用作开关的晶体管和储存电荷(数据)的电容器来配置。数据根据存储单元的电容器中是否存在电荷(即，电容器两端的电压为高还是低)而被划分为逻辑高电平(逻辑1)或逻辑低电平(逻辑0)。原则上，数据的储存不消耗功率，因为其按照电荷累积在电容器中的方式来实现。然而，数据可能丢失，因为储存在电容器中的电荷的初始量可能由于由MOS晶体管的PN结等导致的泄漏电流而减小。为了防止这种现象，应当在数据丢失之前读取存储单元中的数据，以及应当基于读出的信息来再充电到正常电荷量。仅当周期性重复这样的操作时才可以保持数据的存储。这种对单元电荷再充电的过程叫做刷新操作。
同时，随着半导体存储器件的集成度的增加，半导体存储器件中包括的多个字线之间的间隔减小。随着字线之间的间隔减小，相邻的字线之间的耦合效应增加。
每当数据输入至存储单元和从存储单元输出时，字线在激活(激活的)状态与去激活(非激活的)状态之间切换。就此而言，由于如上所述相邻的字线之间的耦合效应增加，因此出现以下现象：耦接到与频繁激活的字线相邻的字线的存储单元的数据被损坏。这种现象叫做行锤击(row hammering)。由于行锤击的原因，在存储单元刷新之前，存储单元的数据可能被损坏。
图1是图示半导体存储器件中包括的存储单元阵列的一部分的示图，用于说明行锤击。
参考图1，字线WLK对应于具有大量激活次数的频繁激活的字线，而字线WLK-1和WLK+1对应于与频繁激活的字线WLK相邻设置的相邻字线。此外，存储单元CELL_K耦接到频繁激活的字线WLK，存储单元CELL_K-1耦接到相邻字线WLK-1，以及存储单元CELL_K+1耦接到相邻字线WLK+1。相应的存储单元CELL_K、CELL_K-1和CELL_K+1包括单元晶体管TR_K、TR_K-1和TR_K+1以及单元电容器CAP_K、CAP_K-1和CAP_K+1。
在图1中，当频繁激活的字线WLK被激活或被去激活时，由于在频繁激活的字线WLK与相邻字线WLK-1和WLK+1之间出现的耦合现象，因此相邻字线WLK-1和WLK+1的电压增加或减小，并且对单元电容器CAP_K-1和CAP_K+1的电荷量施加影响。因此，在频繁激活的字线WLK的激活频繁发生以及因此频繁激活的字线WLK在激活状态与去激活状态之间切换的情况下，储存在存储单元CELL_K-1和CELL_K+1中包括的单元电容器CAP_K-1和CAP_K+1中的电荷量的改变可以增加，而存储单元CELL_K-1和CELL_K+1的数据可能劣化。
此外，由于当字线在激活状态与去激活状态之间切换时产生的电磁波将电子引入耦接到相邻字线的存储单元的单元电容器中或将电子从其放电，因此数据可能被损坏。
主要用来应对行锤击(根据行锤击，当字线WLK被反复激活至少预定次数时，耦接到字线WLK-1和WLK+1的存储单元的数据劣化)的方法为：除了常规刷新操作(正常刷新操作)之外，额外刷新受行锤击影响的相邻字线(例如，WLK+1和WLK-1)。这种对相邻字线的额外刷新操作称作目标刷新操作。
发明内容
本发明的每个实施例针对一种能够有效地防止在突发刷新模式中的行锤击的半导体存储器件。
在一个实施例中，一种半导体存储器件可以包括：第一计数电路，其适用于基于突发刷新命令信号来对在每个突发刷新周期中连续切换的第一时钟信号进行计数，并且产生第一计数码信号；周期引导电路，其适用于基于突发刷新命令信号和预充电信号来产生在每个突发刷新周期中切换一次的第二时钟信号；第二计数电路，其适用于对第二时钟信号进行计数并且产生第二计数码信号；以及控制电路，其适用于基于第一计数码信号和第二计数码信号来在每个突发刷新周期中产生用于锁存目标地址的锁存控制信号。
当与第一计数码信号相对应的第一计数值和与第二计数码信号相对应的第二计数值相同时，控制电路可以产生锁存控制信号。
响应于突发刷新命令信号，第一计数电路可以在每个突发刷新周期中被初始化之后，在每个突发刷新周期期间对第一时钟信号计数。
周期引导电路可以产生第二时钟信号，该第二时钟信号基于突发刷新命令信号来被激活，而基于预充电信号来被去激活。
控制电路可以包括：比较单元，其适用于产生与将与第一计数码信号相对应的第一计数值和与第二计数码信号相对应的第二计数值进行比较的结果相对应的比较信号；限制单元，其适用于基于比较信号和突发刷新命令信号来产生在限制时段内被激活的限制信号；以及输出单元，其适用于基于限制信号和第一时钟信号来输出在限制时段内切换的锁存控制信号。
半导体存储器件还可以包括周期转换电路，其适用于基于周期性切换的第三时钟信号来产生非周期性切换的第一时钟信号。
在一个实施例中，一种半导体存储器件可以包括：计数电路，适用于基于突发刷新命令信号来对在每个突发刷新周期中连续切换的第一时钟信号进行计数，并且产生计数码信号；周期引导电路，其适用于基于突发刷新命令信号和预充电信号来产生在每个突发刷新周期中切换一次的第二时钟信号；随机化电路，其适用于基于第二时钟信号来在每个突发刷新周期中产生与随机值相对应的随机码信号；以及控制电路，其适用于基于计数码信号和随机码信号来在每个突发刷新周期中产生用于锁存目标地址的锁存控制信号。
当与计数码信号相对应的计数值和与随机码信号相对应的随机值相同时，控制电路可以产生锁存控制信号。
响应于突发刷新命令信号，计数电路可以在每个突发刷新周期中被初始化之后，在每个突发刷新周期期间对第一时钟信号进行计数。
周期引导电路可以产生第二时钟信号，该第二时钟信号基于突发刷新命令信号来被激活，而基于预充电信号来被去激活。
随机化电路可以包括：时钟信号发生单元，其适用于产生第三时钟信号；随机值发生单元，其适用于基于第三时钟信号来在每个突发刷新周期中产生与随机值相对应的码信号至少一次；以及锁存单元，其适用于基于第二时钟信号来在每个突发刷新周期中将码信号锁存为随机码信号。
控制电路可以包括：比较单元，其适用于产生与将与计数码信号相对应的计数值和与随机码信号相对应的随机值进行比较的结果相对应的比较信号；限制单元，其适用于基于比较信号和突发刷新命令信号来产生在限制时段内被激活的限制信号；以及输出单元，其适用于基于限制信号和第一时钟信号来输出在限制时段内切换的锁存控制信号。
半导体存储器件还可以包括：周期转换电路，其适用于基于周期性切换的第四时钟信号来产生非周期性切换的第一时钟信号。
在一个实施例中，一种半导体存储器件可以包括：存储区，其适用于基于正常地址信号来执行正常操作，以及基于目标地址信号来执行目标刷新操作；刷新控制器，其适用于基于突发刷新命令信号来在每个突发刷新周期中产生锁存控制信号，该锁存控制信号在与先前突发刷新周期中包括的先前限制时段不同的限制时段内被激活；以及地址锁存器，其适用于基于锁存控制信号来在每个突发刷新周期中将在不同限制时段内输入的正常地址信号锁存为目标地址信号。
刷新控制器可以包括：第一计数电路，其适用于基于突发刷新命令信号来对在每个突发刷新周期中连续切换的第一时钟信号进行计数，并且产生第一计数码信号；周期引导电路，其适用于基于突发刷新命令信号和预充电信号来产生在每个突发刷新周期中切换一次的第二时钟信号；第二计数电路，其适用于对第二时钟信号进行计数，并且产生第二计数码信号；以及控制电路，其适用于基于第一计数码信号和第二计数码信号来在每个突发刷新周期中产生锁存控制信号。
当与第一计数码信号相对应的第一计数值和与第二计数码信号相对应的第二计数值相同时，控制电路可以产生锁存控制信号。
响应于突发刷新命令信号，第一计数电路可以在每个突发刷新周期中被初始化之后，在每个突发刷新周期期间对第一时钟信号进行计数。
周期引导电路可以产生第二时钟信号，该第二时钟信号基于突发刷新命令信号来被激活，而基于预充电信号来被去激活。
控制电路可以包括：比较单元，其适用于产生与将与第一计数码信号相对应的第一计数值和与第二计数码信号相对应的第二计数值进行比较的结果相对应的比较信号；限制单元，其适用于基于比较信号和突发刷新命令信号来产生在限制时段内被激活的限制信号；以及输出单元，其适用于基于限制信号和第一时钟信号来输出在限制时段内切换的锁存控制信号。
刷新控制器还可以包括：周期转换电路，其适用于基于周期性切换的第三时钟信号来产生非周期性切换的第一时钟信号。
刷新控制器可以包括：计数电路，其适用于基于突发刷新命令信号来对在每个突发刷新周期中连续切换的第一时钟信号进行计数，并且产生计数码信号；周期引导电路，其适用于基于突发刷新命令信号和预充电信号来产生在每个突发刷新周期中切换一次的第二时钟信号；随机化电路，其适用于基于第二时钟信号来在每个突发刷新周期中产生与随机值相对应的随机码信号；以及控制电路，其适用于基于计数码信号和随机码信号来在每个突发刷新周期中，当与计数码信号相对应的计数值和与随机码信号相对应的随机值相同时，产生锁存控制信号。
当与计数码信号相对应的计数值和与随机码信号相对应的随机值相同时，控制电路可以产生锁存控制信号。
响应于突发刷新命令信号，计数电路可以在每个突发刷新周期中被初始化之后，在每个突发刷新周期期间对第一时钟信号进行计数。
周期引导电路可以产生第二时钟信号，该第二时钟信号基于突发刷新命令信号来被激活，而基于预充电信号来被去激活。
随机化电路可以包括：时钟信号发生单元，其适用于产生第三时钟信号；随机值发生单元，其适用于基于第三时钟信号来在每个突发刷新周期中产生与随机值相对应的码信号至少一次；以及锁存单元，其适用于基于第二时钟信号来在每个突发刷新周期中将码信号锁存为随机码信号。
控制电路可以包括：比较单元，其适用于产生与将与计数码信号相对应的计数值和与随机码信号相对应的随机值进行比较的结果相对应的比较信号；限制单元，其适用于基于比较信号和突发刷新命令信号来产生在限制时段内被激活的限制信号；以及输出单元，其适用于基于限制信号和第一时钟信号来输出在限制时段内切换的锁存控制信号。
刷新控制器可以包括：周期转换电路，其适用于基于周期性切换的第四时钟信号来产生非周期性切换的第一时钟信号。
存储区可以基于突发刷新命令信号和在先前限制时段内被锁存为目标地址信号的先前目标地址信号来在每个突发刷新周期中执行目标刷新操作
在实施例中，通过有效地防止在突发刷新模式中的行锤击，可以改善根据突发刷新模式的运行可靠性。
附图说明
图1是图示存储单元阵列的一部分的示图，用于说明行锤击。
图2是图示根据本发明的第一实施例的半导体存储器件的框图。
图3是图示根据本发明的一个实施例的图2中所示的刷新控制器的框图。
图4是图示根据本发明的另一实施例的图2中所示的刷新控制器的框图。
图5是图示图3和图4中所示的控制电路的框图。
图6是说明包括图3中所示的刷新控制器的半导体存储器件的操作的时序图。
图7是说明包括图4中所示的刷新控制器的半导体存储器件的操作的时序图。
图8是图示根据本发明的第二实施例的半导体存储器件的框图。
图9是图示图8中所示的刷新控制器的框图。
图10是图示图8中所示的刷新控制器的框图。
图11是图示图9和图10中所示的随机化电路的框图。
图12是图示图9和图10中所示的控制电路的框图。
图13是说明包括图10中所示的刷新控制器的半导体存储器件的操作的时序图。
具体实施方式
下面将参照附图来更详细地描述各种实施例。然而，本发明可以以不同的形式来实施，而不应当被解释成局限于本文中所阐述的实施例。相反地，提供这些实施例使得此公开将是彻底且完整的，且这些实施例将把本发明的范围充分传达给本领域技术人员。贯穿本公开，相同的附图标记在本发明的每个附图和实施例中始终指代相同的部分。
图2是图示根据本发明的第一实施例的半导体存储器件的框图。
参考图2，半导体存储器件可以包括存储区100、刷新控制器200和地址锁存器300。
存储区100可以基于正常命令信号NOR_CMD和正常地址信号NADD来执行正常操作，以及基于突发刷新命令信号BUR_REF_CMD和目标地址信号TADD来执行目标刷新操作。虽然在图中未示出，但是存储区100可以包括具有在行方向和列方向上布置的多个存储单元的存储阵列和用于执行正常操作和目标刷新操作的外围电路。例如，外围电路可以包括用于按行来控制存储阵列的字线驱动器和行解码器。
突发刷新命令信号BUR_REF_CMD可以包括多个正常刷新命令信号，该多个正常刷新命令信号以其间允许执行目标刷新操作的最小时间间隔来连续输入。例如，在8-突发刷新操作模式中，第一正常刷新命令信号至第八正常刷新命令信号可以以每个突发刷新周期来连续输入。在突发刷新操作模式中，在每个突发刷新周期的特定时段中集中执行多个目标刷新操作，因此可能确保在突发刷新周期的剩余时段内执行其他操作(例如，正常操作)而不受目标刷新操作干扰。
正常操作可以包括用于将数据写入至存储阵列中的写入操作、用于从存储阵列中读取数据的读取操作等。目标刷新操作可以包括除正常刷新操作之外还额外刷新相邻字线的操作以应对行锤击，在该行锤击中，由于特定字线被反复访问并且被激活至少预定次数，因此耦接到相邻字线的存储单元的数据劣化。
刷新控制器200可以基于突发刷新命令信号BUR_REF_CMD和预充电信号PCG来在每个突发刷新周期中产生针对限制时段的锁存控制信号SRLATEN，该限制时段不同于在先前突发刷新周期中包括的先前限制时段。
地址锁存器300可以基于锁存控制信号SRLATEN来将在每个突发刷新周期中的不同限制时段中输入的正常地址信号NADD锁存为目标地址信号TADD。
图3是图示根据本发明的一个实施例的图2所示的刷新控制器200的框图。
参考图3，刷新控制器200可以包括第一计数电路210、周期引导电路220、第二计数电路230和控制电路240。
第一计数电路210可以基于突发刷新命令信号BUR_REF_CMD来对在每个突发刷新时段中连续切换的第一时钟信号OSC进行计数，并且产生与其计数值(在下文中称作“第一计数值”)相对应的第一计数码信号OSC_CNT。响应于突发刷新命令信号BUR_REF_CMD，第一计数电路210可以在每个突发刷新周期中被初始化之后，在每个突发刷新周期期间对第一时钟信号OSC进行计数。
周期引导电路220可以基于突发刷新命令信号BUR_REF_CMD和预充电信号PCG来产生在每个突发刷新周期中切换一次的第二时钟信号REFCLK。周期引导电路220可以产生第二时钟信号REFCLK，该第二时钟信号REFCLK基于突发刷新命令信号BUR_REF_CMD来被激活，而基于预充电信号PCG来被去激活。例如，周期引导电路220可以包括SR锁存器。
第二计数电路230可以对第二时钟信号REFCLK进行计数，并且产生与其计数值(在下文中称作“第二计数值”)相对应的第二计数码信号REFCLK_CNT。
控制电路240可以基于第一计数码信号OSC_CNT和第二计数码信号REFCLK_CNT来在每个突发刷新周期中产生锁存控制信号SRLATEN。在每个突发刷新周期中，当第一计数值和第二计数值相同时，控制电路240可以产生锁存控制信号SRLATEN。
图4是图示根据本发明的另一实施例的图2中所示的刷新控制器200的框图。在图3和图4中，相同的附图标记用来指代相同的元件。
参考图4，刷新控制器200可以包括第一计数电路210、周期引导电路220、第二计数电路230、控制电路240和周期转换电路250。
由于图4中所示的第一计数电路210、周期引导电路220、第二计数电路230和控制电路240与图3中所示的那些具有基本相同的配置，因此本文中将省略对其的描述。然而，第一计数电路210可以基于下面将描述的第三时钟信号PRBS来产生第一计数码信号PRBS_CNT，以及控制电路240可以使用第三时钟信号PRBS和第一计数码信号PRBS_CNT而非图3中所示的第一时钟信号OSC和第一计数码信号OSC_CNT来产生锁存控制信号SRLATEN。
控制电路240可以基于第一计数码信号PRBS_CNT和第二计数码信号REFCLK_CNT来在第一计数值与第二计数值相同时产生锁存控制信号SRLATEN。
周期转换电路250可以基于周期性切换的第一时钟信号OSC来产生非周期性切换的第三时钟信号PRBS。例如，周期转换电路250可以包括伪随机二进制序列(PRBS)电路。
图5是图示图3和图4中所示的控制电路240的框图。在下文中，为了说明的方便，将代表性地描述图3中所示的控制电路240。
参考图5，控制电路240可以包括比较单元241、限制单元243和输出单元245。
比较单元241可以基于第一计数码信号OSC_CNT和第二计数码信号REFCLK_CNT来产生与将第一计数值和第二计数值进行比较的结果相对应的比较信号CMP。
限制单元243可以基于比较信号CMP和突发刷新命令信号BUR_REF_CMD来产生在限制时段内被激活的限制信号GTED。例如，限制单元243可以产生限制信号GTED，该限制信号GTED基于突发刷新命令信号BUR_REF_CMD来被激活，而基于比较信号CMP来被去激活。
输出单元245可以基于限制信号GTED和第一时钟信号OSC来产生在限制时段内切换的锁存控制信号SRLATEN。输出单元245可以通过根据限制信号GTED选通第一时钟信号OSC来产生锁存控制信号SRLATEN。当在限制时段内限制信号GTED被激活时，输出单元245可以将第一时钟信号OSC输出为锁存控制信号SRLATEN。
在下文中，将参照图6和图7来描述根据第一实施例的具有上述配置的半导体存储器件的操作。
图6是说明包括图3中所示的刷新控制器200的半导体存储器件的操作的时序图。
参考图6，当包括第一正常刷新命令信号至第八正常刷新命令信号的突发刷新命令信号BUR_REF_CMD以8-突发刷新操作模式输入时，突发刷新周期tREFI*8可以包括与分配给第一正常刷新命令信号至第八正常刷新命令信号中的每个正常刷新命令信号的正常刷新周期tREFI的8倍相对应的时段。
在每个突发刷新周期tREFI*8中，刷新控制器200可以在与先前突发刷新周期中包括的先前限制时段不同的限制时段内产生锁存控制信号SRLATEN。例如，在每个突发刷新周期tREFI*8中，当与第一计数码信号OSC_CNT相对应的第一计数值和与第二计数码信号REFCLK_CNT相对应的第二计数值相同时，刷新控制器200可以产生锁存控制信号SRLATEN。即，在第一突发刷新周期tREFI*8中，当在从突发刷新命令信号BUR_REF_CMD被输入的时间点到第一计数值和第二计数值两者都变成“1”的时间点的第一限制时段内限制信号GTED被激活时，刷新控制器200可以将第一时钟信号OSC输出为锁存控制信号SRLATEN。此外，在第n突发刷新周期tREFI*8中，当在从突发刷新命令信号BUR_REF_CMD被输入的时间点到第一计数值和第二计数值两者都变成“n”的时间点的第n限制时段内限制信号GTED被激活时，刷新控制器200可以将第一时钟信号OSC输出为锁存控制信号SRLATEN。
地址锁存器300可以基于锁存控制信号SRLATEN来将在每个突发刷新周期tREFI*8中在不同的限制时段内输入的正常地址信号NADD锁存为目标地址信号TADD。例如，在第一突发刷新周期tREFI*8中，地址锁存器300可以将第一限制时段期间锁存控制信号SRLATEN第二次切换(即，最后切换)时输入的正常地址信号NADD锁存为目标地址信号TADD。此外，在第n突发刷新周期tREFI*8中，地址锁存器300可以将第n限制时段期间锁存控制信号SRLATEN第(n+1)次切换(即，最后切换)时输入的正常地址信号NADD锁存为目标地址信号TADD。
作为参考，在每个突发刷新周期tREFI*8内锁存控制信号SRLATEN切换了多次的情况下，地址锁存器300可以锁存每次锁存控制信号SRLATEN切换时输入的正常地址信号NADD。结果，地址锁存器300可以将锁存控制信号SRLATEN最后切换时输入的正常地址信号NADD锁存为最终目标地址信号TADD。
同时，在每个突发刷新周期tREFI*8中不同限定的限制时段中，地址锁存器300可以将在锁存控制信号SRLATEN最后切换的时段内输入的正常地址信号NADD锁存为目标地址信号TADD。这是为了对突发刷新周期tREFI*8中依次输入的多个正常地址信号NADD之中的任意一个正常地址信号NADD进行采样。换言之，这是为了对每个突发刷新周期tREFI*8中的不同时段内输入的任意一个正常地址信号NADD进行采样。这里，采样可以意味着从多个正常地址信号NADD之中随机地选择输入最多的正常地址信号NADD。这在功率和面积方面相比于通过每个正常地址信号来对多个正常地址信号NADD进行计数的方法是有优势的，同时还有优势在于可以对在每个突发刷新周期tREFI*8中的不同采样时间点处输入的正常地址信号NADD进行采样并锁存为目标地址信号TADD。
存储区100可以基于突发刷新命令信号BUR_REF_CMD和目标地址信号TADD来执行目标刷新操作。例如，在每个突发刷新周期中，当突发刷新命令信号BUR_REF_CMD输入时，存储区100可以基于在先前限制时段内锁存的先前目标地址信号TADD来执行目标刷新操作。
图7是说明包括图4中所示的刷新控制器200的半导体存储器件的操作的时序图。
由于图7与图6基本相同，因此本文中将省略对其的描述。然而，在图7中，相比于图6，可以使用非周期性切换的第三时钟信号PRBS而非周期性切换的第一时钟信号OSC。例如，第三时钟信号PRBS可以在每个预定周期PRBS 15中非周期性切换。
图8是图示根据本发明的第二实施例的半导体存储器件的框图。
参考图8，半导体存储器件可以包括存储区1100、刷新控制器1200和地址锁存器1300。
由于存储区1100和地址锁存器1300可以与第一实施例中示出的存储区100和地址锁存器300具有基本相同的配置，因此本文中将省略对存储区1100和地址锁存器1300的描述。在下文中，将详细描述刷新控制器1200。
图9是图示图8中所示的刷新控制器1200的框图。
参考图9，刷新控制器1200可以包括计数电路1210、周期引导电路1220、随机化电路1230和控制电路1240。
由于计数电路1210、周期引导电路1220和控制电路1240可以与第一实施例(参见图3)中包括的计数电路210、周期引导电路220和控制电路240具有基本相同的配置，因此本文中将省略对其的描述。
随机化电路1230可以基于第二时钟信号REFCLK来在每个突发刷新周期中产生与随机值相对应的随机码信号RDNUM_CNT。
图10是图示图8中所示的刷新控制器1200的框图。
参考图10，相比于图9，刷新控制器1200还可以包括周期转换电路1250。由于周期转换电路1250可以与第一实施例(参见图4)中包括的周期转换电路250具有基本相同的配置，因此本文中将省略对其的描述。
图11是图示图9和图10中所示的随机化电路1230的框图。
参考图11，随机化电路1230可以包括时钟信号发生单元1231、随机值发生单元1233和锁存单元1235。
时钟信号发生单元1231可以产生第四时钟信号OSC′。
随机值发生单元1233可以基于第四时钟信号OSC′来在每个突发刷新周期中产生与随机值相对应的码信号RDNUM至少一次。
锁存单元1235可以基于第二时钟信号REFCLK来在每个突发刷新周期中将码信号RDNUM锁存为随机码信号RDNUM_CNT。
图12是图示图9和图10中所示的控制电路1240的框图。
参考图12，控制电路1240可以包括比较单元1241、限制单元1243和输出单元1245。
由于比较单元1241、限制单元1243和输出单元1245可以与第一实施例的那些具有基本相同的配置，因此本文中将省略对其的详细描述。然而，比较单元1241可以将随机码信号RDNUM_CNT与计数码信号OSC_CNT或PRBS_CNT进行比较。
在下文中，将参照图13来描述根据第二实施例的具有上述配置的半导体存储器件的操作。
图13是说明包括图10中所示的刷新控制器1200的半导体存储器件的操作的时序图。
参考图13，当包括第一正常刷新命令信号至第八正常刷新命令信号的突发刷新命令信号BUR_REF_CMD以8-突发刷新操作模式被输入时，突发刷新周期tREFI*8可以包括与分配给第一正常刷新命令信号至第八正常刷新命令信号中的每个正常刷新命令信号的刷新周期tREFI的8倍相对应的时段。
在每个突发刷新周期tREFI*8中，刷新控制器1200可以在与先前突发刷新周期中包括的先前限制时段不同的限制时段内产生锁存控制信号SRLATEN。例如，在每个突发刷新周期tREFI*8中，当与计数码信号PRBS_CNT相对应的计数值和与随机码信号RDNUM_CNT相对应的随机值相同时，刷新控制器1200可以产生锁存控制信号SRLATEN。如果在第一突发刷新周期tREFI*8中产生与随机值“5”相对应的随机码信号RDNUM_CNT，则当在从突发刷新命令信号BUR_REF_CMD被输入的时间点到与计数码信号PRBS_CNT相对应的计数值变成随机值“5”的时间点的第一限制时段内限制信号GTED被激活时，控制电路1240可以将第三时钟信号PRBS输出为锁存控制信号SRLATEN。如果在第二突发刷新周期tREFI*8中产生与随机值“10”相对应的随机码信号RDNUM_CNT，则当在包括第二突发刷新周期tREFI*8的整个时段的第二限制时段内限制信号GTED被激活时，控制电路1240可以将第三时钟信号PRBS输出为锁存控制信号SRLATEN。
地址锁存器1300可以基于锁存控制信号SRLATEN来将在每个突发刷新周期tREFI*8中的不同限制时段中输入的正常地址信号NADD锁存为目标地址信号TADD。例如，在第一突发刷新周期tREFI*8中，地址锁存器1300可以将在第一限制时段期间锁存控制信号SRLATEN最后切换时输入的正常地址信号NADD锁存为目标地址信号TADD。
存储区1100可以基于突发刷新命令信号BUR_REF_CMD和目标地址信号TADD来执行目标刷新操作。例如，在每个突发刷新周期中，当突发刷新命令信号BUR_REF_CMD被输入时，存储区1100可以基于在先前限制时段内锁存的先前目标地址信号TADD来执行目标刷新操作。
从本公开的实施例明显的是，提供以下优点：目标地址信号可以在每个突发刷新周期中的不同时间点(即，不同采样时间点)处被锁存(即，被采样)。
虽然出于说明的目的已经描述了各种实施例，但是对于本领域技术人员明显的是，在不脱离所附权利要求中所限定的本发明的精神和范围的情况下，可以作出各种改变和修改。
Claims (7)
1.一种半导体存储器件，包括：
计数电路，其适用于基于突发刷新命令信号来对在每个突发刷新周期中连续切换的第一时钟信号进行计数，并且产生计数码信号；
周期引导电路，其适用于基于突发刷新命令信号和预充电信号来产生在每个突发刷新周期中切换一次的第二时钟信号；
随机化电路，其适用于基于第二时钟信号来在每个突发刷新周期中产生与随机值相对应的随机码信号；以及
控制电路，其适用于基于计数码信号和随机码信号来在每个突发刷新周期中产生用于锁存目标地址的锁存控制信号，
其中，所述随机化电路包括：
时钟信号发生单元，其适用于产生第三时钟信号；
随机值发生单元，其适用于基于第三时钟信号来在每个突发刷新周期中产生与随机值相对应的码信号至少一次；以及
锁存单元，其适用于基于第二时钟信号来在每个突发刷新周期中将码信号锁存为随机码信号。
2.如权利要求1所述的半导体存储器件，当与计数码信号相对应的计数值和与随机码信号相对应的随机值相同时，控制电路产生锁存控制信号。
3.如权利要求1所述的半导体存储器件，其中，响应于突发刷新命令信号，计数电路在每个突发刷新周期中被初始化之后，在每个突发刷新周期期间对第一时钟信号进行计数。
4.如权利要求1所述的半导体存储器件，其中，周期引导电路产生第二时钟信号，所述第二时钟信号基于突发刷新命令信号来被激活，而基于预充电信号来被去激活。
5.如权利要求1所述的半导体存储器件，其中，控制电路包括：
比较单元，其适用于产生比较信号，所述比较信号对应于将与计数码信号相对应的计数值和与随机码信号相对应的随机值进行比较的结果；
限制单元，其适用于基于比较信号和突发刷新命令信号来产生在限制时段内被激活的限制信号；以及
输出单元，其适用于基于限制信号和第一时钟信号来输出在限制时段内切换的锁存控制信号。
6.如权利要求1所述的半导体存储器件，还包括：
周期转换电路，其适用于基于周期性切换的第四时钟信号来产生非周期性切换的第一时钟信号。
7.一种半导体存储器件，包括：:
计数电路，其适用于基于突发刷新命令信号来对在每个突发刷新周期中连续切换的第一时钟信号进行计数，并且产生计数码信号；
周期引导电路，其适用于基于突发刷新命令信号和预充电信号来产生在每个突发刷新周期中切换一次的第二时钟信号；
随机化电路，其适用于基于第二时钟信号来在每个突发刷新周期中产生与随机值相对应的随机码信号；以及
控制电路，其适用于基于计数码信号和随机码信号来在每个突发刷新周期中产生用于锁存目标地址的锁存控制信号，
其中，所述控制电路包括：
比较单元，其适用于产生比较信号，所述比较信号对应于将与计数码信号相对应的计数值和与随机码信号相对应的随机值进行比较的结果；
限制单元，其适用于基于比较信号和突发刷新命令信号来产生在限制时段内被激活的限制信号；以及
输出单元，其适用于基于限制信号和第一时钟信号来输出在限制时段内切换的锁存控制信号。
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