TW202139193A - 半導體記憶體裝置 - Google Patents

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Abstract

一種半導體記憶體裝置包括：第一計數電路，其適用於基於突發刷新命令信號來對在每個突發刷新週期中連續切換的第一時脈信號進行計數，並且產生第一計數碼信號；週期引導電路，其適用於基於突發刷新命令信號和預充電信號來產生在每個突發刷新週期中切換一次的第二時脈信號；第二計數電路，其適用於對第二時脈信號進行計數並且產生第二計數碼信號；以及控制電路，其適用於基於第一計數碼信號和第二計數碼信號來在每個突發刷新週期中產生用於鎖存目標位址的鎖存控制信號。

Description

半導體記憶體裝置
示例性實施例關於一種半導體設計技術，更具體地，關於一種執行刷新操作的半導體記憶體裝置。
半導體記憶體裝置的記憶體單元由作為開關的電晶體和儲存電荷（數據）的電容器來配置。數據根據記憶體單元的電容器中是否存在電荷（即，電容器兩端的電壓為高還是低）而被劃分為邏輯高位準（邏輯1）或邏輯低位準（邏輯0）。原則上，數據的儲存不消耗功率，因為其按照電荷累積在電容器中的方式來實現。然而，數據可能丟失，因為儲存在電容器中的電荷的初始量可能由於由MOS電晶體的PN結（PN junction）等導致的洩漏電流而減小。為了防止這種現象，應當在數據丟失之前讀取記憶體單元中的數據，以及應當基於讀出的資訊來再充電到正常電荷量。僅當週期性重複這樣的操作時才可以保持數據的儲存。這種對單元電荷再充電的過程叫做刷新操作。
同時，隨著半導體記憶體裝置的集成度的增加，半導體記憶體裝置中包括的多個字元線之間的間隔減小。隨著字元線之間的間隔減小，相鄰的字元線之間的耦合效應增加。
每當數據輸入至記憶體單元和從記憶體單元輸出時，字元線在啟動（啟動的）狀態與止動（非啟動的）狀態之間切換。就此而言，由於如上所述相鄰的字元線之間的耦合效應增加，因此出現以下現象：耦接到與頻繁啟動的字元線相鄰的字元線的記憶體單元的數據被損壞。這種現象叫做行錘擊（row hammering）。由於行錘擊的原因，在記憶體單元刷新之前，記憶體單元的數據可能被損壞。
圖1是圖示半導體記憶體裝置中包括的記憶體單元陣列的一部分的示圖，用於說明行錘擊。
參考圖1，字元線WLK對應於具有大量啟動次數的頻繁啟動的字元線，而字元線WLK-1和字元線WLK+1對應於與頻繁啟動的字元線WLK相鄰設置的相鄰字元線。此外，記憶體單元CELL_K耦接到頻繁啟動的字元線WLK，記憶體單元CELL_K-1耦接到相鄰字元線WLK-1，以及記憶體單元CELL_K+1耦接到相鄰字元線WLK+1。相應的記憶體單元CELL_K、記憶體單元CELL_K-1和記憶體單元CELL_K+1包括單元電晶體TR_K、單元電晶體TR_K-1和單元電晶體TR_K+1以及單元電容器CAP_K、單元電容器CAP_K-1和單元電容器CAP_K+1。
在圖1中，當頻繁啟動的字元線WLK被啟動或被止動時，由於在頻繁啟動的字元線WLK與相鄰的字元線WLK-1和字元線WLK+1之間出現的耦合現象，因此相鄰的字元線WLK-1和字元線WLK+1的電壓增加或減小，並且對單元電容器CAP_K-1和單元電容器CAP_K+1的電荷量施加影響。因此，在頻繁啟動的字元線WLK的啟動頻繁發生以及因此頻繁啟動的字元線WLK在啟動狀態與止動狀態之間切換的情況下，儲存在記憶體單元CELL_K-1和記憶體單元CELL_K+1中包括的單元電容器CAP_K-1和單元電容器CAP_K+1中的電荷量的改變可以增加，而記憶體單元CELL_K-1和記憶體單元CELL_K+1的數據可能劣化。
此外，由於當字元線在啟動狀態與止動狀態之間切換時產生的電磁波將電子引入耦接到相鄰字元線的記憶體單元的單元電容器中或將電子從其放電，因此數據可能被損壞。
主要用來應對行錘擊（根據行錘擊，當字元線WLK被反覆啟動至少預定次數時，耦接到字元線WLK-1和字元線WLK+1的記憶體單元的數據劣化）的方法為：除了常規刷新操作（正常刷新操作）之外，額外刷新受行錘擊影響的相鄰字元線（例如，WLK+1和WLK-1）。這種對相鄰字元線的額外刷新操作稱作目標刷新操作。
本發明的每個實施例針對一種能夠有效地防止在突發刷新模式中的行錘擊的半導體記憶體裝置。
在一個實施例中，一種半導體記憶體裝置可以包括：第一計數電路，其適用於基於突發刷新命令信號來對在每個突發刷新週期中連續切換的第一時脈信號進行計數，並且產生第一計數碼信號；週期引導電路，其適用於基於突發刷新命令信號和預充電信號來產生在每個突發刷新週期中切換一次的第二時脈信號；第二計數電路，其適用於對第二時脈信號進行計數並且產生第二計數碼信號；以及控制電路，其適用於基於第一計數碼信號和第二計數碼信號來在每個突發刷新週期中產生用於鎖存目標位址的鎖存控制信號。
當與第一計數碼信號相對應的第一計數值和與第二計數碼信號相對應的第二計數值相同時，控制電路可以產生鎖存控制信號。
回應於突發刷新命令信號，第一計數電路可以在每個突發刷新週期中被初始化之後，在每個突發刷新週期期間對第一時脈信號計數。
週期引導電路可以產生第二時脈信號，該第二時脈信號基於突發刷新命令信號來被啟動，而基於預充電信號來被止動。
控制電路可以包括：比較單元，其適用於產生對應於將與第一計數碼信號相對應的第一計數值和與第二計數碼信號相對應的第二計數值進行比較的結果的比較信號；限制單元，其適用於基於比較信號和突發刷新命令信號來產生在限制時段內被啟動的限制信號；以及輸出單元，其適用於基於限制信號和第一時脈信號來輸出在限制時段內切換的鎖存控制信號。
半導體記憶體裝置還可以包括週期轉換電路，其適用於基於週期性切換的第三時脈信號來產生非週期性切換的第一時脈信號。
在一個實施例中，一種半導體記憶體裝置可以包括：計數電路，適用於基於突發刷新命令信號來對在每個突發刷新週期中連續切換的第一時脈信號進行計數，並且產生計數碼信號；週期引導電路，其適用於基於突發刷新命令信號和預充電信號來產生在每個突發刷新週期中切換一次的第二時脈信號；隨機化電路，其適用於基於第二時脈信號來在每個突發刷新週期中產生與隨機值相對應的隨機碼信號；以及控制電路，其適用於基於計數碼信號和隨機碼信號來在每個突發刷新週期中產生用於鎖存目標位址的鎖存控制信號。
當與計數碼信號相對應的計數值和與隨機碼信號相對應的隨機值相同時，控制電路可以產生鎖存控制信號。
回應於突發刷新命令信號，計數電路可以在每個突發刷新週期中被初始化之後，在每個突發刷新週期期間對第一時脈信號進行計數。
週期引導電路可以產生第二時脈信號，該第二時脈信號基於突發刷新命令信號來被啟動，而基於預充電信號來被止動。
隨機化電路可以包括：時脈信號產生單元，其適用於產生第三時脈信號；隨機值產生單元，其適用於基於第三時脈信號來在每個突發刷新週期中產生與隨機值相對應的碼信號至少一次；以及鎖存單元，其適用於基於第二時脈信號來在每個突發刷新週期中將碼信號鎖存為隨機碼信號。
控制電路可以包括：比較單元，其適用於產生對應於將與計數碼信號相對應的計數值和與隨機碼信號相對應的隨機值進行比較的結果的比較信號；限制單元，其適用於基於比較信號和突發刷新命令信號來產生在限制時段內被啟動的限制信號；以及輸出單元，其適用於基於限制信號和第一時脈信號來輸出在限制時段內切換的鎖存控制信號。
半導體記憶體裝置還可以包括：週期轉換電路，其適用於基於週期性切換的第四時脈信號來產生非週期性切換的第一時脈信號。
在一個實施例中，一種半導體記憶體裝置可以包括：記憶體區，其適用於基於正常位址信號來執行正常操作，以及基於目標位址信號來執行目標刷新操作；刷新控制器，其適用於基於突發刷新命令信號來在每個突發刷新週期中產生鎖存控制信號，該鎖存控制信號在與先前突發刷新週期中包括的先前限制時段不同的限制時段內被啟動；以及位址鎖存器，其適用於基於鎖存控制信號來在每個突發刷新週期中將在不同限制時段內輸入的正常位址信號鎖存為目標位址信號。
刷新控制器可以包括：第一計數電路，其適用於基於突發刷新命令信號來對在每個突發刷新週期中連續切換的第一時脈信號進行計數，並且產生第一計數碼信號；週期引導電路，其適用於基於突發刷新命令信號和預充電信號來產生在每個突發刷新週期中切換一次的第二時脈信號；第二計數電路，其適用於對第二時脈信號進行計數，並且產生第二計數碼信號；以及控制電路，其適用於基於第一計數碼信號和第二計數碼信號來在每個突發刷新週期中產生鎖存控制信號。
當與第一計數碼信號相對應的第一計數值和與第二計數碼信號相對應的第二計數值相同時，控制電路可以產生鎖存控制信號。
回應於突發刷新命令信號，第一計數電路可以在每個突發刷新週期中被初始化之後，在每個突發刷新週期期間對第一時脈信號進行計數。
週期引導電路可以產生第二時脈信號，該第二時脈信號基於突發刷新命令信號來被啟動，而基於預充電信號來被止動。
控制電路可以包括：比較單元，其適用於產生對應於將與第一計數碼信號相對應的第一計數值和與第二計數碼信號相對應的第二計數值進行比較的結果的比較信號；限制單元，其適用於基於比較信號和突發刷新命令信號來產生在限制時段內被啟動的限制信號；以及輸出單元，其適用於基於限制信號和第一時脈信號來輸出在限制時段內切換的鎖存控制信號。
刷新控制器還可以包括：週期轉換電路，其適用於基於週期性切換的第三時脈信號來產生非週期性切換的第一時脈信號。
刷新控制器可以包括：計數電路，其適用於基於突發刷新命令信號來對在每個突發刷新週期中連續切換的第一時脈信號進行計數，並且產生計數碼信號；週期引導電路，其適用於基於突發刷新命令信號和預充電信號來產生在每個突發刷新週期中切換一次的第二時脈信號；隨機化電路，其適用於基於第二時脈信號來在每個突發刷新週期中產生與隨機值相對應的隨機碼信號；以及控制電路，其適用於基於計數碼信號和隨機碼信號來在每個突發刷新週期中，當與計數碼信號相對應的計數值和與隨機碼信號相對應的隨機值相同時，產生鎖存控制信號。
當與計數碼信號相對應的計數值和與隨機碼信號相對應的隨機值相同時，控制電路可以產生鎖存控制信號。
回應於突發刷新命令信號，計數電路可以在每個突發刷新週期中被初始化之後，在每個突發刷新週期期間對第一時脈信號進行計數。
週期引導電路可以產生第二時脈信號，該第二時脈信號基於突發刷新命令信號來被啟動，而基於預充電信號來被止動。
隨機化電路可以包括：時脈信號產生單元，其適用於產生第三時脈信號；隨機值產生單元，其適用於基於第三時脈信號來在每個突發刷新週期中產生與隨機值相對應的碼信號至少一次；以及鎖存單元，其適用於基於第二時脈信號來在每個突發刷新週期中將碼信號鎖存為隨機碼信號。
控制電路可以包括：比較單元，其適用於產生對應於將與計數碼信號相對應的計數值和與隨機碼信號相對應的隨機值進行比較的結果的比較信號；限制單元，其適用於基於比較信號和突發刷新命令信號來產生在限制時段內被啟動的限制信號；以及輸出單元，其適用於基於限制信號和第一時脈信號來輸出在限制時段內切換的鎖存控制信號。
刷新控制器可以包括：週期轉換電路，其適用於基於週期性切換的第四時脈信號來產生非週期性切換的第一時脈信號。
記憶體區可以基於突發刷新命令信號和在先前限制時段內被鎖存為目標位址信號的先前目標位址信號來在每個突發刷新週期中執行目標刷新操作
在實施例中，透過有效地防止在突發刷新模式中的行錘擊，可以改善根據突發刷新模式的運行可靠性。
相關申請案的交叉引用： 本申請案請求2017年4月11日向韓國智慧財產局提交的申請號為10-2017-0046754的韓國專利申請案的優先權，其公開內容透過引用整體合併於此。
下面將參照圖式來更詳細地描述各種實施例。然而，本發明可以以不同的形式來實施，而不應當被解釋成侷限於本文中所闡述的實施例。相反地，提供這些實施例使得此公開文件將是徹底且完整的，且這些實施例將把本發明的範圍充分傳達給本領域技術人員。貫穿本發明，相同的元件符號在本發明的每個圖式和實施例中始終代表相同的部分。
圖2是圖示根據本發明的第一實施例的半導體記憶體裝置的方塊圖。
參考圖2，半導體記憶體裝置可以包括記憶體區100、刷新控制器200和位址鎖存器300。
記憶體區100可以基於正常命令信號NOR_CMD和正常位址信號NADD來執行正常操作，以及基於突發刷新命令信號BUR_REF_CMD和目標位址信號TADD來執行目標刷新操作。雖然在圖中未示出，但是記憶體區100可以包括具有在行方向和列方向上佈置的多個記憶體單元的記憶體陣列和用於執行正常操作和目標刷新操作的週邊電路。例如，週邊電路可以包括用於按行來控制記憶體陣列的字元線驅動器和行解碼器。
突發刷新命令信號BUR_REF_CMD可以包括多個正常刷新命令信號，該等正常刷新命令信號以在其之間允許執行目標刷新操作的最小時間間隔來連續輸入。例如，在8-突發刷新操作模式中，第一正常刷新命令信號至第八正常刷新命令信號可以以每個突發刷新週期來連續輸入。在突發刷新操作模式中，在每個突發刷新週期的特定時段中集中執行多個目標刷新操作，因此可能確保在突發刷新週期的剩餘時段內執行其他操作（例如，正常操作）而不受目標刷新操作干擾。
正常操作可以包括用於將數據寫入至記憶體陣列中的寫入操作、用於從記憶體陣列中讀取數據的讀取操作等。目標刷新操作可以包括除了正常刷新操作之外還額外刷新相鄰字元線的操作以應對行錘擊，在該行錘擊中，由於特定字元線被反覆存取並且被啟動至少預定次數，因此耦接到相鄰字元線的記憶體單元的數據劣化。
刷新控制器200可以基於突發刷新命令信號BUR_REF_CMD和預充電信號PCG來在每個突發刷新週期中產生針對限制時段的鎖存控制信號SRLATEN，該限制時段不同於在先前突發刷新週期中包括的先前限制時段。
位址鎖存器300可以基於鎖存控制信號SRLATEN來將在每個突發刷新週期中的不同限制時段中輸入的正常位址信號NADD鎖存為目標位址信號TADD。
圖3是圖示根據本發明的一個實施例的圖2所示的刷新控制器200的方塊圖。
參考圖3，刷新控制器200可以包括第一計數電路210、週期引導電路220、第二計數電路230和控制電路240。
第一計數電路210可以基於突發刷新命令信號BUR_REF_CMD來對在每個突發刷新時段中連續切換的第一時脈信號OSC進行計數，並且產生與其計數值（在下文中稱作「第一計數值」）相對應的第一計數碼信號OSC_CNT。回應於突發刷新命令信號BUR_REF_CMD，第一計數電路210可以在每個突發刷新週期中被初始化之後，在每個突發刷新週期期間對第一時脈信號OSC進行計數。
週期引導電路220可以基於突發刷新命令信號BUR_REF_CMD和預充電信號PCG來產生在每個突發刷新週期中切換一次的第二時脈信號REFCLK。週期引導電路220可以產生第二時脈信號REFCLK，該第二時脈信號REFCLK基於突發刷新命令信號BUR_REF_CMD來被啟動，而基於預充電信號PCG來被止動。例如，週期引導電路220可以包括SR鎖存器。
第二計數電路230可以對第二時脈信號REFCLK進行計數，並且產生與其計數值（在下文中稱作「第二計數值」）相對應的第二計數碼信號REFCLK_CNT。
控制電路240可以基於第一計數碼信號OSC_CNT和第二計數碼信號REFCLK_CNT來在每個突發刷新週期中產生鎖存控制信號SRLATEN。在每個突發刷新週期中，當第一計數值和第二計數值相同時，控制電路240可以產生鎖存控制信號SRLATEN。
圖4是圖示根據本發明的另一實施例的圖2中所示的刷新控制器200的方塊圖。在圖3和圖4中，相同的元件符號用來代表相同的元件。
參考圖4，刷新控制器200可以包括第一計數電路210、週期引導電路220、第二計數電路230、控制電路240和週期轉換電路250。
由於圖4中所示的第一計數電路210、週期引導電路220、第二計數電路230和控制電路240與圖3中所示的那些具有基本相同的配置，因此本文中將省略對其的描述。然而，第一計數電路210可以基於下面將描述的第三時脈信號PRBS來產生第一計數碼信號PRBS_CNT，以及控制電路240可以使用第三時脈信號PRBS和第一計數碼信號PRBS_CNT而非圖3中所示的第一時脈信號OSC和第一計數碼信號OSC_CNT來產生鎖存控制信號SRLATEN。
控制電路240可以基於第一計數碼信號PRBS_CNT和第二計數碼信號REFCLK_CNT來在第一計數值與第二計數值相同時產生鎖存控制信號SRLATEN。
週期轉換電路250可以基於週期性切換的第一時脈信號OSC來產生非週期性切換的第三時脈信號PRBS。例如，週期轉換電路250可以包括偽隨機二進制序列（pseudo-random binary sequence, PRBS）電路。
圖5是圖示圖3和圖4中所示的控制電路240的方塊圖。在下文中，為了說明的方便，將代表性地描述圖3中所示的控制電路240。
參考圖5，控制電路240可以包括比較單元241、限制單元243和輸出單元245。
比較單元241可以基於第一計數碼信號OSC_CNT和第二計數碼信號REFCLK_CNT來產生對應於將第一計數值和第二計數值進行比較的結果的比較信號CMP。
限制單元243可以基於比較信號CMP和突發刷新命令信號BUR_REF_CMD來產生在限制時段內被啟動的限制信號GTED。例如，限制單元243可以產生限制信號GTED，該限制信號GTED基於突發刷新命令信號BUR_REF_CMD來被啟動，而基於比較信號CMP來被止動。
輸出單元245可以基於限制信號GTED和第一時脈信號OSC來產生在限制時段內切換的鎖存控制信號SRLATEN。輸出單元245可以透過根據限制信號GTED選通第一時脈信號OSC來產生鎖存控制信號SRLATEN。當在限制時段內限制信號GTED被啟動時，輸出單元245可以將第一時脈信號OSC輸出為鎖存控制信號SRLATEN。
在下文中，將參照圖6和圖7來描述根據第一實施例的具有上述配置的半導體記憶體裝置的操作。
圖6是說明包括圖3中所示的刷新控制器200的半導體記憶體裝置的操作的時序圖。
參考圖6，當包括第一正常刷新命令信號至第八正常刷新命令信號的突發刷新命令信號BUR_REF_CMD以8-突發刷新操作模式輸入時，突發刷新週期tREFI*8可以包括與分配給第一正常刷新命令信號至第八正常刷新命令信號中的每個正常刷新命令信號的正常刷新週期tREFI的8倍相對應的時段。
在每個突發刷新週期tREFI*8中，刷新控制器200可以在與先前突發刷新週期中包括的先前限制時段不同的限制時段內產生鎖存控制信號SRLATEN。例如，在每個突發刷新週期tREFI*8中，當與第一計數碼信號OSC_CNT相對應的第一計數值和與第二計數碼信號REFCLK_CNT相對應的第二計數值相同時，刷新控制器200可以產生鎖存控制信號SRLATEN。即，在第一突發刷新週期tREFI*8中，當在從突發刷新命令信號BUR_REF_CMD被輸入的時間點到第一計數值和第二計數值兩者都變成「1」的時間點的第一限制時段內限制信號GTED被啟動時，刷新控制器200可以將第一時脈信號OSC輸出為鎖存控制信號SRLATEN。此外，在第n突發刷新週期tREFI*8中，當在從突發刷新命令信號BUR_REF_CMD被輸入的時間點到第一計數值和第二計數值兩者都變成「n」的時間點的第n限制時段內限制信號GTED被啟動時，刷新控制器200可以將第一時脈信號OSC輸出為鎖存控制信號SRLATEN。
位址鎖存器300可以基於鎖存控制信號SRLATEN來將在每個突發刷新週期tREFI*8中在不同的限制時段內輸入的正常位址信號NADD鎖存為目標位址信號TADD。例如，在第一突發刷新週期tREFI*8中，位址鎖存器300可以將在第一限制時段期間鎖存控制信號SRLATEN第二次切換（即，最後切換）時輸入的正常位址信號NADD鎖存為目標位址信號TADD。此外，在第n突發刷新週期tREFI*8中，位址鎖存器300可以將在第n限制時段期間鎖存控制信號SRLATEN第（n+1）次切換（即，最後切換）時輸入的正常位址信號NADD鎖存為目標位址信號TADD。
作為參考，在每個突發刷新週期tREFI*8內鎖存控制信號SRLATEN切換了多次的情況下，位址鎖存器300可以鎖存每次鎖存控制信號SRLATEN切換時輸入的正常位址信號NADD。結果，位址鎖存器300可以將鎖存控制信號SRLATEN最後切換時輸入的正常位址信號NADD鎖存為最終目標位址信號TADD。
同時，在每個突發刷新週期tREFI*8中不同限定的限制時段中，位址鎖存器300可以將在鎖存控制信號SRLATEN最後切換的時段內輸入的正常位址信號NADD鎖存為目標位址信號TADD。這是為了對突發刷新週期tREFI*8中依序輸入的多個正常位址信號NADD之中的任意一個正常位址信號NADD進行採樣。換言之，這是為了對每個突發刷新週期tREFI*8中的不同時段內輸入的任意一個正常位址信號NADD進行採樣。這裡，採樣可以意味著從多個正常位址信號NADD之中隨機地選擇輸入最多的正常位址信號NADD。這在功率和面積方面相比於透過每個正常位址信號來對多個正常位址信號NADD進行計數的方法是有優勢的，同時還有優勢在於可以對在每個突發刷新週期tREFI*8中的不同採樣時間點處輸入的正常位址信號NADD進行採樣並鎖存為目標位址信號TADD。
記憶體區100可以基於突發刷新命令信號BUR_REF_CMD和目標位址信號TADD來執行目標刷新操作。例如，在每個突發刷新週期中，當突發刷新命令信號BUR_REF_CMD輸入時，記憶體區100可以基於在先前限制時段內鎖存的先前目標位址信號TADD來執行目標刷新操作。
圖7是說明包括圖4中所示的刷新控制器200的半導體記憶體裝置的操作的時序圖。
由於圖7與圖6基本相同，因此本文中將省略對其的描述。然而，在圖7中，相比於圖6，可以使用非週期性切換的第三時脈信號PRBS而非週期性切換的第一時脈信號OSC。例如，第三時脈信號PRBS可以在每個預定週期PRBS 15中非週期性切換。
圖8是圖示根據本發明的第二實施例的半導體記憶體裝置的方塊圖。
參考圖8，半導體記憶體裝置可以包括記憶體區1100、刷新控制器1200和位址鎖存器1300。
由於記憶體區1100和位址鎖存器1300可以與第一實施例中示出的記憶體區100和位址鎖存器300具有基本相同的配置，因此本文中將省略對記憶體區1100和位址鎖存器1300的描述。在下文中，將詳細描述刷新控制器1200。
圖9是圖示圖8中所示的刷新控制器1200的方塊圖。
參考圖9，刷新控制器1200可以包括計數電路1210、週期引導電路1220、隨機化電路1230和控制電路1240。
由於計數電路1210、週期引導電路1220和控制電路1240可以與第一實施例（參見圖3）中包括的計數電路210、週期引導電路220和控制電路240具有基本相同的配置，因此本文中將省略對其的描述。
隨機化電路1230可以基於第二時脈信號REFCLK來在每個突發刷新週期中產生與隨機值相對應的隨機碼信號RDNUM_CNT。
圖10是圖示圖8中所示的刷新控制器1200的方塊圖。
參考圖10，相比於圖9，刷新控制器1200還可以包括週期轉換電路1250。由於週期轉換電路1250可以與第一實施例（參見圖4）中包括的週期轉換電路250具有基本相同的配置，因此本文中將省略對其的描述。
圖11是圖示圖9和圖10中所示的隨機化電路1230的方塊圖。
參考圖11，隨機化電路1230可以包括時脈信號產生單元1231、隨機值產生單元1233和鎖存單元1235。
時脈信號產生單元1231可以產生第四時脈信號OSC’。
隨機值產生單元1233可以基於第四時脈信號OSC’來在每個突發刷新週期中產生與隨機值相對應的碼信號RDNUM至少一次。
鎖存單元1235可以基於第二時脈信號REFCLK來在每個突發刷新週期中將碼信號RDNUM鎖存為隨機碼信號RDNUM_CNT。
圖12是圖示圖9和圖10中所示的控制電路1240的方塊圖。
參考圖12，控制電路1240可以包括比較單元1241、限制單元1243和輸出單元1245。
由於比較單元1241、限制單元1243和輸出單元1245可以與第一實施例的那些具有基本相同的配置，因此本文中將省略對其的詳細描述。然而，比較單元1241可以將隨機碼信號RDNUM_CNT與計數碼信號OSC_CNT或第一計數碼信號PRBS_CNT進行比較。
在下文中，將參照圖13來描述根據第二實施例的具有上述配置的半導體記憶體裝置的操作。
圖13是說明包括圖10中所示的刷新控制器1200的半導體記憶體裝置的操作的時序圖。
參考圖13，當包括第一正常刷新命令信號至第八正常刷新命令信號的突發刷新命令信號BUR_REF_CMD以8-突發刷新操作模式被輸入時，突發刷新週期tREFI*8可以包括與分配給第一正常刷新命令信號至第八正常刷新命令信號中的每個正常刷新命令信號的刷新週期tREFI的8倍相對應的時段。
在每個突發刷新週期tREFI*8中，刷新控制器1200可以在與先前突發刷新週期中包括的先前限制時段不同的限制時段內產生鎖存控制信號SRLATEN。例如，在每個突發刷新週期tREFI*8中，當與第一計數碼信號PRBS_CNT相對應的計數值和與隨機碼信號RDNUM_CNT相對應的隨機值相同時，刷新控制器1200可以產生鎖存控制信號SRLATEN。如果在第一突發刷新週期tREFI*8中產生與隨機值「5」相對應的隨機碼信號RDNUM_CNT，則當在從突發刷新命令信號BUR_REF_CMD被輸入的時間點到與第一計數碼信號PRBS_CNT相對應的計數值變成隨機值「5」的時間點的第一限制時段內限制信號GTED被啟動時，控制電路1240可以將第三時脈信號PRBS輸出為鎖存控制信號SRLATEN。如果在第二突發刷新週期tREFI*8中產生與隨機值「10」相對應的隨機碼信號RDNUM_CNT，則當在包括第二突發刷新週期tREFI*8的整個時段的第二限制時段內限制信號GTED被啟動時，控制電路1240可以將第三時脈信號PRBS輸出為鎖存控制信號SRLATEN。
位址鎖存器1300可以基於鎖存控制信號SRLATEN來將在每個突發刷新週期tREFI*8中的不同限制時段中輸入的正常位址信號NADD鎖存為目標位址信號TADD。例如，在第一突發刷新週期tREFI*8中，位址鎖存器1300可以將在第一限制時段期間鎖存控制信號SRLATEN最後切換時輸入的正常位址信號NADD鎖存為目標位址信號TADD。
記憶體區1100可以基於突發刷新命令信號BUR_REF_CMD和目標位址信號TADD來執行目標刷新操作。例如，在每個突發刷新週期中，當突發刷新命令信號BUR_REF_CMD被輸入時，記憶體區1100可以基於在先前限制時段內鎖存的先前目標位址信號TADD來執行目標刷新操作。
從本發明的實施例明顯的是，提供以下優點：目標位址信號可以在每個突發刷新週期中的不同時間點（即，不同採樣時間點）處被鎖存（即，被採樣）。
雖然出於說明的目的已經描述了各種實施例，但是對於本領域技術人員明顯的是，在不脫離所附申請專利範圍中所限定的本發明的精神和範圍的情況下，可以作出各種改變和修改。
100:記憶體區 1100:記憶體區 1200:刷新控制器 1210:計數電路 1220:週期引導電路 1230:隨機化電路 1231:時脈信號產生單元 1233:隨機值產生單元 1235:鎖存單元 1240:控制電路 1241:比較單元 1243:限制單元 1245:輸出單元 1250:週期轉換電路 1300:位址鎖存器 200:刷新控制器 210:第一計數電路 220:週期引導電路 230:第二計數電路 240:控制電路 241:比較單元 243:限制單元 245:輸出單元 250:週期轉換電路 300:位址鎖存器 BL:位元線 BUR_REF_CMD:突發刷新命令信號 CAP_K:單元電容器 CAP_K-1:單元電容器 CAP_K+1:單元電容器 CELL_K:記憶體單元 CELL_K-1:記憶體單元 CELL_K+1:記憶體單元 CMP:比較信號 GTED:限制信號 HIGH_ACT:頻繁啟動 NOR_CMD:正常命令信號 NADD:正常位址信號 OSC:第一時脈信號 OSC’:第四時脈信號 OSC_CNT:第一計數碼信號 PCG:預充電信號 PRBS:第三時脈信號 PRBS 15:預定週期 PRBS_CNT:第一計數碼信號 RDNUM:碼信號 RDNUM_CNT:隨機碼信號 REFCLK:第二時脈信號 REFCLK_CNT:第二計數碼信號 SRLATEN:鎖存控制信號 TADD:目標位址信號 tREFI:正常刷新週期 tREFI*8:突發刷新週期 TR_K:單元電晶體 TR_K-1:單元電晶體 TR_K+1:單元電晶體 WLK:字元線 WLK-1:字元線 WLK+1:字元線
圖1是圖示記憶體單元陣列的一部分的示圖，用於說明行錘擊。 圖2是圖示根據本發明的第一實施例的半導體記憶體裝置的方塊圖。 圖3是圖示根據本發明的一個實施例的圖2中所示的刷新控制器的方塊圖。 圖4是圖示根據本發明的另一實施例的圖2中所示的刷新控制器的方塊圖。 圖5是圖示圖3和圖4中所示的控制電路的方塊圖。 圖6是說明包括圖3中所示的刷新控制器的半導體記憶體裝置的操作的時序圖。 圖7是說明包括圖4中所示的刷新控制器的半導體記憶體裝置的操作的時序圖。 圖8是圖示根據本發明的第二實施例的半導體記憶體裝置的方塊圖。 圖9是圖示圖8中所示的刷新控制器的方塊圖。 圖10是圖示圖8中所示的刷新控制器的方塊圖。 圖11是圖示圖9和圖10中所示的隨機化電路的方塊圖。 圖12是圖示圖9和圖10中所示的控制電路的方塊圖。 圖13是說明包括圖10中所示的刷新控制器的半導體記憶體裝置的操作的時序圖。
無
100:記憶體區
200:刷新控制器
300:位址鎖存器
BUR_REF_CMD:突發刷新命令信號
NOR_CMD:正常命令信號
NADD:正常位址信號
PCG:預充電信號
SRLATEN:鎖存控制信號
TADD:目標位址信號

Claims (7)

  1. 一種半導體記憶體裝置，包括： 計數電路，其適用於基於突發刷新命令信號來對在每個突發刷新週期中連續切換的第一時脈信號進行計數，並且產生計數碼信號； 週期引導電路，其適用於基於突發刷新命令信號和預充電信號來產生在每個突發刷新週期中切換一次的第二時脈信號； 隨機化電路，其適用於基於第二時脈信號來在每個突發刷新週期中產生與隨機值相對應的隨機碼信號；以及 控制電路，其適用於基於計數碼信號和隨機碼信號來在每個突發刷新週期中產生用於鎖存目標位址的鎖存控制信號； 其中，隨機化電路包括： 時脈信號產生單元，其適用於產生第三時脈信號； 隨機值產生單元，其適用於基於第三時脈信號來在每個突發刷新週期中產生與隨機值相對應的碼信號至少一次；以及 鎖存單元，其適用於基於第二時脈信號來在每個突發刷新週期中將碼信號鎖存為隨機碼信號。
  2. 如請求項1所述的半導體記憶體裝置，當與計數碼信號相對應的計數值和與隨機碼信號相對應的隨機值相同時，控制電路產生鎖存控制信號。
  3. 如請求項1所述的半導體記憶體裝置，其中，回應於突發刷新命令信號，計數電路在每個突發刷新週期中被初始化之後，在每個突發刷新週期期間對第一時脈信號進行計數。
  4. 如請求項1所述的半導體記憶體裝置，其中，週期引導電路產生第二時脈信號，所述第二時脈信號基於突發刷新命令信號來被啟動，而基於預充電信號來被止動。
  5. 如請求項1所述的半導體記憶體裝置，其中，控制電路包括： 比較單元，其適用於產生對應於將與計數碼信號相對應的計數值和與隨機碼信號相對應的隨機值進行比較的結果的比較信號； 限制單元，其適用於基於比較信號和突發刷新命令信號來產生在限制時段內被啟動的限制信號；以及 輸出單元，其適用於基於限制信號和第一時脈信號來輸出在限制時段內切換的鎖存控制信號。
  6. 如請求項1所述的半導體記憶體裝置，還包括： 週期轉換電路，其適用於基於週期性切換的第四時脈信號來產生非週期性切換的第一時脈信號
  7. 一種半導體記憶體裝置，包括： 計數電路，其適用於基於突發刷新命令信號來對在每個突發刷新週期中連續切換的第一時脈信號進行計數，並且產生計數碼信號； 週期引導電路，其適用於基於突發刷新命令信號和預充電信號來產生在每個突發刷新週期中切換一次的第二時脈信號； 隨機化電路，其適用於基於第二時脈信號來在每個突發刷新週期中產生與隨機值相對應的隨機碼信號；以及 控制電路，其適用於基於計數碼信號和隨機碼信號來在每個突發刷新週期中產生用於鎖存目標位址的鎖存控制信號； 其中，控制電路包括： 比較單元，其適用於產生對應於將與計數碼信號相對應的計數值和與隨機碼信號相對應的隨機值進行比較的結果的比較信號； 限制單元，其適用於基於比較信號和突發刷新命令信號來產生在限制時段內被啟動的限制信號；以及 輸出單元，其適用於基於限制信號和第一時脈信號來輸出在限制時段內切換的鎖存控制信號。
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