KR20080088383A - 반도체 메모리, 시스템, 및 반도체 메모리의 동작 방법 - Google Patents
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Abstract
본 발명은 리프레시 동작을 확실하게 실행하고, 반도체 메모리의 오동작을 방지하는 것을 목적으로 한다.
리프레시 동작의 허가/금지를 표시하는 부분 리프레시 정보가 외부 입력에 따라서 설정되어 부분 설정 신호로서 출력된다. 리프레시 요구 신호는 리프레시 동작이 허가되어 있는 메모리 블록에 대응하여 주기적으로 출력된다. 부분 리프레시 정보가 외부 입력에 의해 변경되고 있는 동안에, 모든 메모리 블록의 리프레시 동작을 허가하기 위해, 부분 설정 신호는 마스크된다. 이것에 의해, 부분 리프레시 정보의 변경 타이밍과, 리프레시 요구 신호의 발생 타이밍이 중복된 경우에도, 리프레시 요구에 응답하는 리프레시 동작이 금지되는 것을 방지할 수 있다. 이 결과, 리프레시 동작을 확실하게 실행할 수 있고, 반도체 메모리의 오동작을 방지할 수 있다.
Description
본 발명은 동적 메모리 셀을 갖는 반도체 메모리 및 시스템에 관한 것이다.
최근, 배터리를 사용하여 동작하는 휴대 전화 등의 휴대 기기가 보급되어 있다. 이들 휴대 기기에 실장되는 반도체 메모리는, 배터리를 장시간 사용 가능하게 하기 위해 저소비 전력인 것이 요구된다. 또한, 최근의 휴대 기기에서는, 화상이나 음악 파일 등의 대량의 데이터를 취급하는 경우가 많다. 이들 휴대 기기의 작업 메모리에 있어서, 기억 용량이 작고 비트 단가가 높은 SRAM으로부터 기억 용량이 크고 비트 단가가 낮은 DRAM으로의 치환이 진행되고 있다. 이에 따라, 휴대 기기용으로 저소비 전력의 DRAM이 요구되고 있다.
소비 전력을 줄이기 위해, 부분 셀프 리프레시 모드를 갖는 DRAM이 개발되어 있다(예컨대 특허문헌 1 참조). 이 종류의 DRAM은, 셀프 리프레시 모드중에 리프레시 동작을 실행하는 부분 리프레시 영역의 크기를 변경하는 기능을 갖고 있다. 또한, 여러 가지 기능을 내장하는 휴대 기기에서는 동작하는 기능별로 유지하는 데이터 용량이 상이하다.
[특허 문헌 1] 일본 특허 공개 제2003-68075호 공보
셀프 리프레시 모드를 갖는 DRAM이나, 내부에서 자동적으로 리프레시 동작을 실행하는 의사 SRAM은 리프레시 요구를 주기적으로 생성하는 발진기를 갖고 있다. 예컨대 부분 리프레시 영역은 모드 레지스터의 비트값을 설정 커맨드에 의해 재기록함으로써 설정된다. 리프레시 요구는 설정 커맨드의 공급 타이밍과 비동기로 발생한다. 이 때문에, 설정 커맨드에 의한 부분 리프레시 영역의 변경 타이밍과 리프레시 요구의 발생 타이밍이 중복된 경우, 리프레시 동작을 실행해야 하는 영역에서 리프레시 동작이 실행되지 않을 우려가 있다. 이것에 의해, 메모리 셀에 유지되어 있는 데이터는 소실한다. 즉 반도체 메모리가 오동작한다.
본 발명의 목적은, 부분 리프레시 영역의 변경과 리프레시 요구가 중복된 경우에도, 리프레시 동작을 확실하게 실행하고, 반도체 메모리의 오동작을 방지하는 것이다.
리프레시 설정 회로는, 각 메모리 블록에 대한 리프레시 동작의 허가/금지를 표시하는 부분 리프레시 정보를 외부 입력에 따라서 설정하고, 설정한 부분 리프레시 정보를 부분 설정 신호로서 출력한다. 리프레시 요구 생성 회로는, 부분 설정 신호에 의해 허가가 표시되어 있는 메모리 블록에 대응하는 리프레시 요구 신호를 주기적으로 출력한다. 리프레시 어드레스 카운터는 리프레시 동작이 실행되는 메모리 셀을 표시하는 리프레시 어드레스 신호를 리프레시 요구 신호에 응답하여 생성 한다. 동작 제어 회로는, 리프레시 요구 신호에 응답하여 메모리 블록 중에서 어느 하나의 리프레시 동작을 실행한다. 필터 회로는, 부분 리프레시 정보가 외부 입력에 의해 변경되고 있는 동안에, 리프레시 설정 회로로부터의 부분 설정 신호를 마스크하고, 모든 메모리 블록의 리프레시 동작을 허가하는 것을 표시하는 부분 설정 신호를 리프레시 요구 생성 회로에 출력한다. 이것에 의해, 리프레시 설정 회로의 설정중에, 확정되어 있지 않은 부분 리프레시 정보에 의해, 리프레시 요구에 응답하는 리프레시 동작이 금지되는 것을 방지할 수 있다. 환언하면, 리프레시 설정 회로에 의한 부분 리프레시 정보의 변경 타이밍과, 리프레시 요구 신호의 발생 타이밍이 중복된 경우에도, 리프레시 요구 신호에 응답하여 메모리 블록의 리프레시 동작을 확실하게 실행할 수 있다. 이 결과, 반도체 메모리의 오동작을 방지할 수 있다.
예컨대, 리프레시 요구 생성 회로는, 리프레시 생성 회로 및 분주기를 갖는다. 리프레시 생성 회로는, 기준 리프레시 요구 신호를 주기적으로 생성한다. 분주기는, 기준 리프레시 요구 신호의 주파수를, 부분 설정 신호의 값에 따라서 분주하고, 분주한 신호를 리프레시 요구 신호로서 출력한다. 또한, 리프레시 어드레스 카운터는, 리프레시 어드레스 신호 중 적어도 1 비트의 논리를 부분 설정 신호에 따라서 고정한다. 또는, 리프레시 요구 생성 회로는, 리프레시 생성 회로 및 리프레시 선택 회로를 갖는다. 리프레시 선택 회로는, 기준 리프레시 요구 신호의 일부 펄스를, 부분 설정 신호 및 리프레시 어드레스 신호에 따라서 마스크하고, 마스크하지 않는 나머지 펄스를 리프레시 요구 신호로서 출력한다. 이것에 의해, 리프레 시 요구 신호에 응답하여, 부분 설정 신호에 따른 메모리 블록만의 리프레시 동작을 순차적으로 실행할 수 있다.
예컨대, 동기 회로는 필터 회로로부터의 부분 설정 신호를 기준 리프레시 요구 신호에 동기시켜 리프레시 요구 생성 회로에 출력한다. 이것에 의해, 부분 설정 신호를, 항상 기준 리프레시 요구 신호의 발생 타이밍 이후로 전환할 수 있다. 즉, 부분 설정 신호의 전환 타이밍과, 리프레시 요구 신호의 발생 타이밍이 중복되는 것을 방지할 수 있다. 예컨대 부분 설정 신호의 전환에 의해, 리프레시 요구 신호의 펄스가 출력중에 마스크되는 것을 방지할 수 있다. 이 결과, 리프레시 동작을 확실하게 실행할 수 있고, 반도체 메모리의 오동작을 방지할 수 있다.
본 발명에서는, 리프레시 동작을 확실하게 실행할 수 있고, 반도체 메모리의 오동작을 방지할 수 있다.
이하, 본 발명의 실시형태를 도면을 이용하여 설명한다. 도면 중, 굵은 선으로 도시한 신호선은 복수개로 구성되어 있다. 또한, 굵은 선이 접속되어 있는 블록의 일부는 복수의 회로로 구성되어 있다. 신호가 전달되는 신호선에는 신호명과 동일한 부호를 사용한다. 선두에 "/"가 붙어 있는 신호는 부논리를 나타내고 있다. 말미에 "Z"가 붙어 있는 신호는 정논리를 나타내고 있다. 도면에서 이중 원은 외부 단자를 나타내고 있다.
도 1은 제1 실시형태의 반도체 메모리(MEM)를 도시하고 있다. 반도체 메모 리(MEM)는 예컨대 의사 SRAM 타입의 FCRAM(Fast Cycle RAM)이다. 의사 SRAM은 DRAM의 메모리 셀을 갖고, SRAM의 인터페이스를 가지며, 칩 내부에서 자동적으로 리프레시 동작을 실행한다. 반도체 메모리(MEM)는 예컨대 클록 신호(CLK)에 동기하여 동작한다. 또한, 본 발명은 클록 비동기식 또는 클록 동기식의 반도체 메모리 중 어느 것에도 적용될 수 있다.
메모리(MEM)는, 커맨드 디코더(10), 모드 레지스터(12), 필터 회로(FLT), 발진기(14), 분주기(16, 18), 퓨즈 회로(20), 테스트 회로(22), 셀렉터(24), 아비터(ARB)를 갖는 동작 제어 회로(26), 리프레시 어드레스 카운터(28), 어드레스 버퍼/래치(30), 어드레스 셀렉터(32), 데이터 입출력 버퍼(34), 데이터 제어 회로(36), 및 메모리 블록(BLK)(BLK0-3)을 포함하는 메모리 코어(38)를 갖고 있다. 또한, 메모리(MEM)는 도 2에 도시하는 바와 같이, CPU와 함께 메모리 시스템(SYS)을 구성한다.
커맨드 디코더(10)는, 메모리 코어(38)의 액세스 동작을 실행하기 위한 커맨드 신호(CMD)를 수신하여, 커맨드 신호(CMD)의 논리 레벨에 따라서 인식한 커맨드를, 판독 커맨드 신호(RD), 기록 커맨드 신호(WR) 또는 모드 레지스터 설정 신호(MRS)로서 출력한다. 판독 커맨드 신호(RD) 및 기록 커맨드 신호(WR)는 메모리 코어(38)에 액세스 동작을 실행하기 위한 외부 액세스 요구(AREQZ)이다. 예컨대 커맨드 신호(CMD)는 칩 인에이블 신호(/CE), 출력 인에이블 신호(/OE) 및 기록 인에이블 신호(/WE)에 의해 구성된다.
모드 레지스터(12)는, 모드 레지스터 설정 신호(MRS)(모드 레지스터 설정 커 맨드)와 함께 공급되는 어드레스 신호(CAD)(외부 입력 신호)의 비트값에 따라서 설정된다. 모드 레지스터(12)에 의해, 부분 리프레시 영역(PREFA)이 설정된다. 또한, 버스트 길이(BL)나 데이터 레이턴시(CL) 등의 메모리(MEM)의 동작 사양을 설정하여도 좋다. 부분 리프레시 영역(PREFA)은 리프레시 동작을 실행하는 메모리 블록(BLK)이고, 부분 설정 신호(PSET00, PSET01)에 의해 표시된다. 부분 리프레시 영역(PREFA)에 대해서는 도 4에서 설명한다. 버스트 길이(BL)는, 1회의 기록 커맨드(WR)에 응답하여 데이터 단자(DQ)에서 수신한 데이터의 입력 횟수, 및 1회의 판독 커맨드(RD)에 응답하여 데이터 단자(DQ)로부터 출력되는 데이터의 출력 회수이다. 데이터 레이턴시(CL)는 판독 커맨드(RD)를 수신한 후 최초의 판독 데이터(DQ)가 출력되기까지의 사이클 수이다.
필터 회로(FLT)는 모드 레지스터(12)에 설정된 부분 설정 신호(PSET00, 01)를 부분 설정 신호(PSET0-1)로서 출력한다. 단, 필터 회로(FLT)는 래치(LT) 내의 부분 리프레시 정보가 모드 레지스터 설정 커맨드(MRS)(외부 입력)에 의해 변경되고 있는 동안에, 모드 레지스터(12)[도 3에 도시하는 래치(LT)]로부터의 부분 설정 신호(PSET00, 01)를 마스크하고, 부분 설정 신호(PSET0-1)의 값을 모든 메모리 블록(BLK0-3)의 리프레시 동작의 허가를 나타내는 값으로 설정한다.
발진기(14)는 발진 신호(OSC)를 소정의 주기(예컨대 1 ㎲)로 출력한다. 분주기(16)(리프레시 생성 회로)는 발진 신호(OSC)의 주파수를 분주하고, 기준 리프레시 요구 신호(RREQ0Z)(예컨대 10 ㎲)를 주기적으로 생성한다. 기준 리프레시 요구 신호(RREQ0Z)의 주파수는 셀렉터(24)로부터의 조정 신호에 따라서 변경 가능하다. 분주기(18)는 리프레시 요구 신호(RREQ0Z)의 주파수를 부분 설정 신호(PSET0-1)에 따라서 분주하고, 리프레시 요구 신호(RREQZ)를 주기적으로 생성한다. 발진기(14) 및 분주기(16, 18)는 부분 설정 신호(PSET0-1)에 의해 허가가 표시되어 있는 메모리 블록(BLK)에 대응하는 리프레시 요구 신호(RREQZ)를 주기적으로 출력하는 리프레시 요구 생성 회로로서 동작한다.
퓨즈 회로(20)는 리프레시 요구 신호(RREQ0Z)의 주파수를 트리밍하기 위해 프로그램되는 퓨즈를 갖고 있다. 리프레시 요구 신호(RREQ0Z)의 주파수를 최적으로 설정하기 위해, LSI 테스터 등에 의해 메모리(MEM)의 전기적 특성이 평가된 후에, 트리밍이 테스트 공정에서 실시된다. 테스트 회로(22)는, 분주기(16)의 분주비를 퓨즈 회로(20)의 프로그램 상태에 상관없이 일시적으로 변경하기 위해, 테스트 신호를 출력한다. 테스트 회로(22)는, 모드 레지스터(12) 등에 의해 메모리(MEM)가 테스트 모드로 설정되고 있는 동안에 동작하고, 테스트 모드 커맨드와 함께 공급되는 어드레스 신호(CAD)의 값을 유지한다.
셀렉터(24)는, 테스트 회로(22)가 사용되지 않는 경우, 퓨즈 회로(20)의 설정값을 선택하여 조정 신호로서 분주기(16)에 출력한다. 또한, 셀렉터(24)는 테스트 회로(22)가 사용되고 있는 경우, 퓨즈 회로(20)의 설정값을 마스크하고, 테스트 회로(22)에 설정된 설정값을 선택하여 조정 신호로서 분주기(16)에 출력한다. 예컨대 메모리(MEM)의 테스트 공정에 있어서, 테스트 회로(22)를 이용하여 리프레시 요구 신호(RREQ0Z)의 주파수를 최적으로 설정하기 위한 조정 신호의 값이 구해지고, 구한 값에 맞추어 퓨즈 회로(20)가 프로그램된다.
동작 제어 회로(26)는, 판독 커맨드 신호(RD) 또는 기록 커맨드 신호(WR)에 응답하여 메모리 코어(38)가 판독 동작 또는 기록 동작을 실행하게 하기 위해, 또는 리프레시 요구 신호(RREQZ)에 응답하여 메모리 코어(38)가 리프레시 동작을 실행하게 하기 위해, 동작 제어 신호[워드선 활성화 신호(WLZ), 센스 앰프 활성화 신호(LEZ), 컬럼 선택 신호(CLZ) 및 프리차지 제어 신호(BRS)]를 출력한다. 판독 동작, 기록 동작 및 리프레시 동작은 메모리 블록(BLK0-3) 중 어느 하나에서 실행된다. 워드선 활성화 신호(WLZ)는 워드선(WL)의 활성화 타이밍을 제어하고, 센스 앰프 활성화 신호(LEZ)는 센스 앰프(SA)의 활성화 타이밍을 제어한다. 컬럼 선택 신호(CLZ)는 컬럼 스위치(CSW)의 온/오프 타이밍을 제어하고, 프리차지 제어 신호(BRS)는 프리차지 회로(PRE)의 온/오프 타이밍을 제어한다.
동작 제어 회로(26)의 아비터(ARB)는 외부 액세스 요구(AREQZ)[판독 커맨드(RD) 또는 기록 커맨드(WR)]와, 리프레시 요구(RREQZ)가 경합할 때에, 어느 것을 우선화할지를 결정한다. 예컨대, 아비터(ARB)는 외부 액세스 요구(AREQZ)[판독 커맨드(RD) 또는 기록 커맨드(WR)]와 리프레시 요구(RREQZ)를 동시에 받았을 때에, 리프레시 요구(RREQZ)를 우선화하고, 리프레시 신호(REFZ)를 소정 기간 활성화한다. 판독 커맨드(RD)에 응답하는 판독 동작은, 리프레시 요구(RREQZ)에 응답하는 리프레시 동작이 완료하고, 리프레시 신호(REFZ)가 비활성화될 때까지 보류된다. 반대로 판독 동작중에 리프레시 요구(RREQZ)가 공급되었을 때, 리프레시 요구(RREQZ)에 응답하는 리프레시 동작은 판독 동작이 완료될 때까지 보류된다. 이 때, 리프레시 신호(REFZ)는 판독 동작의 완료에 응답하여 소정 기간 활성화된다. 기록 커맨드(WR)에 대해서도 마찬가지이다.
리프레시 어드레스 카운터(28)는, 리프레시 동작이 실행되는 메모리 셀(MC)을 표시하는 리프레시 어드레스 신호(RRAD)(RRAD0-5)를, 리프레시 요구 신호(RREQZ)에 응답하여, 순차적으로 갱신한다. 이 때, 리프레시 어드레스 신호(RRAD)는, 리프레시 요구 신호(RREQZ)에 대응하는 내부 로우 어드레스 신호(IRAD)(리프레시 어드레스)가 메모리 코어(38)에 공급된 후에 갱신된다. 이것에 의해, 리프레시 동작의 실행시에 리프레시 어드레스 신호(RRAD)가 변화되는 것을 방지할 수 있고, 메모리 코어(38)의 오동작을 방지할 수 있다.
갱신되는 리프레시 어드레스 신호(RRAD)의 범위는, 부분 설정 신호(PSET0-1)에 따라서 변화한다. 어드레스 버퍼/래치(30)는, 외부 단자를 통해 어드레스 신호(AD)를 수신하여, 수신한 어드레스를 로우 어드레스 신호(RAD) 및 컬럼 어드레스 신호(CAD)로서 출력한다. 로우 어드레스 신호(RAD)는, 워드선(WL)을 선택하기 위해 공급된다. 컬럼 어드레스 신호(CAD)는, 복수 비트로 이루어지는 데이터 단자(DQ)에 대응하는 복수 조의 비트선(BL, /BL)을 선택하기 위해 공급된다. 어드레스 셀렉터(32)는, 리프레시 신호(REFZ)의 활성화중에 리프레시 동작을 실행하기 위해 리프레시 어드레스 신호(RRAD)를 선택하고, 리프레시 신호(REFZ)의 비활성화중에 판독 동작 또는 기록 동작을 실행하기 위해 로우 어드레스 신호(RAD)를 선택하며, 선택한 신호를 내부 로우 어드레스 신호(IRAD)로서 메모리 코어(38)에 출력한다.
데이터 입출력 버퍼(34)는, 기록 데이터 신호를 데이터 단자(DQ)를 통해 수신하고, 수신한 데이터 신호를 내부 데이터 신호(IDQ)로서 출력한다. 또한, 데이터 입출력 버퍼(34)는, 메모리 셀(MC)로부터의 판독 데이터 신호를 수신하고, 수신한 데이터 신호를 데이터 단자(DQ)에 출력한다. 데이터 제어 회로(36)는, 기록 동작시에, 내부 데이터 신호(IDQ)(기록 데이터)를 직렬 병렬 변환하여 데이터 버스(DB)에 출력한다. 데이터 제어 회로(36)는, 판독 동작시에, 데이터 버스(DB)상의 판독 데이터를 병렬 직렬 변환하여 내부 데이터 신호(IDQ)로서 출력한다. 예컨대 데이터 버스(DB)의 비트폭은 데이터 단자(DQ)의 비트폭의 2배이다[16개의 데이터 단자(DQ)와 32비트의 데이트 버스].
메모리 코어(38)는, 4개의 메모리 블록(BLK0-3), 로우 디코더(RDEC), 프리차지 회로(PRE), 센스 앰프(SA), 컬럼 스위치(CSW), 컬럼 디코더(CDEC), 리드 증폭기(RA) 및 라이트 앰프(WA)를 갖고 있다. 각 메모리 블록(BLK0-3)은, 복수의 동적 메모리 셀(MC), 한 방향으로 나열되는 메모리 셀(MC)에 접속된 복수의 워드선(WL), 한 방향과 직교하는 방향으로 나열되는 메모리 셀(MC)에 접속된 복수의 비트선 쌍(BL, /BL)을 갖는다. 메모리 셀(MC)은 데이터를 전하로서 유지하기 위한 커패시터와, 이 커패시터의 일단을 비트선(BL)(또는 /BL)에 접속하기 위한 전송 트랜지스터를 갖고 있다. 커패시터의 타단은 프리차지 전압선에 접속되어 있다. 전송 트랜지스터의 게이트는 워드선(WL)에 접속되어 있다. 워드선(WL)의 선택에 의해, 판독 동작, 기록 동작 또는 리프레시 동작 중 어느 하나가 실행된다.
이 예에서는, 공통의 비트선 쌍(BL, /BL)을 메모리 블록(BLK0-3)에 배선하고, 프리차지 회로(PRE) 및 센스 앰프(SA) 등을 메모리 블록(BLK0-3)에서 공유하는 예를 나타내고 있다. 그러나 프리차지 회로(PRE) 및 센스 앰프(SA)를, 메모리 블 록(BLK0-3)마다 배치하여도 좋다. 또한, 컬럼 디코더(CDEC)의 일부와, 리드 증폭기(RA) 및 라이트 앰프(WA)를 메모리 블록(BLK0-3)에 공통으로 배치하여도 좋다.
로우 어드레스 디코더(RDEC)는 워드선(WL) 중에서 어느 하나를 선택하기 위해, 내부 로우 어드레스 신호(IRAD)를 디코드한다. 프리차지 회로(PRE)는 메모리 셀(MC)의 비액세스시에 프리차지 제어 신호(BRS)에 동기하여 비트선 쌍(BL, /BL)을 프리차지 전압선에 접속한다. 센스 앰프(SA)는 비트선 쌍(BL, /BL)에 의해 판독된 데이터 신호의 신호량의 차를 증폭한다. 컬럼 어드레스 디코더(CDEC)는 데이터 신호를 입출력하는 비트선 쌍(BL, /BL)을 선택하기 위해, 컬럼 어드레스 신호(CAD)를 디코드한다. 컬럼 스위치(CSW)는, 컬럼 어드레스 신호(CAD)에 대응하는 비트선(BL, /BL)을 리드 증폭기(RA) 및 라이트 앰프(WA)에 접속한다. 리드 증폭기(RA)는 판독 액세스 동작시에, 컬럼 스위치(CSW)를 통해 출력되는 상보(相補)의 판독 데이터를 증폭한다. 라이트 앰프(WA)는 기록 액세스 동작시에, 데이터 버스(DB)를 통해 공급되는 상보의 기록 데이터를 증폭하여 비트선 쌍(BL, /BL)에 공급한다.
도 2는 제1 실시형태의 시스템(SYS)을 도시하고 있다. 시스템(SYS)은, 예컨대 휴대 전화 등의 휴대 기기이고, 휴대 기기의 동작을 제어하기 위한 시스템인 패키지 SiP(System in Package)가 실장된 시스템 기판(SBRD)을 갖고 있다. SiP는, 도 1에 도시한 메모리(MEM), 메모리(MEM)에 액세스하는 메모리 컨트롤러(MCNT), 플래시 메모리(FLASH), 플래시 메모리(FLASH)에 액세스하는 플래시 컨트롤러(FCNT), 및 시스템 전체를 제어하는 CPU(시스템 컨트롤러) 등을 갖고 있다. CPU, 메모리 컨트롤러(MCNT) 및 플래시 컨트롤러(FCNT)는, 시스템 버스(SBUS)에 의해 서로 접속되어 있고, 시스템 클록 신호(SCLK)에 동기하여 동작한다. 메모리(MEM) 또는 플래시 메모리(FLASH)가 클록 신호(CLK)에 동기하여 동작하는 경우, 시스템 록 신호(SCLK)가 클록 신호(CLK)로서 메모리(MEM) 또는 플래시 메모리(FLASH)에 공급된다. SiP는 외부 버스를 통해 상위 시스템에 접속되어도 좋다.
예컨대, 이 시스템(SYS)에서는, 파워 온시에 플래시 메모리(FLASH)에 저장되어 있는 프로그램 및 데이터가 메모리(MEM)에 전송된다. 이 후, CPU는 시스템(SYS)의 기능을 실현하기 위해, 메모리(MEM)에 전송된 프로그램을 실행하고, 메모리(MEM)에 유지되는 데이터를 기록 및 판독한다. CPU는 메모리(MEM)에 액세스하기 위한 액세스 요구와, 기록 데이터 신호(WDT)를 출력하고, 메모리(MEM)로부터 판독 데이터 신호(RDT)를 수신한다. 또한, CPU는 플래시 메모리(FLASH)에 액세스하기 위한 액세스 요구를 출력한다. CPU는 리프레시 요구를 출력하지 않기 때문에, 메모리(MEM)가 리프레시 동작을 실행하는 타이밍을 인식할 수 없다. 즉, 메모리(MEM)는 CPU에 인식되지 않고 리프레시 동작을 자동적으로 실행한다.
도 3은 도 1에 도시한 모드 레지스터(12) 및 필터 회로(FLT)의 상세를 도시하고 있다. 또한, 도면의 모드 레지스터(12)는 부분 리프레시 영역(PREFA)을 설정하기 위한 회로만을 도시하고 있다. 버스트 길이(BL) 및 데이터 레이턴시(CL)를 설정하기 위한 회로의 기재는 생략한다. 모드 레지스터(12)는 지연 회로(DLY1)와, 컬럼 어드레스 신호(CAD)(CAD0-1)를 수신하는 2개의 래치(LT)(리프레시 설정 회로)를 갖고 있다. 지연 회로(DLY1)는 모드 레지스터 설정 신호(MRS)를 지연시켜 지연 설정 신호(DMRS)를 출력한다. 2개의 래치 회로(LT)는 컬럼 어드레스 신호(CAD0-1)(외 부 입력)에 의해 표시되는 부분 리프레시 정보를 지연 설정 신호(DMRS)에 동기하여 래치하고, 래치한 값을 도 4에 도시하는 부분 리프레시 영역(PREFA)을 설정하는 값으로서 유지한다. 래치 회로(LT)는 유지하고 있는 값을 부분 설정 신호(PSET00, PSET10)로서 출력한다.
필터 회로(FLT)는 펄스폭 확장 회로(PLSE)와, 래치(LT)에 각각 대응하는 2개의 AND 회로(AND)를 갖고 있다. 펄스폭 확장 회로(PLSE)는 지연 회로(DLY2) 및 NOR 게이트(NOR)를 갖고 있다. 펄스폭 확장 회로(PLSE)는 펄스 형상의 모드 레지스터 설정 신호(MRS)의 하강 엣지를 연장시키고, 논리를 반전한 신호를 올 리프레시 신호(AREFX)로서 출력한다. 올 리프레시 신호(AREFX)는 모드 레지스터 설정 신호(MRS)가 고논리 레벨로 활성화되고 있는 기간에, 저논리 레벨로 활성화된다.
2개의 AND 회로(AND)는 올 리프레시 신호(AREFX)의 비활성화 중(고논리 레벨)에, 부분 설정 신호(PSET00-10)를 부분 설정 신호(PSET0-1)로서 출력한다. 또한, AND 회로(AND)는 올 리프레시 신호(AREFX)의 활성화중(저논리 레벨)에, 부분 설정 신호(PSET0-1)를 저논리 레벨로 고정한다. 이와 같이, 부분 설정 신호(PSET0-1)는 모드 레지스터 설정 커맨드(MRS)가 공급되는 소정의 기간에, 래치(LT)에 유지되어 있는 값에 상관없이 저논리 레벨로 고정된다. 이에 따라, 모드 레지스터(12)의 래치(LT)의 설정 기간 중에, 모든 메모리 블록(BLK0-3)은 부분 리프레시 영역(PREFA)으로 설정된다.
도 4는 제1 실시형태의 부분 리프레시 영역(PREFA)을 도시하고 있다. 점선 표시된 메모리 블록(BLK)은 리프레시 동작의 실행이 허가되는 부분 리프레시 영 역(PREFA)이다. 점선 표시 없는 메모리 블록(BLK)에서는 리프레시 동작이 금지된다. 부분 리프레시 영역(PREFA)이 클수록, 유지할 수 있는 데이터 용량은 크고, 소비 전력은 크다. 반대로, 부분 리프레시 영역(PREFA)이 작을수록, 유지할 수 있는 용량은 작고, 소비 전력은 작다.
모드 레지스터 설정 커맨드(MRS)에 의해 설정된 부분 설정 신호(PSET0-1)의 값이 모두 저논리 레벨(L)일 때, 모든 메모리 블록(BLK)이 부분 리프레시 영역(PREFA)으로 설정된다(ALL). 부분 설정 신호(PSET0-1)의 값이 모두 고논리 레벨(H)일 때, 모든 메모리 블록(BLK0-3)의 리프레시 동작이 금지된다(NONE). 부분 설정 신호(PSET0-1)의 값이 H, L일 때, 메모리 블록(BLK0-1)이 부분 리프레시 영역(PREFA)으로 설정된다(1/2). 부분 설정 신호(PSET0-1)의 값이 L, H일 때, 메모리 블록(BLK0)만이 부분 리프레시 영역(PREFA)으로 설정된다(1/4).
또한, 메모리 블록(BLK0-3)은 로우 어드레스 신호(IRAD)의 2 비트(IRAD4-5)에 의해 선택된다. 로우 어드레스 신호(IRAD4-5)의 값이 L, L일 때 메모리 블록(BLK0)이 선택된다. 마찬가지로, 로우 어드레스 신호(IRAD4-5)의 값이 H, L/L, H/H, H일 때, 메모리 블록(BLK1/BLK2/BLK3)이 각각 선택된다.
도 5는 도 3에 도시한 모드 레지스터(12) 및 필터 회로(FLT)의 동작을 나타내고 있다. 도면에 도시한 예에서는 부분 리프레시 영역(PREFA)이 미리 1/2로 설정되어 있다. 즉, 리프레시 동작은 메모리 블록(BLK0-1)의 데이터를 유지하기 위해 실행된다. 모드 레지스터 설정 커맨드(MRS)에 의해 부분 리프레시 영역(PREFA)은 1/2로부터 1/4로 변경된다.
모드 레지스터 설정 신호(MRS)는 칩 인에이블 신호(/CE), 기록 인에이블 신호(/WE) 및 출력 인에이블 신호(/OE)가 저논리 레벨(L)일 때에 활성화된다[도 5의 (a)]. 모드 레지스터 설정 신호(MRS)에 응답하여, 지연 설정 신호(DMRS) 및 올 리프레시 신호(AREFX)가 출력된다[도 5의 (b), (c)]. 부분 리프레시 영역(PREFA)을 1/4로 설정하기 위해, 컬럼 어드레스 신호(CAD0-1)는 레벨 L, H로 변화한다. 단, 이 예에서, 컬럼 어드레스선(CAD0)은 컬럼 어드레스선(CAD1)보다 부하가 크다. 이 때문에 어드레스선(CAD0)의 레벨 H로부터 레벨 L로의 변화는 어드레스선(CAD1)의 레벨 L로부터 레벨 H로의 변화보다 느리다. 이 결과, 컬럼 어드레스 신호(CAD0-1)는 레벨 H, H의 기간이 생긴다[도 5의 (d)]. 도 3에 도시한 래치(LT)는 지연 설정 신호(DMRS)의 고논리 레벨에서, 컬럼 어드레스 신호(CAD0-1)의 레벨을 부분 설정 신호(PSET00, 10)로서 출력하고[도 5의 (e)], 지연 설정 신호(DMRS)의 하강 엣지에 동기하여 컬럼 어드레스 신호(CAD0-1)의 레벨을 래치한다[도 5의 (f)].
본 발명 이전에는, 부분 설정 신호(PSET0-1)가 도 3에 도시한 래치(LT)로부터 직접 출력되고 있었다. 이 때문에, 부분 설정 신호(PSET0-1)의 레벨이 모두 레벨 H일 때에, 부분 리프레시 영역(PREFA)은 "NONE"으로 설정되고, 메모리 블록(BLK0-3)의 리프레시 동작이 일시적으로 금지된다[도 5의 (g)]. 도 1에 도시한 분주기(18)는 "NONE"의 기간에 수신한 리프레시 요구 신호(RREQ0Z)를 마스크하고, 리프레시 요구 신호(RREQZ)를 활성화하지 않는다[도 5의 (h)]. 이 결과, 리프레시 요구 신호(RREQ0Z)에 응답하는 리프레시 동작은 실행되지 않는다.
이 리프레시 요구 신호(RREQ0Z)에 대응하는 리프레시 어드레스 신호(RRAD)가 메모리 블록(BLK0)을 표시하고 있는 경우, 메모리 블록(BLK0)의 리프레시 동작이 1회 빠져 버린다. 메모리 블록(BLK0)은 부분 리프레시 영역(PREFA)이 1/4로 변경되었을 때에, 데이터를 유지하기 위해 리프레시 동작을 실행하는 블록이다. 따라서, 리프레시 동작이 빠진 메모리 셀(MC)에서는, 다음의 리프레시 동작이 실행될 때까지 데이터가 소실되어 버린다.
이에 대하여, 본 발명에서는, 컬럼 어드레스 신호(CAD0-1)가 모두 레벨 H로 변화하는 기간에 걸쳐, 올 리프레시 신호(AREFX)가 활성화되고, 부분 설정 신호(PSET0-1)는 래치(LT)에 유지되어 있는 레벨에 관계없이 강제적으로 저논리 레벨(L)로 고정된다[도 5의 (i)]. 이 때문에, 이 기간에 부분 리프레시 영역(PREFA)은 일시적으로 "ALL"로 설정된다. 따라서, 리프레시 요구 신호(RREQ0Z)에 응답하여 리프레시 요구 신호(RREQZ)가 출력되고, 메모리 블록(BLK)의 리프레시 동작이 실행된다[도 5의 (j)]. 부분 리프레시 영역(PREFA)은 올 리프레시 신호(AREFX)의 상승 엣지에 동기하여, "1/2"로부터 "1/4"로 전환된다[도 5의 (k)].
도 6은 제1 실시형태의 메모리(MEM)의 동작을 나타내고 있다. 부분 설정 신호(PSET0-1)의 레벨이 L, L인 경우, 메모리 블록(BLK0-3)이 부분 리프레시 영역(PREFA)으로 설정된다(ALL). 이 경우, 도 1에 도시한 분주기(18)는 리프레시 요구 신호(RREQ0Z)에 동기하여 리프레시 요구 신호(RREQZ)를 출력한다. 도 1에 도시한 리프레시 어드레스 카운터(28)는 부분 설정 신호(PSET0-1)가 레벨 L, L일 때에, 리프레시 요구 신호(RREQZ)에 동기하여 리프레시 어드레스 신호(RRAD5-4)를 순차적으로 변화시킨다. 그리고, 리프레시 요구 신호(RREQZ)에 동기하여, 메모리 블 록(BLK0-3)의 리프레시 동작이 순차적으로 실행된다. 도면에서 REFBLK는 리프레시 동작이 실행되는 메모리 블록(BLK)의 번호를 나타내고 있다. 또한, 리프레시 어드레스 신호(RRAD3-0)는 도 9에 도시하는 바와 같이 순차 출력된다. 즉, 리프레시 어드레스 카운터(28)의 하위 비트는 메모리 블록(BLK0-3)을 선택하기 위해 할당되고, 상위 비트는 각 메모리 블록(BLK0-3) 내의 워드선(WL)을 선택하기 위해 할당된다. 그리고, 리프레시 어드레스 신호(RRAD3-0)에 따라서 리프레시 동작을 실행하는 메모리 셀(MC)에 접속된 워드선(WL)이 선택된다.
부분 설정 신호(PSET0-1)의 레벨이 H, L인 경우, 메모리 블록(BLK0-1)은 부분 리프레시 영역(PREFA)으로 설정된다(1/2). 이 경우, 분주기(18)는 리프레시 요구 신호(RREQ0Z)를 2분주하여 리프레시 요구 신호(RREQZ)로서 출력한다. 리프레시 어드레스 카운터(28)는 부분 설정 신호(PSET0-1)가 레벨 H, L일 때에, 리프레시 어드레스 신호(RRAD5)를 저논리 레벨(L)로 고정한다. 이에 따라, 리프레시 요구 신호(RREQZ)에 동기하여 리프레시 어드레스 신호(RRAD4)만이 순차적으로 변화한다. 그리고, 리프레시 요구 신호(RREQZ)에 동기하여, 메모리 블록(BLK0-1)의 리프레시 동작이 순차적으로 실행된다.
부분 설정 신호(PSET0-1)의 레벨이 L, H인 경우, 메모리 블록(BLK0)만이 부분 리프레시 영역(PREFA)으로 설정된다(1/4). 이 경우, 분주기(18)는 리프레시 요구 신호(RREQ0Z)를 4분주하여 리프레시 요구 신호(RREQZ)로서 출력한다. 리프레시 어드레스 카운터(28)는, 부분 설정 신호(PSET0-1)가 레벨 L, H일 때에, 리프레시 어드레스 신호(RRAD4-5)를 저논리 레벨(L)로 고정한다. 이것에 의해, 리프레시 요 구 신호(RREQZ)에 동기하여 메모리 블록(BLK0)의 리프레시 동작이 순차적으로 실행된다.
부분 설정 신호(PSET0-1)의 레벨이 H, H인 경우, 부분 리프레시 영역(PREFA)은 설정되지 않는다(NONE). 이 경우, 분주기(18)는 리프레시 요구 신호(RREQZ)의 출력을 금지한다. 리프레시 어드레스 카운터(28)는 부분 설정 신호(PSET0-1)가 레벨 H, H일 때에, 리프레시 어드레스 신호(RRAD4-5)를 저논리 레벨(L) 또는 고논리 레벨(L)로 유지한다. 이 때문에, 모든 메모리 블록(BLK0-3)의 리프레시 동작은 금지된다. 즉, 리프레시 블록(REFBLK)은 존재하지 않는다. 이와 같이, 리프레시 어드레스 카운터(28)는 리프레시 어드레스 신호(RRAD4-5)의 적어도 1 비트의 논리를 부분 설정 신호(PSET0-1)에 따라서 고정한다.
이 실시형태에서는, 부분 리프레시 영역(PREFA)이 변화되었을 때에, 리프레시 요구 신호(RREQZ)의 주기가 변화에 맞추어, 생성되는 리프레시 어드레스 신호(RRAD)가 변화한다. 이것에 의해, 각 메모리 셀(MC)의 리프레시 주기는 부분 리프레시 영역(PREFA)의 크기에 의존하지 않고 항상 일정하게 된다. 따라서, 부분 리프레시 영역(PREFA)에 포함되는 메모리 셀(MC)에 유지되어 있는 데이터가 소실하는 경우는 없다.
이상, 제1 실시형태에서는, 모드 레지스터 설정 커맨드(MRS)의 설정중에, 모드 레지스터(12)에 의한 부분 리프레시 정보의 변경 타이밍과, 리프레시 요구 신호(RREQZ)의 발생 타이밍이 중복된 경우에도, 리프레시 동작이 마스크되는 것을 방지할 수 있다. 구체적으로는, 모드 레지스터 설정 커맨드(MRS)와 함께 공급되는 어 드레스 신호(CAD0-1)의 레벨이 스큐 등에 의해 안정되지 않고, 부분 리프레시 정보가 확정되지 않는 기간에, 부분 리프레시 영역(PREFA)은, 강제적으로 "ALL"로 설정된다. 이것에 의해, 필요한 리프레시 동작이 금지되는 것을 방지할 수 있어 메모리 셀(MC)에 유지된 데이터가 파괴되는 것을 방지할 수 있다. 이 결과, 메모리(MEM)의 오동작을 방지할 수 있다.
부분 설정 신호(PSET0-1)에 따라서 분주기(18)의 분주비를 변경하고, 부분 설정 신호(PSET0-1)에 따라서 리프레시 어드레스 신호(RRAD)의 적어도 1 비트의 논리를 고정한다. 이것에 의해, 부분 설정 신호(PSET0-1)에 따른 메모리 블록(BLK)[=부분 리프레시 영역(PREFA)]만의 리프레시 동작을 순차적으로 실행할 수 있다.
도 7은 본 발명의 제2 실시형태를 도시하고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는 제1 실시형태의 리프레시 어드레스 카운터(28) 대신에 리프레시 어드레스 카운터(28A)가 형성되어 있다. 또한, 제1 실시형태의 분주기(18)가 삭제되는 대신에 리프레시 선택 회로(40A)가 추가되어 있다. 그 외의 구성은, 제1 실시형태와 동일하다. 예컨대, 본 실시형태의 시스템(SYS)은 도 2와 동일한 구성이다. 부분 리프레시 영역(PREFA)은 도 4와 동일하다.
리프레시 선택 회로(40A)는 부분 설정 신호(PSET0-1)의 값[부분 리프레시 영역(PREFA)]과 리프레시 어드레스 신호(RRAD4-5)에 기초하여, 리프레시 요구 신호(RREQZ)를 마스크하는 기능을 갖고 있다. 리프레시 어드레스 카운터(28A)는, 부분 설정 신호(PSET0-1)의 값에 상관없이, 리프레시 요구 신호(RREQ0Z)에 동기하여 리프레시 어드레스 신호(RRAD)(RRAD0-5)를 순차적으로 갱신한다.
도 8은 도 7에 도시한 리프레시 선택 회로(40A)의 상세를 도시하고 있다. 리프레시 선택 회로(40A)는 NAND 게이트(NAND), AND 회로(AND1-4), OR 회로(OR1), 및 NOR 게이트(NOR)를 갖고 있다. NAND 게이트(NAND)는 부분 설정 신호(PSET0-1)가 "H, H(NONE)"를 나타낼 때에, 리프레시 마스크 신호(RMSKX)를 저레벨로 활성화시킨다. AND 회로(AND1)는 리프레시 마스크 신호(RMSKX)의 활성화중에 리프레시 요구 신호(RREQ0Z)를 마스크한다. NAND 게이트(NAND) 및 AND 회로 AND1에 의해, 도 4에 도시한 "NONE" 상태에서의 점선 표시 없는 메모리 블록(BLK)의 리프레시 동작이 마스크된다.
AND 회로(AND2)는, 부분 설정 신호(PSET1)가 "H"를 나타내고, 리프레시 어드레스 신호(RRAD4)가 고논리 레벨일 때, 리프레시 요구 신호(RREQZ)를 마스크하기 위해 고논리 레벨을 출력한다. 즉, 부분 리프레시 영역(PREFA)이 "1/4"을 포함할 때, 메모리 블록(BLK1, 3)에 대한 리프레시 동작이 금지된다.
OR 회로(OR1)는 부분 설정 신호(PSET0 또는 PSET1)가 고논리 레벨일 때, 즉 부분 리프레시 영역(PREFA)이 "ALL" 이외일 때에, 고논리 레벨을 출력한다. AND 회로(AND3)는, 부분 리프레시 영역(PREFA)이 "ALL" 이외로 설정되고, 리프레시 어드레스 신호(RRAD5)가 고논리 레벨일 때, 리프레시 요구 신호(RREQZ)를 마스크하기 위해 고논리 레벨을 출력한다. 즉, 부분 리프레시 영역(PREFA)이 "1/2" 또는 "1/4"을 포함할 때, 메모리 블록(BLK2, 3)에 대한 리프레시 동작이 금지된다.
NOR 게이트(NOR)는, AND 회로(AND2 또는 AND3)로부터의 고논리 레벨에 응답 하여 리프레시 인에이블 신호(RENZ)를 저논리 레벨로 비활성화하고, AND 회로(AND2 및 AND3)로부터의 저논리 레벨에 응답하여 리프레시 인에이블 신호(RENZ)를 고논리 레벨로 활성화시킨다. AND 회로(AND4)는 리프레시 인에이블 신호(RENZ)의 활성화중에, AND 회로(AND1)를 통해 공급되는 리프레시 요구 신호(RREQ0Z)를 리프레시 요구 신호(RREQZ)로서 출력한다. 또한, AND 회로(AND4)는 리프레시 인에이블 신호(RENZ)의 비활성화중에, 리프레시 요구 신호(RREQ0Z)에 응답하는 리프레시 요구 신호(RREQZ)의 출력을 마스크한다. OR 게이트(OR), AND 회로(AND2-3), 및 NOR 회로(NOR)에 의해, 도 4에 도시한 "1/2" 상태 및 "1/4" 상태에서의 점선 표시 없는 메모리 블록(BLK)의 리프레시 동작이 마스크된다.
도 9는 제2 실시형태의 메모리(MEM)의 동작을 나타내고 있다. 이 실시형태에서, 리프레시 어드레스 카운터(28A)는 리프레시 요구 신호(RREQ0Z)에 응답하여 리프레시 어드레스 신호(RRAD0-5)를 순차 갱신한다. 그 밖의 동작은 제1 실시형태(도 6)와 동일하다. 제1 실시형태와 마찬가지로, 리프레시 어드레스 신호(RRAD0-5)는 리프레시 요구 신호(RREQ0Z)에 대응하는 내부 로우 어드레스 신호(IRAD)(리프레시 어드레스)가 메모리 코어(38)에 공급된 후에 갱신된다.
이상, 제2 실시형태에 있어서도, 전술한 제1 실시형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시형태에서는, 부분 설정 신호(PSET0-1) 및 리프레시 어드레스 신호(RRAD4-5)에 따라서, 기준 리프레시 요구 신호(RREQ0Z)의 일부 펄스를 마스크하고, 마스크하지 않는 나머지 펄스를 리프레시 요구 신호(RREQZ)로서 출력한다. 이것에 의해, 리프레시 요구 신호(RREQZ)에 응답하여, 부분 설정 신호(PSET0-1)에 따른 메모리 블록(BLK)[=부분 리프레시 영역(PREFA)]만의 리프레시 동작을 순차적으로 실행할 수 있다.
도 10은 본 발명의 제3 실시형태를 도시하고 있다. 제1 및 제2 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는, 제1 실시형태의 필터 회로(FLT)와, 분주기(18) 및 리프레시 어드레스 카운터(28) 사이에 동기 회로(SYNC)가 형성되어 있다. 그 밖의 구성은 제1 실시형태와 동일하다. 즉, 반도체 메모리(MEM)는 예컨대 의사 SRAM 타입의 FCRAM(Fast Cycle RAM)이다. 예컨대, 본 실시형태의 시스템(SYS)은 도 2와 동일한 구성이다. 부분 리프레시 영역(PREFA)은 도 4와 동일하다.
도 11은 도 10에 도시한 모드 레지스터(12), 필터 회로(FLT) 및 동기 회로(SYNC)의 상세를 도시하고 있다. 모드 레지스터(12) 및 필터 회로(FLT)는 제1 실시형태(도 3)와 동일하다.
동기 회로(SYNC)는 부분 설정 신호(PSET0)를 출력하기 위해 직렬로 접속된 한 쌍의 마스터 슬레이브 플립플롭(MSF/F)과, 부분 설정 신호(PSET1)를 출력하기 위해 직렬로 접속된 한 쌍의 마스터 슬레이브 플립플롭(MSF/F)을 갖고 있다. 각 플립플롭(MSF/F)은 리프레시 요구 신호(RREQ0Z)가 고논리 레벨인 기간에 입력 신호를 수신하고, 리프레시 요구 신호(RREQ0Z)의 하강 엣지에 동기하여 수신한 입력 신호의 값을 래치하며, 래치한 값을 출력한다.
전단의 플립플롭(MSF/F)은 AND 회로(AND)로부터의 부분 설정 신호(PS00, PS01)를 래치하고, 래치한 값을 부분 설정 신호(LPS0, LPS1)로서 출력한다. 후단의 플립플롭(MSF/F)은 부분 설정 신호(LPS0, LPS1)를 래치하고, 래치한 값을 부분 설정 신호(PSET0-1)로서 출력한다. 이와 같이, 부분 설정 신호(PSET0-1)는 리프레시 요구 신호(RREQ0Z)(=RREQZ)에 동기하여 출력된다.
도 12는 도 11에 도시한 모드 레지스터(12), 필터 회로(FLT) 및 동기 회로(SYNC)의 동작을 나타내고 있다. 래치(LT)의 출력(PS0, PS1)까지의 파형은, 제1 실시형태(도 5)와 동일하다. 이 예에서는, 올 리프레시 신호(AREFX)의 상승 엣지와 거의 동일한 타이밍에서 리프레시 요구 신호(RREQ0Z)가 발생한다. 모드 레지스터 설정 커맨드(MRS)의 메모리(MEM)에의 공급 타이밍과 리프레시 요구 신호(RREQ0Z)의 발생 타이밍이 비동기적이기 때문에, 도 12에 도시한 상태는 소정의 확률로 발생한다.
전단의 플립플롭(MSF/F)은, 리프레시 요구 신호(RREQ0Z)의 하강 엣지에 동기하여 부분 설정 신호(PS0-1)가 "ALL"로부터 "1/4"로 변화하는 타이밍에서 동작한다. 이 때문에, 플립플롭(MSF/F)은 "ALL" 또는 "1/4"을 나타내는 부분 설정 신호(LPS0-1)를 출력한다[도 12의 (a)]. 다음의 리프레시 요구 신호(RREQ0Z)의 하강 엣지에 동기하여 전단의 플립플롭(MSF/F)은 "1/4"을 나타내는 부분 설정 신호(LPS0-1)를 출력하고[도 12의 (b)], 후단의 플립플롭(MSF/F)은 "ALL" 또는 "1/4"을 나타내는 부분 설정 신호(PSET0-1)를 출력한다[도 12의 (d)].
다음의 리프레시 요구 신호(RREQ0Z)의 하강 엣지에 동기하여 후단의 플립플롭(MSF/F)은 "1/4"을 나타내는 부분 설정 신호(PSET0-1)를 출력한다[도 12의 (d)]. 이것에 의해, 부분 리프레시 영역(PREFA)은 모드 레지스터 설정 커맨드(MRS)로부터 3번째 리프레시 요구 신호(RREQ0Z)에 응답하여 "1/4"로 설정된다. 3개의 리프레시 요구 신호(RREQ0Z)의 발생에 필요한 기간은 예컨대 30 ㎲이다. 메모리 셀(MC)이 데이터를 유지하기 위해 필요한 리프레시 동작의 최대 주기는 예컨대 32 ms이다. 이 때문에, 리프레시 동작의 30 ㎲의 지연은 메모리 동작에 영향을 미치지 않는다.
이와 같이, 부분 설정 신호(PSET0-1)는 리프레시 요구 신호(RREQ0Z)에 동기하여, 리프레시 요구 신호(RREQ0Z, RREQZ)의 펄스의 출력 후에 변경된다. 이 때문에 리프레시 요구 신호(RREQZ)의 펄스의 출력중에, 부분 설정 신호(PSET0-1)가 전환되는 것을 방지할 수 있고, 전환됨에 따라 리프레시 요구 신호(RREQZ)의 펄스의 출력이 도중에 정지하는 것을 방지할 수 있다. 리프레시 요구 신호(RREQZ)의 펄스폭이 짧은 경우, 동작 제어 회로(26)는 리프레시 요구 신호(RREQZ)를 정확하게 수신할 수 없고, 정확한 리프레시 동작을 실행할 수 없을 우려가 있다.
또한, 리프레시 어드레스 카운터(28)는 제1 실시형태와 마찬가지로, 리프레시 요구 신호(RREQZ)에 대응하는 내부 로우 어드레스 신호(IRAD)가 메모리 코어(38)에 공급된 후에, 리프레시 어드레스 신호(RRAD)를 갱신한다. 또한, 이 실시형태에서는, 리프레시 어드레스 신호(RRAD)는 부분 설정 신호(PSET0-1)가 전환된 후에 갱신된다[도 12의 (e)]. 이것에 의해, 리프레시 요구 신호(RREQ0Z, RREQZ)에 대응하는 리프레시 어드레스 신호(RRAD)가 어긋나는 것을 방지할 수 있다.
이상, 제3 실시형태에 있어서도, 전술한 제1 및 제2 실시형태와 같은 효과를 얻을 수 있다. 또한, 이 실시형태에서는, 리프레시 요구 신호(RREQ0Z)의 발생에 대하여 비동기로 발생하는 부분 리프레시 영역(PREFA)의 변경을, 리프레시 요구 신 호(RREQ0Z)에 동기시킴으로써, 분주기(18)의 전환 동작중에 리프레시 영역(PREFA)이 변경되는 것을 방지할 수 있다. 환언하면, 부분 설정 신호(PSET0-1)를 항상 리프레시 요구 신호(RREQ0Z)의 발생 타이밍 이후로 전환함으로써, 부분 설정 신호(PSET0-1)의 전환 타이밍과, 리프레시 요구 신호(RREQZ)의 발생 타이밍이 중복되는 것을 방지할 수 있다. 이 결과, 분주기(18)로부터 출력되는 리프레시 요구 신호(RREQZ)의 펄스폭이 좁아지는 것을 방지할 수 있고, 메모리(MEM)의 오동작을 방지할 수 있다.
도 13은 본 발명의 제4 실시형태를 도시하고 있다. 제1, 제2 및 제3 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는, 제2 실시형태의 필터 회로(FLT)와 리프레시 선택 회로(40A) 사이에, 제3 실시형태와 동일한 동기 회로(SYNC)가 형성되어 있다. 그 밖의 구성은, 제2 실시형태와 동일하다. 즉, 반도체 메모리(MEM)는, 예컨대 의사 SRAM 타입의 FCRAM(Fast Cycle RAM)이다. 예컨대, 본 실시형태의 시스템(SYS)은 도 2와 동일한 구성이다. 부분 리프레시 영역(PREFA)은 도 4와 동일하다.
이 실시형태에서는, 리프레시 요구 신호(RREQ0Z)의 발생에 대하여 비동기로 발생하는 부분 리프레시 영역(PREFA)의 변경을, 리프레시 요구 신호(RREQ0Z)에 동기시킴으로써, 리프레시 선택 회로(40A)의 동작중에 리프레시 영역(PREFA)이 변경되는 것을 방지할 수 있다. 환언하면, 부분 설정 신호(PSET0-1)를 항상 리프레시 요구 신호(RREQ0Z)의 발생 타이밍 이후로 전환함으로써, 부분 설정 신호(PSET0-1) 의 전환 타이밍과, 리프레시 요구 신호(RREQZ)의 발생 타이밍이 중복되는 것을 방지할 수 있다.
한편, 부분 설정 신호(PSET0-1)의 전환 타이밍과, 리프레시 요구 신호(RREQZ)의 발생 타이밍이 중복되면, 리프레시 요구 신호(RREQZ)의 출력이 도중에 정지하는 경우가 있다. 이 경우, 리프레시 요구 신호(RREQZ)의 펄스폭이 짧아지고, 동작 제어 회로(26)는, 리프레시 요구 신호(RREQZ)를 정확하게 수신할 수 없으며, 정확한 리프레시 동작을 실행할 수 없을 우려가 있다. 구체적으로는, 도 8에 도시한 리프레시 선택 회로(40A)에서는, 리프레시 어드레스 신호(RRAD4-5) 중 적어도 하나가 고논리 레벨일 때, 즉, 리프레시 블록(REFBLK)이 메모리 블록(BLK1-3) 중 어느 하나일 때, 부분 리프레시 영역(PREFA)이 "ALL"로부터 "1/4"로 변화하면, 리프레시 요구 신호(RREQZ)의 펄스가 도중에 정지할 경우가 있다. 보다 상세하게는, "ALL"로부터 "1/4"로의 변화에 의해, 도 8에 도시한 AND 회로(AND2 또는 AND3)의 출력이 리프레시 요구 신호(RREQ0Z)의 활성화중에 고논리 레벨로 변화하면, 리프레시 인에이블 신호(RENZ)가 비활성화한다. 이 경우, AND 회로(AND4)는 리프레시 요구 신호(RREQZ)의 출력을 도중에 정지시킨다. 이상, 제4 실시형태에서도 전술한 제1, 제2 및 제3 실시형태와 같은 효과를 얻을 수 있다.
도 14는 본 발명의 제5 실시형태를 도시하고 있다. 제1 및 제2 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는, 제2 실시형태의 모드 레지스터(12) 및 리프레시 선택 회로(40A) 대신에, 모드 레지스터(12D) 및 리프레시 선택 회로(40D) 가 형성되어 있다. 그 밖의 구성은 제2 실시형태와 동일하다. 즉, 반도체 메모리(MEM)는 예컨대 의사 SRAM 타입의 FCRAM(Fast Cycle RAM)이다. 예컨대 본 실시형태의 시스템(SYS)은 도 2와 동일한 구성이다. 단, 부분 리프레시 영역(PREFA)은 도 4와 상이하다.
모드 레지스터(12D)는, 부분 설정 신호(PSET0-1)와 함께, 부분 리프레시 영역(PREFA)을 교체하기 위한 부분 선택 신호(PSEL4-5)를 출력한다. 이 때문에, 모드 레지스터(12D)는 부분 선택 신호(PSEL4-5)의 논리값을 설정하기 위해, 제1 및 제2 실시형태보다 2비트 많은 컬럼 어드레스 신호(CAD)를 수신한다.
리프레시 선택 회로(40D)는 부분 설정 신호(PSET0-1) 및 부분 선택 신호(PSEL4-5)에 따라서, 부분 리프레시 영역(PREFA)을 인식하고, 부분 리프레시 영역(PREFA)에 대응하는 리프레시 요구 신호(RREQ0Z)에만 동기하여 리프레시 요구 신호(RREQZ)를 출력한다.
도 15는 도 14에 도시한 리프레시 선택 회로(40D)의 상세를 도시하고 있다. 리프레시 선택 회로(40D)는, AND 회로(AND2, AND3)의 입력에 각각 접속된 논리 게이트(EOR1, EOR2)를 갖고 있다. 논리 게이트(EOR1)는 로우 어드레스 신호(RRAD4)와 부분 선택 신호(PSEL4)의 배타적 논리합을 연산한다. 논리 게이트(EOR2)는 로우 어드레스 신호(RRAD5)와 부분 선택 신호(PSEL5)의 배타적 논리합을 연산한다. 그 밖의 구성은 제2 실시형태의 리프레시 선택 회로(40A)(도 8)와 동일하다.
도 16은 제4 실시형태의 부분 리프레시 영역(PREFA)을 도시하고 있다. 점선 표시된 메모리 블록(BLK)은 리프레시 동작이 실행되는 부분 리프레시 영역(PREFA) 이다. 점선 표시 없는 메모리 블록(BLK)에서는 리프레시 동작이 금지된다.
이 실시형태에서는, 부분 리프레시 영역(PREFA)이 "1/2"로 설정되어 있을 때, 부분 리프레시 영역(PREFA)은, 부분 선택 신호(PSEL5)의 논리와 동일한 논리를 갖는 리프레시 어드레스 신호(RRAD5)가 할당되어 있는 메모리 블록(BLK)에 설정된다. 예컨대 부분 선택 신호(PSEL4)가 L 레벨일 때, 부분 리프레시 영역(PREFA)은 메모리 블록(BLK0-1)에 설정된다.
마찬가지로, 부분 리프레시 영역(PREFA)이 "1/4"로 설정되어 있을 때, 부분 리프레시 영역(PREFA)은 부분 선택 신호(PSEL4-5)의 논리와 동일한 논리를 갖는 리프레시 어드레스 신호(RRAD4-5)가 할당되어 있는 메모리 블록(BLK)에 설정된다. 예컨대, 부분 선택 신호(PSEL4-5)가 H 레벨, L 레벨일 때, 부분 리프레시 영역(PREFA)은 메모리 블록(BLK1)에 설정된다.
이상, 제5 실시형태에 있어서도, 전술한 제1 및 제2 실시형태와 같은 효과를 얻을 수 있다. 또한, 이 실시형태에서는 부분 리프레시 영역(PREFA)을 교체 가능한 메모리(MEM)에 있어서, 필요한 리프레시 동작이 마스크되는 것을 방지할 수 있고, 메모리 셀(MC)에 유지된 데이터가 소실되는 것을 방지할 수 있다. 즉, 메모리(MEM)의 오동작을 방지할 수 있다.
도 17은 본 발명의 제6 실시형태를 도시하고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는, 모드 레지스터(12)의 래치(LT)(도 3)에 설정되는 값[부분 리프레시 영역(PREFA)]은, 어드레스 신호(CAD)가 아니라, 전용 부분 설 정 단자(PSET)를 통해 공급된다. 그 밖의 구성은 제1 실시형태와 동일하다. 즉, 반도체 메모리(MEM)는 예컨대 의사 SRAM 타입의 FCRAM(Fast Cycle RAM)이다. 예컨대, 본 실시형태의 시스템(SYS)은 부분 설정 단자(PSET)에 부분 설정 신호(외부 입력)를 공급하는 신호선을 갖는 것을 제외하고 도 2와 동일한 구성이다. 부분 리프레시 영역(PREFA)은 도 4와 동일하다. 이상 제6 실시형태에서도 전술한 제1 실시형태와 동일한 효과를 얻을 수 있다.
또한, 전술한 제3 및 제4 실시형태에서는, 동기 회로(SYNC)에 형성되는 마스터 슬레이브 플립플롭(MSF/F)을, 리프레시 요구 신호(RREQ0Z)에 동기하여 동작시키는 예에 대해서 설명하였다. 본 발명은 이러한 실시형태에 한정되는 것이 아니다. 예컨대 도 18에 도시하는 바와 같이, 플립플롭(MSF/F)을 발진 신호(OSC)에 동기하여 동작시켜도 좋다.
도 19는 도 18에 도시한 모드 레지스터(12), 필터 회로(FLT) 및 동기 회로(SYNC)의 동작을 나타내고 있다. 발진 신호(OSC)의 주기는, 예컨대 1 ㎲이고, 리프레시 요구 신호(RREQ0Z)의 주기(10 ㎲)의 10분의 1이다. 이 때문에 필터 회로(FLT2)는 2번째 리프레시 요구 신호(RREQ0Z)가 발생하기 전에, 부분 설정 신호(PSET0-1)를 "1/4"로 설정할 수 있다.
전술한 실시형태에서는, 본 발명을 의사 SRAM 타입의 FCRAM에 적용하는 예에 대해서 진술하였다. 본 발명은 이러한 실시형태에 한정되는 것이 아니다. 예컨대 본 발명을 셀프 리프레시 모드를 갖는 DRAM에 적용하여도 좋다. 이 경우, DRAM은 클록 비동기식 또는 클록 동기식 중 어느 것이라도 좋다.
전술한 실시형태에서는, 시스템(SYS)을, 시스템 인 패키지(SiP)를 시스템 기판(SBRD)에 실장함으로써 구성하는 예에 대해서 설명하였다. 본 발명은 이러한 실시형태에 한정되는 것이 아니다. 예컨대 시스템(SYS)을, 적어도 CPU, 메모리 컨트롤러(MCNT), 플래시 컨트롤러(FCNT)를 포함하는 SoC(System on Chip)를 시스템 기판(SBRD)에 실장함으로써 구성하여도 좋다.
이상의 실시형태에 있어서 설명한 발명을 정리하여, 부기로서 개시한다.
(부기 1)
동적 메모리 셀을 포함하는 복수의 메모리 블록과,
상기 각 메모리 블록에 대한 리프레시 동작의 허가/금지를 표시하는 부분 리프레시 정보가 외부 입력에 따라서 설정되고, 설정된 부분 리프레시 정보를 부분 설정 신호로서 출력하는 리프레시 설정 회로와,
상기 부분 설정 신호에 의해 허가가 표시되어 있는 메모리 블록에 대응하는 리프레시 요구 신호를 주기적으로 출력하는 리프레시 요구 생성 회로와,
리프레시 동작이 실행되는 메모리 셀을 표시하는 리프레시 어드레스 신호를, 상기 리프레시 요구 신호에 응답하여 생성하는 리프레시 어드레스 카운터와,
상기 리프레시 요구 신호에 응답하여 상기 메모리 블록 중에서 어느 하나의 리프레시 동작을 실행하는 동작 제어 회로와,
상기 부분 리프레시 정보가 상기 외부 입력에 의해 변경되고 있는 동안에, 상기 리프레시 설정 회로로부터의 상기 부분 설정 신호를 마스크하고, 모든 메모리 블록의 리프레시 동작을 허가하는 것을 표시하는 부분 설정 신호를 상기 리프레시 요구 생성 회로에 출력하는 필터 회로를 포함하는 것을 특징으로 하는 반도체 메모리.
(부기 2)
부기 1 기재의 반도체 메모리에 있어서,
상기 리프레시 요구 생성 회로는,
기준 리프레시 요구 신호를 주기적으로 생성하는 리프레시 생성 회로와,
상기 기준 리프레시 요구 신호의 주파수를, 상기 부분 설정 신호의 값에 따라서 분주하고, 분주한 신호를 상기 리프레시 요구 신호로서 출력하는 분주기를 포함하며,
상기 리프레시 어드레스 카운터는, 상기 리프레시 어드레스 신호 중 적어도 1 비트의 논리를 상기 부분 설정 신호에 따라서 고정하는 것을 특징으로 하는 반도체 메모리.
(부기 3)
부기 1 기재의 반도체 메모리에 있어서,
상기 리프레시 요구 생성 회로는,
기준 리프레시 요구를 주기적으로 생성하는 리프레시 생성 회로와,
상기 기준 리프레시 요구 신호의 일부 펄스를 상기 부분 설정 신호 및 상기 리프레시 어드레스 신호에 따라서 마스크하고, 마스크하지 않는 나머지 펄스를 상기 리프레시 요구 신호로서 출력하는 리프레시 선택 회로를 포함하는 것을 특징으로 하는 반도체 메모리.
(부기 4)
부기 1 기재의 반도체 메모리에 있어서,
상기 필터 회로로부터의 부분 설정 신호를, 상기 기준 리프레시 요구 신호에 동기시켜 상기 리프레시 요구 생성 회로에 출력하는 동기 회로를 포함하는 것을 특징으로 하는 반도체 메모리.
(부기 5)
부기 4 기재의 반도체 메모리에 있어서,
상기 동기 회로는, 상기 기준 리프레시 요구 신호에 동기하여 상기 부분 설정 신호를 순차적으로 래치하기 위해 직렬로 접속된 한 쌍의 플립플롭을 포함하는 것을 특징으로 하는 반도체 메모리.
(부기 6)
부기 4 기재의 반도체 메모리에 있어서,
상기 동기 회로는, 상기 리프레시 어드레스 카운터가 상기 리프레시 요구 신호에 응답하여 리프레시 어드레스 신호를 전환하기 전에, 상기 부분 설정 신호를 출력하는 것을 특징으로 하는 반도체 메모리.
(부기 7)
부기 1 기재의 반도체 메모리에 있어서,
반도체 메모리의 동작 사양이 외부 입력에 따라서 설정되는 모드 레지스터를 포함하고,
상기 리프레시 설정 회로는 상기 모드 레지스터 내에 형성되는 것을 특징으 로 하는 반도체 메모리.
(부기 8)
부기 1 기재의 반도체 메모리에 있어서,
상기 부분 리프레시 정보를 상기 외부 입력으로서 수신하는 전용 단자를 포함하는 것을 특징으로 하는 반도체 메모리.
(부기 9)
반도체 메모리와, 반도체 메모리에의 액세스 요구를 출력하는 컨트롤러를 포함한 시스템으로서,
상기 반도체 메모리는,
동적 메모리 셀을 포함하는 복수의 메모리 블록과,
상기 각 메모리 블록에 대한 리프레시 동작의 허가/금지를 표시하는 부분 리프레시 정보가 외부 입력에 따라서 설정되고, 설정된 부분 리프레시 정보를 부분 설정 신호로서 출력하는 리프레시 설정 회로와,
상기 부분 설정 신호에 의해 허가가 표시되어 있는 메모리 블록에 대응하는 리프레시 요구 신호를 주기적으로 출력하는 리프레시 요구 생성 회로와,
리프레시 동작이 실행되는 메모리 셀을 표시하는 리프레시 어드레스 신호를, 상기 리프레시 요구 신호에 응답하여 생성하는 리프레시 어드레스 카운터와,
상기 리프레시 요구 신호에 응답하여 상기 메모리 블록 중에서 어느 하나의 리프레시 동작을 실행하는 동작 제어 회로와,
상기 부분 리프레시 정보가 상기 외부 입력에 의해 변경되고 있는 동안에, 상기 리프레시 설정 회로로부터의 상기 부분 설정 신호를 마스크하며, 모든 메모리 블록의 리프레시 동작을 허가하는 것을 표시하는 부분 설정 신호를 상기 리프레시 요구 생성 회로에 출력하는 필터 회로를 포함하고,
상기 컨트롤러는, 상기 반도체 메모리에 부분 리프레시 정보를 설정하는 것을 특징으로 하는 시스템.
(부기 10)
부기 9 기재의 시스템에 있어서,
상기 리프레시 요구 생성 회로는,
기준 리프레시 요구 신호를 주기적으로 생성하는 리프레시 생성 회로와,
상기 기준 리프레시 요구 신호의 주파수를, 상기 부분 설정 신호의 값에 따라서 분주하고, 분주한 신호를 상기 리프레시 요구 신호로서 출력하는 분주기를 포함하며,
상기 리프레시 어드레스 카운터는, 상기 리프레시 어드레스 신호 중 적어도 1 비트의 논리를 상기 부분 설정 신호에 따라서 고정하는 것을 특징으로 하는 시스템.
(부기 11)
부기 9 기재의 시스템에 있어서,
상기 리프레시 요구 생성 회로는,
기준 리프레시 요구를 주기적으로 생성하는 리프레시 생성 회로와,
상기 기준 리프레시 요구 신호의 일부 펄스를, 상기 부분 설정 신호 및 상기 리프레시 어드레스 신호에 따라서 마스크하고, 마스크하지 않는 나머지 펄스를 상기 리프레시 요구 신호로서 출력하는 리프레시 선택 회로를 포함하는 것을 특징으로 하는 시스템.
(부기 12)
부기 9 기재의 시스템에 있어서,
상기 반도체 메모리는, 상기 필터 회로로부터의 부분 설정 신호를, 상기 기준 리프레시 요구 신호에 동기시켜 상기 리프레시 요구 생성 회로에 출력하는 동기 회로를 포함하는 것을 특징으로 하는 시스템.
(부기 13)
부기 12 기재의 시스템에 있어서,
상기 동기 회로는 상기 부분 설정 신호를 상기 기준 리프레시 요구 신호에 동기하여 순차적으로 래치하기 위해 직렬로 접속된 한 쌍의 플립플롭을 포함하는 것을 특징으로 하는 시스템.
(부기 14)
부기 12 기재의 시스템에 있어서,
상기 동기 회로는, 상기 리프레시 어드레스 카운터가 상기 리프레시 요구 신호에 응답하여 리프레시 어드레스 신호를 전환하기 전에, 상기 부분 설정 신호를 출력하는 것을 특징으로 하는 시스템.
(부기 15)
부기 9 기재의 시스템에 있어서,
상기 반도체 메모리는, 동작 사양이 외부 입력에 따라서 설정되는 모드 레지스터를 포함하고,
상기 리프레시 설정 회로는 상기 모드 레지스터 내에 형성되는 것을 특징으로 하는 시스템.
(부기 16)
부기 9 기재의 시스템에 있어서,
상기 반도체 메모리는 상기 부분 리프레시 정보를 상기 외부 입력으로서 수신하는 전용 단자를 포함하는 것을 특징으로 하는 시스템.
(부기 17)
동적 메모리 셀을 포함하는 복수의 메모리 블록으로 구성되고, 외부로부터의 액세스 요구 신호 및 내부에서 생성되는 리프레시 요구 신호에 응답하여 동작하는 반도체 메모리의 동작 방법에 있어서,
상기 각 메모리 블록에 대한 리프레시 동작의 허가/금지를 표시하는 부분 리프레시 정보를 외부 입력에 따라서 설정하고, 설정한 부분 리프레시 정보를 부분 설정 신호로서 출력하며,
상기 부분 설정 신호에 의해 허가가 표시되어 있는 메모리 블록에 대응하는 리프레시 요구 신호를 주기적으로 출력하고,
리프레시 동작이 실행되는 메모리 셀을 표시하는 리프레시 어드레스 신호를 상기 리프레시 요구 신호에 응답하여 생성하며,
상기 리프레시 요구 신호에 응답하여 상기 메모리 블록 중에서 어느 하나의 리프레시 동작을 실행하고,
상기 부분 리프레시 정보가 상기 외부 입력에 의해 변경되고 있는 동안에, 모든 메모리 블록의 리프레시 동작을 허가하기 위해, 상기 부분 설정 신호를 마스크하는 것을 특징으로 하는 반도체 메모리의 동작 방법.
(부기 18)
부기 17 기재의 반도체 메모리의 동작 방법에 있어서,
기준 리프레시 요구 신호를 주기적으로 생성하고,
상기 기준 리프레시 요구 신호의 주파수를, 상기 부분 설정 신호의 값에 따라서 분주하며, 분주한 신호를 상기 리프레시 요구 신호로서 출력하고,
상기 리프레시 어드레스 신호 중 적어도 1 비트의 논리를 상기 부분 설정 신호에 따라서 고정하는 것을 특징으로 하는 반도체 메모리의 동작 방법.
(부기 19)
부기 17 기재의 반도체 메모리의 동작 방법에 있어서,
기준 리프레시 요구를 주기적으로 생성하고,
상기 기준 리프레시 요구 신호의 일부 펄스를, 상기 부분 설정 신호 및 상기 리프레시 어드레스 신호에 따라서 마스크하며,
마스크하지 않는 나머지 펄스를 상기 리프레시 요구 신호로서 출력하는 것을 특징으로 하는 반도체 메모리의 동작 방법.
(부기 20)
부기 17 기재의 반도체 메모리의 동작 방법에 있어서,
상기 부분 설정 신호를 상기 기준 리프레시 요구 신호에 동기시키는 것을 특징으로 하는 반도체 메모리의 동작 방법.
(부기 21)
부기 20 기재의 반도체 메모리의 동작 방법에 있어서,
상기 부분 설정 신호를 상기 기준 리프레시 요구 신호에 동기하여 순차적으로 래치하는 것을 특징으로 하는 반도체 메모리의 동작 방법.
(부기 22)
부기 20 기재의 반도체 메모리의 동작 방법에 있어서,
상기 리프레시 요구 신호에 응답하여 리프레시 어드레스 신호를 전환하기 전에, 상기 부분 설정 신호를 출력하는 것을 특징으로 하는 반도체 메모리의 동작 방법.
(부기 23)
부기 17 기재의 반도체 메모리의 동작 방법에 있어서,
상기 부분 리프레시 정보를, 반도체 메모리의 동작 사양이 설정되는 모드 레지스터에 설정하는 것을 특징으로 하는 반도체 메모리의 동작 방법.
(부기 24)
부기 17 기재의 반도체 메모리의 동작 방법에 있어서,
상기 부분 리프레시 정보를 상기 외부 입력으로서 전용 단자에서 수신하는 것을 특징으로 하는 반도체 메모리의 동작 방법.
이상, 본 발명에 대해서 상세히 설명하였지만, 상기한 실시형태 및 그 변형 예는 발명의 일례에 지나지 않고, 본 발명은 이에 한정되는 것이 아니다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.
본 발명은 동적 메모리 셀을 갖는 반도체 메모리 및 시스템에 적용 가능하다.
도 1은 제1 실시형태의 반도체 메모리를 도시하는 블록도.
도 2는 제1 실시형태의 시스템을 도시하는 블록도.
도 3은 도 1에 도시한 모드 레지스터 및 필터 회로의 상세를 도시하는 회로도.
도 4는 제1 실시형태의 부분 리프레시 영역을 도시하는 설명도.
도 5는 도 3에 도시한 모드 레지스터 및 필터 회로의 동작을 나타내는 타이밍도.
도 6은 제1 실시형태의 메모리의 동작을 나타내는 타이밍도.
도 7은 제2 실시형태의 반도체 메모리를 도시하는 블록도.
도 8은 도 7에 도시한 리프레시 선택 회로의 상세를 도시하는 회로도.
도 9는 제2 실시형태의 메모리의 동작을 나타내는 타이밍도.
도 10은 제3 실시형태의 반도체 메모리를 도시하는 블록도.
도 11은 도 10에 도시한 모드 레지스터, 필터 회로 및 동기 회로의 상세를 도시하는 회로도.
도 12는 도 11에 도시한 모드 레지스터, 필터 회로 및 동기 회로의 동작을 나타내는 타이밍도.
도 13은 제4 실시형태의 반도체 메모리를 도시하는 블록도.
도 14는 제5 실시형태의 반도체 메모리를 도시하는 블록도.
도 15는 도 14에 도시한 리프레시 선택 회로의 상세를 도시하는 회로도.
도 16은 제4 실시형태의 부분 리프레시 영역을 도시하는 설명도.
도 17은 제6 실시형태의 반도체 메모리를 도시하는 블록도.
도 18은 모드 레지스터의 다른 예를 도시하는 회로도.
도 19는 도 18에 도시한 모드 레지스터, 필터 회로 및 동기 회로의 동작을 나타내는 타이밍도.
[부호의 설명 ]
10: 커맨드 디코더 12, 12D: 모드 레지스터 14: 발진기 16, 18: 분주기 20: 퓨즈 회로 22: 테스트 회로 24: 셀렉터 26: 동작 제어 회로 28: 리프레시 어드레스 카운터 30: 어드레스 버퍼/래치 32: 어드레스 셀렉터 34: 데이터 입출력 버퍼 36: 데이터 제어 회로 38: 메모리 코어 40A, 40D: 리프레시 선택 회로 ARB: 아비터 BLK0-3: 메모리 블록 FLT: 필터 회로 MEM: 메모리 SYNC: 동기 회로 SYS: 시스템
Claims (10)
- 동적 메모리 셀을 포함하는 복수의 메모리 블록과,상기 각 메모리 블록에 대한 리프레시 동작의 허가/금지를 표시하는 부분 리프레시 정보가 외부 입력에 따라서 설정되고, 설정된 부분 리프레시 정보를 부분 설정 신호로서 출력하는 리프레시 설정 회로와,상기 부분 설정 신호에 의해 허가가 표시되어 있는 메모리 블록에 대응하는 리프레시 요구 신호를 주기적으로 출력하는 리프레시 요구 생성 회로와,리프레시 동작이 실행되는 메모리 셀을 표시하는 리프레시 어드레스 신호를 상기 리프레시 요구 신호에 응답하여 생성하는 리프레시 어드레스 카운터와,상기 리프레시 요구 신호에 응답하여 상기 메모리 블록 중에서 어느 하나의 리프레시 동작을 실행하는 동작 제어 회로와,상기 부분 리프레시 정보가 상기 외부 입력에 의해 변경되고 있는 동안에, 상기 리프레시 설정 회로로부터의 상기 부분 설정 신호를 마스크하고, 모든 메모리 블록의 리프레시 동작을 허가하는 것을 표시하는 부분 설정 신호를 상기 리프레시 요구 생성 회로에 출력하는 필터 회로를 포함하는 것을 특징으로 하는 반도체 메모리.
- 제1항에 있어서, 상기 리프레시 요구 생성 회로는,기준 리프레시 요구 신호를 주기적으로 생성하는 리프레시 생성 회로와,상기 부분 설정 신호의 값에 따라서 상기 기준 리프레시 요구 신호의 주파수를 분주하고, 분주한 신호를 상기 리프레시 요구 신호로서 출력하는 분주기를 포함하며,상기 리프레시 어드레스 카운터는 상기 부분 설정 신호에 따라서 상기 리프레시 어드레스 신호 중 적어도 1 비트의 논리를 고정하는 것을 특징으로 하는 반도체 메모리.
- 제1항에 있어서, 상기 리프레시 요구 생성 회로는,기준 리프레시 요구를 주기적으로 생성하는 리프레시 생성 회로와,상기 부분 설정 신호 및 상기 리프레시 어드레스 신호에 따라서 상기 기준 리프레시 요구 신호의 일부 펄스를 마스크하고, 마스크하지 않는 나머지 펄스를 상기 리프레시 요구 신호로서 출력하는 리프레시 선택 회로를 포함하는 것을 특징으로 하는 반도체 메모리.
- 제1항에 있어서,상기 필터 회로로부터의 부분 설정 신호를 상기 기준 리프레시 요구 신호에 동기시켜 상기 리프레시 요구 생성 회로에 출력하는 동기 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리.
- 제4항에 있어서, 상기 동기 회로는, 상기 기준 리프레시 요구 신호에 동기하 여 상기 부분 설정 신호를 순차적으로 래치하기 위해 직렬로 접속된 한 쌍의 플립플롭을 포함하는 것을 특징으로 하는 반도체 메모리.
- 제4항에 있어서,상기 동기 회로는, 상기 리프레시 어드레스 카운터가 상기 리프레시 요구 신호에 응답하여 리프레시 어드레스 신호를 전환하기 전에, 상기 부분 설정 신호를 출력하는 것을 특징으로 하는 반도체 메모리.
- 제1항에 있어서,반도체 메모리의 동작 사양이 외부 입력에 따라서 설정되는 모드 레지스터를 더 포함하고,상기 리프레시 설정 회로는 상기 모드 레지스터 내에 형성되는 것을 특징으로 하는 반도체 메모리.
- 제1항에 있어서,상기 부분 리프레시 정보를 상기 외부 입력으로서 수신하는 전용 단자를 더 포함하는 것을 특징으로 하는 반도체 메모리.
- 반도체 메모리와, 반도체 메모리에의 액세스 요구를 출력하는 컨트롤러를 포함한 시스템에 있어서,상기 반도체 메모리는,동적 메모리 셀을 포함하는 복수의 메모리 블록과,상기 각 메모리 블록에 대한 리프레시 동작의 허가/금지를 표시하는 부분 리프레시 정보가 외부 입력에 따라서 설정되고, 설정된 부분 리프레시 정보를 부분 설정 신호로서 출력하는 리프레시 설정 회로와,상기 부분 설정 신호에 의해 허가가 표시되어 있는 메모리 블록에 대응하는 리프레시 요구 신호를 주기적으로 출력하는 리프레시 요구 생성 회로와,리프레시 동작이 실행되는 메모리 셀을 표시하는 리프레시 어드레스 신호를 상기 리프레시 요구 신호에 응답하여 생성하는 리프레시 어드레스 카운터와,상기 리프레시 요구 신호에 응답하여 상기 메모리 블록 중에서 어느 하나의 리프레시 동작을 실행하는 동작 제어 회로와,상기 부분 리프레시 정보가 상기 외부 입력에 의해 변경되고 있는 동안에, 상기 리프레시 설정 회로로부터의 상기 부분 설정 신호를 마스크하며, 모든 메모리 블록의 리프레시 동작을 허가하는 것을 표시하는 부분 설정 신호를 상기 리프레시 요구 생성 회로에 출력하는 필터 회로포함하고,상기 컨트롤러는 상기 반도체 메모리에 부분 리프레시 정보를 설정하는 것을 특징으로 하는 시스템.
- 동적 메모리 셀을 포함하는 복수의 메모리 블록으로 구성되고, 외부로부터의 액세스 요구 신호 및 내부에서 생성되는 리프레시 요구 신호에 응답하여 동작하는 반도체 메모리의 동작 방법에 있어서,상기 각 메모리 블록에 대한 리프레시 동작의 허가/금지를 표시하는 부분 리프레시 정보를 외부 입력에 따라서 설정하여, 설정한 부분 리프레시 정보를 부분 설정 신호로서 출력하는 단계와,상기 부분 설정 신호에 의해 허가가 표시되어 있는 메모리 블록에 대응하는 리프레시 요구 신호를 주기적으로 출력하는 단계와,리프레시 동작이 실행되는 메모리 셀을 표시하는 리프레시 어드레스 신호를 상기 리프레시 요구 신호에 응답하여 생성하는 단계와,상기 리프레시 요구 신호에 응답하여 상기 메모리 블록 중에서 어느 하나의 리프레시 동작을 실행하는 단계와,상기 부분 리프레시 정보가 상기 외부 입력에 의해 변경되고 있는 동안에, 모든 메모리 블록의 리프레시 동작을 허가하기 위해, 상기 부분 설정 신호를 마스크하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 동작 방법.
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