CN109564765B - 用于在自刷新状态下操作的设备及方法 - Google Patents

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Abstract

本发明包含用于由存储器装置在自刷新状态下执行操作的设备及方法。实例包含存储器单元阵列及耦合到所述存储器单元阵列的控制器。所述控制器经配置以引导当所述阵列处于自刷新状态时对存储在所述阵列中的数据执行计算操作。

Description

用于在自刷新状态下操作的设备及方法
技术领域
本发明大体上涉及半导体存储器及方法，且更特定来说，涉及用于由存储器装置在自刷新状态下执行操作的设备及方法。
背景技术
存储器装置通常提供为各种计算系统中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器可能需要电力来维持其数据(例如，主机数据、错误数据等)，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及晶闸管随机存取存储器(TRAM)等。非易失性存储器可通过在未被供电时保留所存储数据来提供持久数据，且可包含NAND快闪存储器、反或(NOR快闪存储器及电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)及磁阻式随机存取存储器(MRAM)，例如自旋力矩转移随机存取存储器(STT RAM)等。
计算系统通常包含数个处理资源(例如，一或多个处理器)，所述处理资源可检索及执行指令且将所执行指令的结果存储到合适位置。处理器可包括例如可用来通过对数据(例如，一或多个操作数)执行操作来执行指令的数个功能单元，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及组合逻辑块。如本文中所使用，操作可为例如布尔运算(例如AND、OR、NOT、NAND、NOR及XOR)及/或其它操作(例如，反相、移位、算术、统计以及许多其它可能操作)。例如，功能单元电路可用来经由数个操作对操作数执行算术运算，例如加法、减法、乘法及除法。
在将指令提供到功能单元电路以供执行时可涉及到计算系统中的数个组件。例如，可由处理资源(例如控制器及/或主机处理器)执行指令。数据(例如，将对其执行指令的操作数)可存储在功能单元电路可存取的存储器阵列中。在功能单元电路开始对数据执行指令之前，可从存储器阵列检索指令及/或数据且对指令及/或数据进行定序及/或缓冲。此外，由于可通过功能单元电路在一或多个时钟循环中执行不同类型的操作，所以还可对指令及/或数据的中间结果进行定序及/或缓冲。在一或多个时钟循环中完成操作的序列可称为操作循环。完成操作循环所消耗的时间就计算设备及/或系统的处理及计算性能及功耗而言构成成本。
在许多情况下，处理资源(例如，处理器及相关联功能单元电路)可在存储器阵列外部，且经由处理资源与存储器阵列之间的总线存取数据以执行指令集。可在存储器内处理装置中改进处理性能，其中处理器可在存储器内部及靠近存储器(例如，直接与存储器阵列在同一芯片上)实施。存储器内处理装置可通过减少及消除外部通信来节省时间且还可节省电力。
附图说明
图1A是根据本发明的数个实施例的呈包含存储器装置的计算系统的形式的设备的框图。
图1B是根据本发明的数个实施例的存储器装置的库区段的框图。
图1C是根据本发明的数个实施例的存储器装置的库的框图。
图1D是根据本发明的数个实施例的呈包含存储器装置的计算系统的形式的设备的另一框图。
图1E是根据本发明的数个实施例的控制器的更详细框图。
图2是根据本发明的数个实施例的模式寄存器的框图。
图3是根据本发明的数个实施例的用于存储器装置的库的模式寄存器中的一组模式指令的框图。
图4是说明根据本发明的数个实施例的到存储器装置的感测电路的示意图。
图5是说明根据本发明的数个实施例的到存储器装置的感测电路的另一示意图。
图6是说明根据本发明的数个实施例的由感测电路实施的可选逻辑运算结果的逻辑表。
图7说明根据本发明的数个实施例的与使用感测电路执行逻辑运算相比，与由存储器装置在自刷新状态下执行刷新操作相关联的时序图。
具体实施方式
本发明包含用于由存储器装置在自刷新状态下执行操作的设备及方法。实例包含存储器单元阵列及耦合到存储器单元阵列的控制器。控制器经配置以当存储器单元阵列处于自刷新状态时引导对存储在所述阵列中的数据执行计算操作，例如读取、写入、复制及/或擦除操作。
在本发明的下文详细描述中，参考形成本发明的部分且其中通过说明展示可如何实践本发明的一或多个实施例的附图。足够详细地描述这些实施例以使所属领域的一般技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可在不背离本发明的范围的情况下作出过程、电气及结构变化。
如本文中所使用，特定地关于附图中的参考数字的指定符(例如“X”、“Y”、“N”、“M”)指示可包含如此指定的数个特定特征。还应理解，本文中所使用的术语仅出于描述特定实施例的目的，且并非旨在是限制性的。如本文中所使用，单数形式“一”、“一个”及“所述”可包含单数对象及复数指示对象两者，除非上下文另有明确规定。另外，“数个”、“至少一个”及“一或多个”(例如，数个存储器阵列)可指一或多个存储器阵列，而“多个”旨在指一个以上此类事物。此外，贯穿本申请案，在许可意义(即，有可能、能够)下而非在强制性意义(即，必须)下使用术语“可”及“可能”。术语“包含”及其衍生词意指“包含但不限于”。视上下文而定，术语“耦合(coupled及coupling)”意指直接地或间接地物理连接或用于存取及移动(传输)命令及/或数据。视上下文而定，术语“数据”及“数据值”在本文中可互换使用且可具有相同含义。
本文中的图遵循编号惯例，其中第一个数字或前几个数字对应于图号且剩余数字识别图中的元件或组件。可通过使用类似数字来识别不同图之间的类似元件或组件。例如，150可指图1A中的元件“50”，且类似元件在图4中可指450。将明白，可添加、交换及/或消除本文中的各种实施例中所展示的元件以便提供本发明的数个额外实施例。另外，图中所提供的元件的比例及/或相对尺度旨在说明本发明的某些实施例且不应在限制意义下进行解释。
图1A是根据本发明的数个实施例的呈包含存储器装置120的计算系统100的形式的设备的框图。如本文中所使用，存储器装置120、控制器140、计数寄存器136、模式寄存器138、存储器阵列130、感测电路150、逻辑电路170及/或高速缓冲存储器171也可单独被视为“设备”。
系统100包含耦合(例如，连接)到存储器装置120的主机110，存储器装置120包含存储器阵列130。主机110可为主机系统，例如个人膝上型计算机、台式计算机、数码相机、智能电话或存储卡读卡器以及各种其它类型的主机。主机110可包含系统主板及/或底板，且可包含数个处理资源(例如，一或多个处理器、微处理器等)。结合图1D描述主机110与存储器装置120交互的一个实例的更详细图。
系统100可包含单独集成电路，或主机110及存储器装置120两者可在同一集成电路上。系统100可为例如服务器系统及/或高性能计算(HPC)系统及/或其部分。尽管图1中所展示的实例说明具有冯·诺依曼架构的系统，但是本发明的实施例可在可不包含通常与冯·诺依曼架构相关联的一或多个组件(例如，CPU、ALU等)的非冯·诺依曼架构中实施。
为清楚起见，已简化系统100以集中于与本发明特别相关的特征。例如，存储器阵列130可为DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪存储器阵列及/或NOR快闪存储器阵列。阵列130可包括布置成由存取线(其在本文中可称为字线及/或选择线)耦合的行及由感测线(其在本文中可称为数据线及/或数字线)耦合的列的存储器单元。尽管图1A中展示单个阵列130，但是实施例不限于此。例如，存储器装置120可包含数个阵列130(例如，DRAM单元、NAND快闪存储器单元的数个库等)。另外，尽管未展示，但是多个存储器装置120可经由多个相应存储器通道耦合到主机110。
存储器装置120包含用来锁存在总线156上通过I/O电路144提供的地址信号的地址电路142。总线156可用作数据总线(例如，I/O总线)及地址总线；然而，实施例不限于此。状态及/或异常信息可通过接口(例如，如141处所展示且结合图1D所描述)从存储器装置120上的控制器140提供到主机110，在一些实施例中所述接口可包含输出(例如，带外)总线157。地址信号可通过地址电路142接收且由行解码器146及列解码器152解码以存取存储器阵列130。可通过使用感测电路150感测数据线上的电压及/或电流变化而从存储器阵列130读取数据。感测电路150可读取且锁存来自存储器阵列130的一页(例如，行)数据。I/O电路144可用于通过数据总线156与主机110进行双向数据通信。写入电路148可用来将数据写入到存储器阵列130。
存储器刷新涉及例如使用如结合图1A及本文中别处所描述的感测电路150从计算机存储器的区域周期性地读取信息(例如，数据)且不作修改地将所述数据重写到同一区域以达到保存数据的目的。存储器刷新是在半导体存储器装置(例如DRAM存储器装置)的操作期间使用的后台数据维护过程。例如，在DRAM存储器中，每一数据位可存储为作为存储器单元的部分的电容器上的电荷的存在或缺失。随着时间推移，存储器单元的电容器中的电荷可能减少(例如，泄漏)，因此在不刷新的情况下，所存储数据最终将丢失。为了克服这种情况，存储器单元外部的电路(例如，感测电路)可周期性地读取存储在每一单元中的数据且重写数据，从而将电容器上的电荷恢复为约为其原始电平。每一存储器刷新循环刷新存储器单元的后续区域(例如，存储器单元子阵列中的存储器单元行)，因此在连续循环中刷新所有存储器单元。
当刷新循环发生时，正被刷新的存储器形式上不可用于计算操作。然而，在由主机例如经由中央处理单元(CPU)命令的计算操作期间，这个“开销”时间可能不足以显著地减慢计算操作。例如，存储器芯片(例如，存储器装置或阵列)的0.4％以下的时间可能被刷新循环占用。例如，在DRAM存储器阵列中，每一存储器装置中的存储器单元可划分成可并行刷新从而节省更多时间的库，例如如121-1、…、121-7处所展示且结合图1D所描述。
刷新电路可包含刷新计数器，例如，136处所展示且结合图1A及本文中别处所描述的计数寄存器。本文中所描述的计数寄存器控制当未从主机110接收刷新信号时(例如，在自刷新状态下执行计算操作期间)对存储在存储器单元中的数据执行存储器刷新循环的频率。如本文中所描述，数个计数寄存器(例如，如图1A中的136-1及136-2处所展示)可耦合到控制器140及/或存储器单元阵列130。计数寄存器可包含：要刷新行的地址，其施加到芯片的行地址线；及定时器，其使计数器递增以在刷新循环速度(例如，每行4个时钟循环或30纳秒(ns))下前进通过所述行。例如，双倍数据速率(DDR)SDRAM存储器装置可具有64毫秒(ms)的刷新循环时间及4,096个行，从而产生15.6微秒(μs)的刷新循环间隔。在一些实施例中，15.6μs刷新循环间隔可为在自刷新状态下针对存储在存储器单元中的数据的存储器刷新循环的默认频率，例如默认模式。
如本文中所描述，例如从如138-1处所展示且结合图1A及本文中别处所描述的模式寄存器选择不同模式可实现通过例如经由微码指令改变图1A中的136-1及/或136-2处所展示的计数寄存器的设置来调整默认频率。模式寄存器可经配置以从主机110接收指示(例如微码指令)以从多个模式进行选择以在存储器单元阵列处于自刷新状态时对存储在存储器单元中的数据执行计算操作及/或逻辑运算。所述指示可致使例如在存储在模式寄存器中的微码指令中设置位，以实现使用选定模式执行计算操作及/或逻辑运算。模式寄存器可经配置以接收指示以在存储器单元阵列处于自刷新状态之前(例如，当主机110与控制器140之间可能不存在交互时)从多个模式进行选择，如本文中进一步描述。
为了实现在存储器单元阵列处于自刷新状态时对存储在所述阵列中的数据更快地执行计算操作，可选择调制自刷新模式以致使默认频率从15.6μs缩短到例如7.8μs。计算操作的执行可对应于由感测电路150(例如，结合图4及本文中别处所描述的感测电路的感测放大器406)读取来自存储器装置中的行的数据的时间点。在自刷新状态下，可在刷新循环间隔的频率下从每一行读取数据，所述频率在默认自刷新模式中可为15.6μs。
逻辑运算旨在意指使用一位向量处理执行的存储器内处理(PIM)操作，如本文中进一步描述。可利用包含感测放大器及计算组件(如431处所展示且结合图4所描述)的感测电路150执行此一位向量处理，其中计算组件实现对数据执行逻辑运算。逻辑运算的实例可包含但不限于布尔逻辑运算AND、OR、XOR等。
计数寄存器136-1或所述计数寄存器的部分可与(例如，如140处所展示且结合图1A及本文中别处所描述)的控制器的电路相关联(例如，耦合到所述控制器的电路)。替代地或另外，计数寄存器136-2或所述计数寄存器的部分可与连接(例如，耦合)到存储器阵列(例如，如130处所展示且结合图1A及本文中别处所描述)的感测电路150及/或逻辑170相关联。
在由主机110命令的计算操作期间，可在主机110与存储器装置120及/或存储器装置120的控制器140之间传输信号。在一些情况下，与主机110相关联的微处理器可在存储器阵列130中的存储器单元与主机110正在交互(例如，在存储器单元与主机110之间传输其它信号)时控制存储器单元的刷新，其中定时器触发周期性中断以运行执行刷新的子例程。然而，允许微处理器在不执行涉及主机110与存储器装置120之间的数据及/或命令的输入及/或输出(I/O)的操作时进入例如节能“休眠模式”可能会使刷新过程停止且导致丢失存储器中的数据。
因此，如本文中所描述，存储器装置120可具有相关联于(例如，耦合到)控制器140的计数寄存器136-1及/或相关联于(例如，耦合到)存储器阵列120本身的计数寄存器136-2。当存储器装置120处于自刷新状态时，这些内部计数寄存器可用来生成刷新循环。存储器装置120的存储器单元的自刷新状态可对应于主机110的休眠模式。例如，计数寄存器136可包含芯片上振荡器，所述芯片上振荡器在内部生成刷新循环使得对应外部计数器(例如，与主机微处理器相关联的定时器)可断开，例如关机。
主机(例如，主机的CPU)的此休眠模式可为计算系统的低功率状态(例如，模式)，其中相关联存储器装置(例如，DDR SDRAM存储器装置等)进入自刷新状态。如本文中所描述，这个低功率状态可用来通过例如处于自刷新状态的存储器装置来执行操作。控制器140可经配置以引导例如经由计数寄存器136在对应于对存储在存储器单元中的数据执行存储器刷新循环的频率的速率下执行本文中所描述的计算操作及/或逻辑运算。可在由耦合到存储器单元阵列130的感测电路150对数据执行自刷新操作期间使用所述感测电路对数据执行计算操作及/或逻辑运算。
在各种实施例中，可在存储器装置处于自刷新状态的同时执行如本文中所描述的计算操作及/或逻辑运算，即使计算操作及/或逻辑运算的时钟速率可降低例如1000倍(例如)从约15ns降低到约15μs。执行此类操作的这个降低速率可为可接受的，因为在自刷新状态期间操作的功能性可为可在高延时(如本文中进一步描述)下操作及/或不涉及主机110与存储器装置120之间的数据及/或命令的I/O的功能性。
本文中所描述的计数寄存器136及/或模式寄存器138可包含例如独立于其它阵列控制寄存器(例如到DRAM阵列的DDR寄存器)及/或除其它阵列控制寄存器(例如到DRAM阵列的DDR寄存器)之外的一或多个单独寄存器。例如，计数寄存器136及/或模式寄存器138可耦合到存储器装置120到主机110的接口(例如，图1D中的141)。也可使用计数寄存器136及/或模式寄存器138来控制存储器装置120的阵列130(例如，DRAM阵列)及/或控制器140的操作。因而，计数寄存器136及/或模式寄存器138可耦合到I/O电路144及/或控制器140。在各种实施例中，计数寄存器136及/或模式寄存器138可为存储器映射I/O寄存器。存储器映射I/O寄存器可映射到存储器中存储微码指令的多个位置。因此，存储器映射I/O寄存器可经配置以基于微码指令中的所存储位控制在自刷新状态下的存储器中(例如，存储器的各种库中)执行的计算操作。在一些实施例中，计数寄存器136及/或模式寄存器138可包含静态随机存取存储器(SRAM)单元块。计数寄存器136及/或模式寄存器138可耦合到DDR寄存器以进一步控制DRAM阵列的操作。实施例不限于本文中所给出的实例。
控制器140可解码通过地址及控制(A/C)总线154从主机110提供的信号。根据各种实施例，控制器140可为对32及/或64位长度指令操作的精简指令集计算机(RISC)类型控制器。这些信号可包含用来控制对存储器阵列130执行的操作(包含数据读取、数据写入及数据擦除操作)的芯片启用信号、读取启用信号、写入启用信号及地址锁存信号以及其它信号。在各种实施例中，控制器140负责执行来自主机110的指令。控制器140可包含呈可执行微码指令的形式的固件及/或呈专用集成电路(ASIC)及晶体管电路的形式的硬件。如本文中所描述，耦合到主机110以将信号发送到控制器140及/或从控制器140接收信号的A/C总线154及输出总线157连同用于通过数据总线156与主机110进行双向数据通信的I/O电路144在自刷新状态下执行计算操作及/或逻辑运算期间可为空闲的。
在各种实施例中，控制器140负责执行来自主机110的指令及对阵列130的存取进行定序以及其它功能。例如，执行来自主机110的指令可包含例如通过使用对应于计数寄存器136、模式寄存器138、感测电路150及/或逻辑170的处理资源执行微码指令来执行操作，如本文中进一步描述。控制器140可包含状态机，例如呈ASIC、定序器及/或某种其它类型的控制电路的形式的固件及/或硬件。在各种实施例中，控制器140可控制在阵列130中移位数据，例如向右或向左。
在图1A中所展示的实例中，控制器140包含高速缓冲存储器171，高速缓冲存储器171可存储(例如，至少暂时)例如与控制器140及/或主机110相关联的处理资源可执行以执行计算操作的微码指令，如本文中所描述。在图1A中所展示的实例中，控制器140可包含计数寄存器136-1及/或与计数寄存器136-1相关联。除包含用于在自刷新状态下控制刷新操作及/或计算操作的时序的定时器(例如，时钟及/或振荡器)之外，计数寄存器136-1还可包含对存储在存储器阵列130中的数据的引用。计数寄存器136-1中的引用可为对存储器装置120执行的计算操作中的操作数。计数寄存器136-1中的引用可在执行计算操作的同时更新使得可存取存储在存储器阵列130中的数据。结合图1E描述控制器140的一个实例的更详细图。
如下文进一步描述，在数个实施例中，感测电路150可包括数个感测放大器及数个计算组件(其可用作累加器)，且可用来执行各种计算操作，例如以对与互补感测线相关联的数据执行逻辑运算。在数个实施例中，对应于计算组件的存储位置(例如，锁存器)可用作移位寄存器的级。例如，可将时钟信号施加到计算组件以将数据从一个计算组件移位到相邻计算组件。
在数个实施例中，感测电路150可用来使用存储在阵列130中的数据作为输入来执行逻辑运算且在不经由感测线地址存取传送数据的情况下(例如，在不触发列解码信号的情况下)将逻辑运算的结果存储回阵列130。因而，可使用感测电路150且在感测电路150内执行各种计算功能，而非由(或结合)所述感测电路外的处理资源(例如，由与主机110相关联的处理器及/或位于装置120上(例如，位于控制器140上或别处)的其它处理电路，例如ALU电路)执行。
在各种先前方法中，例如，与操作数相关联的数据将经由感测电路从存储器读取且经由I/O线(例如，经由本地I/O线及/或全局I/O线)提供到外部ALU电路。外部ALU电路可包含数个寄存器且将使用操作数执行计算功能，且结果将经由I/O线传送回到阵列。相比之下，在本发明的数个实施例中，感测电路150可经配置以对存储在存储器阵列130中的数据执行逻辑运算，且在不启用耦合到感测电路150的I/O线(例如，本地I/O线)的情况下将结果存储回到存储器阵列130。额外逻辑电路170可耦合到感测电路150且可用来存储(例如，高速缓存及/或缓冲)本文中所描述的操作的结果。
感测电路150可与阵列的存储器单元有节距地形成。在一些情况下，(若干)处理资源(例如，计算引擎)的电路可能不符合与存储器阵列相关联的节距规则。例如，存储器阵列的存储器单元可具有4F2或6F2单元大小，其中“F”是对应于单元的特征大小。因而，与先前PIM系统的ALU电路相关联的装置(例如，逻辑门)可能不能与存储器单元有节距地形成，这可能例如影响芯片大小及/或存储器密度。本发明的数个实施例可包含控制电路及/或感测电路，例如包含如本文中所描述那样与阵列的存储器单元有节距地形成且经配置以例如能够与存储器单元有节距地执行计算功能(例如，存储器及/或PIM操作)的感测放大器及/或计算组件。在一些实施例中，感测电路能够执行数据感测及计算功能，及存储器单元阵列本地的数据的至少暂时性存储(例如，高速缓冲存储)。
具有PIM功能的装置操作可使用基于位向量的操作。如本文中所使用，术语“位向量”旨在意指存储在存储器单元阵列行及/或感测电路中的位向量存储器装置(例如，PIM装置)上的数个位。因此，如本文中所使用，“位向量操作”旨在意指对位向量执行的操作，所述位向量是例如由PIM装置使用的虚拟地址空间及/或物理地址空间的部分。在一些实施例中，位向量可为位向量存储器装置上的物理上连续数目个位，其物理上连续存储在行及/或感测电路中使得对作为虚拟地址空间及/或物理地址空间的连续部分的位向量执行位向量操作。例如，PIM装置中的虚拟地址空间行可具有例如对应于呈DRAM配置的16K个互补存储器单元对的16K个位的位长度。如本文中所描述，用于此16K位行的感测电路150可包含对应16K个处理元件，例如，如本文中所描述那样与可选地耦合到16位行中的对应存储器单元有节距地形成的感测线的计算组件。PIM装置中的计算组件可操作为由感测电路150感测(例如，由与计算组件431配对的感测放大器406感测及/或存储在与计算组件431配对的感测放大器406中)的存储器单元行的位向量的单个位的一位向量处理元件，如结合图4及本文中别处进一步描述。
因而，在数个实施例中，无需阵列130及感测电路150外部的电路来执行计算功能，因为感测电路150可在不使用外部处理资源的情况下执行适当存储器操作及/或逻辑运算以便执行此类计算功能。因此，感测电路150可用来至少在一定程度上补充及/或替换此外部处理资源(或至少此外部处理资源的带宽消耗)。
然而，在数个实施例中，感测电路150可用来执行除由外部处理资源(例如，主机110)执行的操作之外的操作，例如执行指令。例如，主机110及/或感测电路150可限于仅执行某些逻辑运算及/或一定数目的逻辑运算。
启用I/O线可包含启用(例如，接通)具有耦合到解码信号(例如，列解码信号)的栅极及耦合到I/O线的源极/漏极的晶体管。然而，实施例不限于在不启用阵列的列解码线的情况下使用感测电路(例如，150)执行操作。无论本地I/O线是否结合经由感测电路150执行操作来使用，都可启用(若干)本地I/O线以便将结果传送到合适位置(例如到外部寄存器)而非返回到阵列130。
图1B是根据本发明的数个实施例的存储器装置120的库区段123的框图。例如，库区段123可表示存储器装置的库的数个库区段的实例区段，例如未展示的库区段0、库区段1、…、库区段M。如图1B中所展示，库区段123可包含水平地展示为X的多个存储器列122，例如实例DRAM库及库区段中的16,384个列。另外，库区段123可划分成通过经配置以耦合到数据路径(例如，如图1C中的144处所展示)的放大区分离的子阵列0、子阵列1、…、子阵列N-1(分别在125-0、125-1、…、125-N-1处所展示)，例如128个子阵列。因而，子阵列125-0、125-1、…、125-N-1可各自具有分别对应于感测组件条带0、感测组件条带1、…及感测组件条带N-1的放大区(被展示为124-0、124-1、…、124-N-1)。
每一列122经配置以耦合到感测电路150，如结合图1A及本文中别处所描述。因而，子阵列中的每一列可个别地耦合到归属于那个子阵列的感测组件条带的感测放大器及/或计算组件。例如，如图1B中所展示，库区段123可包含感测组件条带0、感测组件条带1、…、感测组件条带N-1，每一感测组件条带具有带有感测放大器及/或计算组件的感测电路150。在各种实施例中，感测放大器及/或计算组件可用作可耦合到子阵列125-0、125-1、…、125-N-1中的每一列122的寄存器、高速缓冲存储器及数据缓冲区。耦合到存储器阵列130的感测电路150内的计算组件(如图1A中所展示)可补充与控制器140相关联的高速缓冲存储器171。
子阵列125-0、125-1、…、125-N-1中的每一者可包含垂直地展示为Y的多个行119，例如每一子阵列可在实例DRAM库中包含512个行。实例实施例不限于本文中所描述的列及行的实例水平及垂直定向或其实例数目。
如图1B中所展示，库区段123可与控制器140相关联(例如，耦合到控制器140)。在各种实例中，图1B中所展示的控制器140可表示由图1A中所展示的控制器140体现且包含在由图1A中所展示的控制器140中的功能的至少部分。控制器140可基于命令及数据引导(例如，控制)将控制信号输入到库区段，且将来自库区段的数据输出到例如主机110，连同控制库区段中的数据移动，如本文中所描述。库区段可包含到DRAM DQ的数据总线156，例如64位宽的数据总线，其可对应于结合图1A所描述的数据总线156。控制器140可包含或相关联于结合图1A所描述的计数寄存器136-1。在一些实施例中，例如，如136-2处所展示且结合图1A所描述的计数寄存器可例如通过耦合到数据总线156与库或库区段的存储器相关联或另外能够从主机110接收指令。
图1C是根据本发明的数个实施例的存储器装置的库121的框图。例如，库121可表示存储器装置的实例库，例如，如结合图1D中所展示及所描述的库0、1、…、7。如图1C中所展示，库121可包含耦合到控制器140的地址/控制(A/C)路径153，例如总线。同样，在各种实例中，图1C中所展示的控制器140可表示由图1A及1B中所展示的控制器140体现且包含在图1A及1B中所展示的控制器140中的功能的至少部分。
如图1C中所展示，库121可在特定库121中包含多个库区段，例如库区段123。如图1C中进一步展示，库区段123可细分成分别通过如图1B中所展示的感测组件条带124-0、124-1、…、124-N-1分离的多个子阵列，例如125-0、125-1、…、125-N-1处所展示的子阵列0、子阵列1、…、子阵列N-1。感测组件条带可包含如图1A中所展示且结合图4到5进一步描述的感测电路及逻辑电路150/170。
例如，库121可表示存储器装置120的实例库，例如图1D中所展示的多个库中的一者，例如库121-0、…、121-7。如图1C中所展示，库121可包含耦合到控制器140的额外地址及控制路径153。图1C中所展示的控制器140可例如包含结合图1A及1B中所展示的控制器140所描述的功能的至少部分。而且，如图1C中所展示，库121可包含耦合到指令(例如，微码指令)及读取路径中的多个控制/数据寄存器151的额外数据路径155。数据路径155可另外耦合到特定库121中的多个库区段，例如库区段123。
如图1C的实例实施例中所展示，库区段123可进一步细分成多个子阵列125-0、125-1、…、125-N-1且通过多个感测电路及逻辑150/170分离。在一个实例中，库区段123可划分成十六(16)个子阵列。然而，实施例不限于这个实例数目。结合图4到5进一步描述此感测电路150的实例实施例。
在一些实施例中，控制器140可经配置以经由写入路径149及/或具有控制及数据寄存器151的数据路径155将指令(基于命令的控制信号)及数据提供到存储器阵列130中的特定库121的多个位置且提供到感测组件条带124-0、124-1、…、124-N-1。例如，控制及数据寄存器151可提供要使用感测组件条带124-0、124-1、…、124-N-1中的感测电路150的感测放大器及计算组件执行的指令。图1C说明高速缓冲存储器171，高速缓冲存储器171与控制器140相关联且耦合到通向库121中的子阵列125-0、…、125-N-1中的每一者的写入路径149。
图1D是根据本发明的数个实施例的呈计算系统100的形式的另一设备架构的框图，计算系统100包含经由通道控制器143耦合到主机110的多个存储器装置120-1、…、120-N。在至少一个实施例中，通道控制器143可以集成方式呈模块118的形式耦合到多个存储器装置120-1、…、120-N，例如与多个存储器装置120-1、…、120-N形成在同一芯片上。在替代实施例中，通道控制器143可与主机110集成在一起(如由虚线111所说明)，例如与多个存储器装置120-1、…、120-N形成在不同芯片上。通道控制器143可经由A/C总线154耦合到多个存储器装置120-1、…、120-N中的每一者(如图1A中所描述)，A/C总线154又可耦合到主机110。
通道控制器143还可经由数据总线156耦合到多个存储器装置120-1、…、120-N中的每一者(如图1A中所描述)，数据总线156又可耦合到主机110。另外，通道控制器143可例如经由与接口141相关联的总线157耦合到多个存储器装置120-1、…、120-N中的每一者。如本文中所使用，术语通道控制器旨在意指呈固件(例如，微码指令)及/或硬件(例如ASIC)的形式的用来实施一或多个特定功能的逻辑。通道控制器的一个实例可包含状态机。另一实例可包含嵌入式处理资源。通道控制器143包含用来处置装置的I/O任务的逻辑。
如图1D中所展示，通道控制器143可从与多个存储器装置120-1、…、120-N中的每一者中的库仲裁器145相关联的接口141(例如，本文中也称为状态通道接口)接收状态及异常信息。在各种实施例中，多个相应存储器装置120-1、…、120-N的多个接口141-1、…、141-N可各自经配置以包含或相关联于模式寄存器138-2-1、…、138-2-N。如138-1处所展示且结合图1A所描述且结合图2及3更详细地描述，每一模式寄存器实现从多个模式选择可实现通过例如经由微码指令改变计数寄存器(例如，如图1A中的136-1及/或136-2处所展示)中的设置而从默认自刷新频率(例如默认自刷新模式)进行调整的模式。
在图1D的实例中，多个存储器装置120-1、…、120-N中的每一者可包含相应库仲裁器145-1、…、145-N，库仲裁器145-1、…、145-N与多个存储器装置120-1、…、120-N中的每一者的多个库(例如，库121-0、…、121-7等)一起对控制及数据进行定序。多个库121-0、…、121-7中的每一者可包含控制器140及其它组件，包含如结合图1A所描述的存储器单元阵列130、感测电路150、逻辑电路170等。
例如，多个存储器装置120-1、…、121-N中的多个库(例如，121-0、…、121-7)中的每一者可包含用来锁存在数据总线156(例如，I/O总线)上通过I/O电路144提供的地址信号的地址电路142。状态及/或异常信息可使用总线157从存储器装置120上的控制器140提供到通道控制器143，所述状态及/或异常信息又可从多个存储器装置120-1、…、120-N提供到主机110且反之亦然。
对于多个库121-0、…、121-7中的每一者，地址信号可通过地址电路142接收且由行解码器146及列解码器152解码以存取存储器阵列130。数据可通过使用感测电路150感测数据线上的电压及/或电流变化而从存储器阵列130读取。感测电路150可读取且锁存来自存储器阵列130的一页(例如，行)数据。I/O电路144可用于通过数据总线156与主机110进行双向数据通信。写入电路148用来将数据写入到存储器阵列130，且总线157可用来向通道控制器143报告状态、异常及其它数据信息。
通道控制器143可包含用来存储微码指令的一或多个本地缓冲器161，且可包含用来将存储微码指令(例如，库命令及自变量、PIM命令等)的每一相应库的阵列中的多个位置(例如，子阵列或子阵列的部分)分配给与多个存储器装置120-1、…、120-N中的每一者的操作相关联的各种库的逻辑160。通道控制器143可将微码指令(例如，库命令及自变量、PIM命令、状态及异常信息等)发送到多个存储器装置120-1、…、120-N以将那些微码指令存储在存储器装置的给定库内。例如，通道控制器143及/或库仲裁器145可例如经由接口141-1、…、141-N将如从主机110接收的模式选择指令发送到与多个相应存储器装置120-1、…、120-N中的每一者中的多个相应库121-1、…、121-7相关联的模式寄存器138-2-1、…、138-2-N。
如上文结合图1A所描述，存储器装置120-1、…、120-N及/或库121-0、…、121-7的存储器阵列130例如可为DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪存储器阵列及/或NOR快闪存储器阵列。在一些实施例中，阵列130可包括布置成由存取线(其在本文中可称为字线或选择线)耦合的行及由感测线(其在本文中可称为数据线及/或数字线)耦合的列的存储器单元。
图1E是根据本发明的数个实施例的图1A中及本文中别处所展示的控制器140的更详细框图。在图1E中所展示的实例中，控制器140被展示为包含作为存储器装置120的控制器140的部分的控制逻辑131、定序器132及时序电路133。存储器装置120可在存储器装置的每一库上包含控制器140且可称为库过程控制单元(BPCU)。
在图1E的实例中，存储器装置120可包含用来在存储器装置120处接收数据、地址、控制信号及/或命令的接口141。在各种实施例中，接口141可耦合到与存储器装置120相关联的库仲裁器145。接口141可经配置以从主机110接收命令及/或数据。库仲裁器145可耦合到存储器装置120中的多个库，例如121-0、…、121-7。
在图1E中所展示的实例中，控制逻辑131可呈微编码引擎的形式，其负责提取及执行来自存储器单元阵列(例如，如阵列130的阵列)及/或图1A中的主机110的机器指令(例如，微码指令)。定序器132也可呈数个微编码引擎及/或ALU电路的形式。替代地，控制逻辑131可呈特大指令字(VLIW)类型处理资源的形式，且定序器132及时序电路133可呈状态机及晶体管电路的形式。
控制逻辑131可从高速缓冲存储器171及/或主机110接收微码指令且可将微码指令解码成由定序器132实施的函数调用，例如微码函数调用(uCODE)。微码函数调用可为定序器132接收并执行以致使存储器装置120使用感测电路(例如图1A中的感测电路150)执行特定计算操作及/或逻辑运算的操作。时序电路133可提供协调计算操作及/或逻辑运算的执行的时序且负责提供对阵列(例如图1A中的阵列130)的无冲突存取。
在图1E中所展示的实例中，定序器132包含计数寄存器136-1。计数寄存器136-1可包含对存储在存储器阵列中的数据的引用。寄存器136-1中的引用可用作对存储器装置执行的计算操作及/或逻辑运算中的操作数。计数寄存器136-1中的引用可通过迭代存取存储在存储器阵列中的数据的引用的索引来更新。例如，引用可包含通过迭代数个行索引来更新的行索引，其中第一行索引用来存取存储器阵列的第一行中的数据且第二行索引用来存取存储器阵列的第二行中的数据，依此类推。可更新引用使得计算操作及/或逻辑运算可基于存储器阵列中的数据的位置存取及使用数据。而且，可更新引用使得操作可存取位于存储器阵列中的数个位置中的数据。在一些实施例中，计数寄存器136-1可为时序电路133的部分或结合时序电路133操作以控制在本文中所描述的自刷新状态下执行的刷新操作的时序，例如频率。在各种实施例中，控制器140可包含及/或耦合到模式寄存器138-1，如结合图2及3进一步描述。例如，模式寄存器138-1可为定序器132的部分(如图1E中所展示)，尽管实施例不限于此。例如，在一些实施例中，模式寄存器138-1可为控制逻辑131的部分。
如结合图1A所描述，控制器140可经由图1A到1D中所展示的控制线及数据路径耦合到与存储器单元阵列相关联的感测电路150及/或额外逻辑电路170，其包含高速缓冲存储器、缓冲器、感测放大器、扩展行地址(XRA)锁存器及/或寄存器。因而，图1A中所展示的感测电路150及逻辑170可使用数据I/O与存储器单元阵列130相关联(例如，耦合到存储器单元阵列130)。控制器140可控制阵列的常规DRAM计算操作，例如读取、写入、复制及/或擦除操作等。然而，另外，由控制逻辑131检索及执行的微码指令以及由定序器132接收及执行的微码函数调用可致使图1A中所展示的感测电路150执行额外逻辑运算(例如加法、乘法)或(作为更特定实例)比常规DRAM读取及写入操作更复杂的布尔运算(例如AND、OR、XOR等)。因此，在这个存储器装置120实例中，可在存储器装置120上执行微码指令执行、计算操作及/或逻辑运算。
因而，控制逻辑131、定序器132及时序电路133可进行操作以生成DRAM阵列的操作循环序列。在存储器装置120实例中，每一序列可经设计以执行一起实现特定功能的操作，例如布尔逻辑运算AND、OR、XOR等。例如，操作序列可重复执行一(1)位加法的逻辑运算以便计算多位和。每一操作序列可馈送到耦合到时序电路133的先入先出(FIFO)缓冲器中，以提供与图1A中所展示的与存储器单元阵列130(例如，DRAM阵列)相关联的感测电路150及/或额外逻辑电路170的时序协调。
在图1E中所展示的实例存储器装置120中，时序电路133可提供时序且从例如四(4)个FIFO队列提供对阵列的无冲突存取。在这个实例中，一个FIFO队列可支持阵列计算，一个FIFO队列可用于指令提取，一个FIFO队列用于微码(例如，uCODE)指令提取，且一个FIFO队列用于DRAM I/O。时序电路133可与计数寄存器136-1及/或模式寄存器138-1协作以在自刷新状态下生成刷新循环。控制逻辑131及定序器132两者可生成状态信息，所述状态信息可经由FIFO接口路由回到库仲裁器。库仲裁器可聚合这个状态数据且经由接口141将其报告给主机110。
图2是根据本发明的数个实施例的模式寄存器238的框图。如本文中所描述，模式寄存器238可进一步经配置以包含多个可选模式。例如，模式寄存器238可包含默认自刷新模式(D)235、调制自刷新模式(M)237及在自刷新状态下不允许计算的模式(N)239、以及其它可能模式。模式寄存器238可包含对存储器阵列中的数据的引用，所述引用包含行索引、列索引及子阵列索引以及其它信息，以指示存储器阵列中要应用选定自刷新模式的特定位置。如关于图3所描述，选定模式及/或要应用选定模式的存储器位置可作为集存储在模式寄存器238中。
模式寄存器238中的D模式235可用于在对应于存储在存储器单元中的数据的存储器刷新循环的默认频率的速率下执行计算操作及/或逻辑运算，如上文所描述。D模式235可用来基于如由引用所确定的其中存储数据的存储器阵列中的行刷新数据。在一些实施例中，约15μs的刷新循环间隔可为在自刷新状态下存储在存储器单元中的数据的存储器刷新循环的默认频率，例如默认自刷新模式。在自刷新状态下，可从每一行读取数据，例如以在默认自刷新模式下可约为15μs的刷新循环间隔的频率下执行计算操作及/或逻辑运算。
可选择模式寄存器238中的N模式239以防止在自刷新状态下执行计算，例如计算操作及/或逻辑运算。例如，可选择N模式239以保护存储器中的特定位置中的数据，以通过排除来指定存储器中的哪些位置可用于在自刷新状态下进行计算，及/或确保包含本文中所描述的存储器装置的移动装置保持处于相对降低功耗的状态，以及选择N模式239的其它可能原因。
可选择模式寄存器238中的M模式237以实现通过例如经由微码指令改变计数寄存器(例如，如图1E中的136-1处所展示)的刷新频率设置来调整D模式235及/或N模式239。可在与存储在存储器单元中的数据的存储器刷新循环的默认频率不同的速率下执行计算操作及/或逻辑运算，其中可通过调整存储器刷新循环频率来实现在与默认频率不同的速率下执行计算操作。例如，为了实现在存储器单元阵列处于自刷新状态的D模式时对存储在所述阵列中的数据更快地执行计算操作，可选择M模式以致使刷新频率从例如15.6μs缩短到7.8μs。可存在多个M模式，由此可将D模式235的刷新频率(例如，15.6μs)及/或N模式的刷新频率(例如，15.6μs)调整为实现比默认计算操作速率更快地或更慢地执行计算操作的刷新频率的范围。
图3是根据本发明的数个实施例的用于存储器装置的库的模式指令集334的框图。模式寄存器238可以可选地耦合到每一库，例如每一存储器装置120中的库121-0、…、121-7，如图1D中所展示。模式寄存器238可经配置以接收从多个模式选择用于库的模式的指示。如下文所展示，在各种实施例中，为第一库选择的第一模式可与为第二库选择的第二模式不同。
模式指令集334可保存在数个模式寄存器中。例如，模式指令集334可保存在结合图1A及1E所描述的控制器140中的模式寄存器138-1中及/或保存在结合图1D所描述的多个相应存储器装置120-1、…、120-N的接口141-1、…、141-N中的模式寄存器138-2-1、…、138-2-N中。举例来说，模式指令集334可呈表的形式保存，其中各种可选模式(例如，结合图2所描述的D模式335、M模式337及/或N模式339)可存在于一个轴上。在一些实施例中，可应用选定模式的存储器装置的库可存在于表的另一轴上。例如，如结合图1D所描述的对应于特定存储器装置120的多个库(例如，库321-0、…、321-N库)可存在于表的垂直轴上且各种可选模式可存在于表的水平轴上，尽管实施例不限于此配置。
存储器装置120的库321-0、…、321-N的模式指令集334可包含经由微码指令中的位为库321-0选择的D模式335。例如，微码指令可包含致使D模式335列存储对应于指定库321-0的行的数据单位(例如，二进制1)的位以及致使M模式337及N模式339列存储对应于指定库321-0的行的不同数据单位(例如，二进制0)的位。因而，微码指令可实现选择D模式335，例如在自刷新状态下存储在库321-0的存储器单元中的数据的存储器刷新循环的默认模式。
相同微码指令或不同微码指令可包含致使M模式337列存储对应于指定库321-1的行的数据单位的位以及致使D模式335及N模式339列存储对应于指定库321-1的行的不同数据单位的位。因而，微码指令可实现选择M模式337，例如用于相对于D模式335及/或N模式339调整存储在库321-1的存储器单元中的数据的存储器刷新循环的经调制模式。
相同微码指令或不同微码指令可包含致使N模式339列存储对应于指定库321-2的行的数据单位的位以及致使D模式335及M模式337列存储对应于指定库321-2的行的不同数据单位的位。因而，微码指令可实现选择N模式339，例如以防止在自刷新状态下对存储在库321-2的存储器单元中的数据执行计算。
在一些实施例中，可由主机110发送刚刚所描述的微码指令。也可由主机110发送例如用来改变为特定库选择的模式的经更新微码指令。在各种实施例中，可由控制器140解码微码指令，且可由控制器140引导模式寄存器中的值的设置及/或可将微码指令直接地发送到模式寄存器以设置用于库的模式。在一些实施例中，计数寄存器136的行、列及/或子阵列索引可用来进一步指定将选定模式应用到特定库中的哪个行、哪个列及/或哪个子阵列。
图4是说明根据本发明的数个实施例的感测电路450的示意图。感测电路450可对应于图1中所展示的感测电路150。
存储器单元可包含存储元件(例如，电容器)及存取装置(例如，晶体管)。例如，第一存储器单元可包含晶体管402-1及电容器403-1，且第二存储器单元可包含晶体管402-2及电容器403-2等。在这个实施例中，存储器阵列430是1T1C(单晶体管单电容器)存储器单元的DRAM阵列，但可使用其它配置实施例，例如其中每个存储器单元有两个晶体管及两个电容器的2T2C。在数个实施例中，存储器单元可为破坏性读取存储器单元，例如读取存储在所述单元中的数据会破坏所述数据，使得最初存储在所述单元中的数据在被读取之后刷新。存储在存储器阵列430的存储器单元中的数据也可如本文中所描述那样按照位于存储器阵列430及/或耦合到存储器阵列430的控制器140中或与存储器阵列430及/或耦合到存储器阵列430的控制器140相关联的电路的指示在自刷新状态下进行刷新，例如这与按照主机110中的功能性的指示进行刷新相反。
存储器阵列430的单元可布置成由存取(字)线404-X(行X)、404-Y(行Y)等耦合的行及由互补感测线对(例如，图4中所展示的数字线DIGIT(D)及DIGIT(D)_以及图5中所展示的DIGIT(n)及DIGIT(n)_)耦合的列。对应于每一互补感测线对的个别感测线也可分别称为DIGIT(D)的数字线405-1及DIGIT(D)_的数字线405-2，或图5中的对应参考数字。尽管在图4中仅展示一个互补数字线对，但是本发明的实施例不限于此，且存储器单元阵列可包含存储器单元及数字线的额外列，例如4,096、8,192、16,384个列等。
尽管行及列被说明为在平面中正交定向，但实施例不限于此。例如，行及列可相对于彼此定向成任何可行三维配置。例如，行及列可相对于彼此成任何角度定向，可定向在基本上水平的平面或基本上垂直的平面中，及/或可定向成折叠拓扑，以及其它可能三维配置。
存储器单元可耦合到不同数字线及字线。例如，晶体管402-1的第一源极/漏极区可耦合到数字线405-1(D)，晶体管402-1的第二源极/漏极区可耦合到电容器403-1，且晶体管402-1的栅极可耦合到字线404-Y。晶体管402-2的第一源极/漏极区可耦合到数字线405-2(D)_，晶体管402-2的第二源极/漏极区可耦合到电容器403-2，且晶体管402-2的栅极可耦合到字线404-X。如图4中所展示，单元板可耦合到电容器403-1及403-2中的每一者。单元板可为可在各种存储器阵列配置中施加参考电压(例如，接地)的共同节点。
存储器阵列430经配置以耦合到根据本发明的数个实施例的感测电路450。在这个实施例中，感测电路450包含对应于相应存储器单元列(例如，耦合到相应互补数字线对)的感测放大器406及计算组件431。感测放大器406可耦合到互补数字线对405-1及405-2。计算组件431可经由传输门407-1及407-2耦合到感测放大器406。传输门407-1及407-2的栅极可耦合到操作选择逻辑413。
操作选择逻辑413可经配置以包含：传输门逻辑，其用于控制传输门，所述传输门将互补数字线对未转置地耦合在感测放大器406与计算组件431之间；及交换门逻辑，其用于控制交换门，所述交换门将互补数字线对转置地耦合在感测放大器406与计算组件431之间。操作选择逻辑413也可耦合到互补数字线对405-1及405-2。操作选择逻辑413可经配置以基于选定操作控制传输门407-1及407-2的连续性。
可操作感测放大器406以确定存储在选定存储器单元中的数据值，例如逻辑状态。感测放大器406可包括交叉耦合锁存器，所述交叉耦合锁存器在本文中可称为主锁存器。在图4中所说明的实例中，对应于感测放大器406的电路包含锁存器415，锁存器415包含耦合到互补数字线对D 405-1及(D)_405-2的四个晶体管。然而，实施例不限于这个实例。锁存器415可为交叉耦合锁存器，例如一对晶体管(例如n沟道晶体管，例如NMOS晶体管)427-1及427-2的栅极与另一对晶体管(例如p沟道晶体管，例如PMOS晶体管)429-1及429-2的栅极交叉耦合。
在操作中，当感测(例如，读取)存储器单元时，数字线405-1(D)或405-2(D)_中的一者上的电压将略大于数字线405-1(D)或405-2(D)_中的另一者上的电压。可将ACT 465信号及RNiF 428信号驱动为低以启用(例如，触发)感测放大器406。具有较低电压的数字线405-1(D)或405-2(D)_将接通PMOS晶体管429-1或429-2中的一者的程度大于PMOS晶体管429-1或429-2中的另一者，从而将具有较高电压的数字线405-1(D)或405-2(D)_驱动为高的程度大于将另一数字线405-1(D)或405-2(D)_驱动为高的程度。
类似地，具有较高电压的数字线405-1(D)或405-2(D)_将接通NMOS晶体管427-1或427-2中的一者的程度大于NMOS晶体管427-1或427-2中的另一者，从而将具有较低电压的数字线405-1(D)或405-2(D)_驱动为低的程度小于将另一数字线405-1(D)或405-2(D)_驱动为低的程度。因此，在短暂延迟之后，具有略高电压的数字线405-1(D)或405-2(D)_通过源晶体管驱动为电源电压VCC的电压，且另一数字线405-1(D)或405-2(D)_通过吸收晶体管驱动为参考电压(例如，接地)的电压。因此，交叉耦合NMOS晶体管427-1及427-2以及PMOS晶体管429-1及429-2用作感测放大器对，其放大数字线405-1(D)及405-2(D)_上的差分电压且进行操作以锁存从选定存储器单元感测的数据值。
实施例不限于图4中所说明的感测放大器406配置。作为实例，感测放大器406可为电流模式感测放大器及单端感测放大器，例如耦合到一个数字线的感测放大器。而且，本发明的实施例不限于折叠数字线架构，例如图4中所展示的那个折叠数字线架构。
感测放大器406可结合计算组件431操作以使用来自阵列的数据作为输入而执行各种操作。在数个实施例中，操作结果可在不经由数字线地址存取传送数据的情况下存储回到阵列及/或在不使用外部数据总线的情况下(例如，在不触发列解码信号使得数据经由本地I/O线传送到阵列及感测电路外部的电路的情况下)在库之间移动。因而，本发明的数个实施例可实现使用比各种先前方法更少的功率执行操作及其相关联计算功能。另外，由于数个实施例消除了跨本地及全局I/O线及/或外部数据总线传送数据以便例如在存储器与离散处理器之间执行计算功能的需要，因此与先前方法相比，数个实施例可实现处理能力增加，例如更快。
感测放大器406可进一步包含平衡电路414，平衡电路414可经配置以平衡数字线405-1(D)及405-2(D)_。在这个实例中，平衡电路414包含耦合在数字线405-1(D)与405-2(D)_之间的晶体管424。平衡电路414还包括晶体管425-1及425-2，其各自具有耦合到平衡电压(例如，VDD)438的第一源极/漏极区，其中VDD是与阵列相关联的电源电压。晶体管425-1的第二源极/漏极区可耦合到数字线405-1(D)，且晶体管425-2的第二源极/漏极区可耦合到数字线405-2(D)。晶体管424、425-1及425-2的栅极可耦合在一起，且耦合到平衡(EQ)控制信号线426。因而，激活EQ 426会启用晶体管424、425-1及425-2，这有效地将数字线405-1(D)及405-2(D)_短接在一起且短接到平衡电压(例如，VDD/2)438。
尽管图4展示包括平衡电路414的感测放大器406，但是实施例不限于此，且平衡电路414可与感测放大器406离散地实施，以与图4中所展示的那个配置不同的配置实施，或根本就不实施。
如下文进一步描述，在数个实施例中，可操作感测电路450(例如，感测放大器406及计算组件431)以执行选定操作且最初将结果存储在感测放大器406或计算组件431中的一者中。例如，结果最初可在不经由本地或全局I/O线从感测电路传送数据的情况下存储在感测放大器406或计算组件431中的一者中，及/或在不使用外部数据总线的情况下(例如，在不经由例如激活列解码信号执行感测线地址存取的情况下)在库之间移动。
操作(例如，涉及数据值的布尔逻辑运算)的执行是基本且常用的。布尔逻辑运算用于许多更高级操作。因此，可利用改进操作实现的速度及/或功率效率可转换成更高级功能性的速度及/或功率效率。
如图4中所展示，计算组件431还可包括锁存器，所述锁存器在本文中可称为辅助锁存器464。辅助锁存器464可以与上文关于主锁存器415所描述的那种方式类似的方式配置及操作，不过包含在辅助锁存器中的交叉耦合p沟道晶体管对(例如，PMOS晶体管)可使其相应源极耦合到电源电压(例如，VDD)412-2且辅助锁存器的交叉耦合n沟道晶体管对(例如，NMOS晶体管)可使其相应源极选择性地耦合到参考电压(例如，接地)412-1，使得连续地启用辅助锁存器。计算组件431的配置不限于图4中所展示的那个配置，且各种其它实施例是可行的。
存储器装置可包含感测组件条带(例如，如124-0、124-1、…、124-N-1处所展示且结合图1B及1C所描述)，所述感测组件条带经配置以包含：多个感测放大器，例如如图5中所展示的506；及计算组件(例如，如图5中所展示的531)，其可对应于存储器单元的多个列(例如，图4中的405-1及405-2以及图5中的505-1及505-2)。在数个实施例中，感测放大器及/或计算组件的数目可等于列的数目。
图5是说明根据本发明的数个实施例的能够实施XOR逻辑运算的感测电路的示意图。图5展示耦合到互补感测线对505-1及505-2的感测放大器506以及经由传输门507-1及507-2耦合到感测放大器506的计算组件531。图5中所展示的感测放大器506可对应于图4中所展示的感测放大器406。图5中所展示的计算组件531可对应于感测电路150，其包含例如图1A中所展示的计算组件。图5中所展示的逻辑运算选择逻辑513可对应于图4中所展示的逻辑运算选择逻辑413。
传输门507-1及507-2的栅极可受逻辑运算选择逻辑信号Pass控制。例如，逻辑运算选择逻辑的输出可耦合到传输门507-1及507-2的栅极。计算组件531可包括可经配置以使数据值左移及右移的可加载移位寄存器。
根据图5中所说明的实施例，计算组件531可包括经配置以使数据值左移及右移的可加载移位寄存器的相应级，例如移位单元。例如，如图5中所说明，移位寄存器的每一计算组件531(例如，级)包括右移晶体管对581及586、左移晶体管对589及590以及反相器对587及588。信号PHASE 1R、PHASE 2R、PHASE 1L及PHASE 2L可施加到相应控制线582、583、591及592以根据本文中所描述的实施例结合执行逻辑运算及/或使数据移位来启用/停用对应计算组件531的锁存器的反馈。
图5中所展示的感测电路还展示逻辑运算选择逻辑513，逻辑运算选择逻辑513耦合到数个逻辑选择控制输入控制线，其包含ISO、TF、TT、FT及FF。从逻辑选择控制输入控制线上的逻辑选择控制信号的状态以及当经由正被断言的ISO控制信号558启用隔离晶体管550-1及550-2时存在于互补感测线对505-1及505-2上的数据值确定从多个逻辑运算的逻辑运算的选择。
根据各种实施例，逻辑运算选择逻辑513可包含四个逻辑选择晶体管：逻辑选择晶体管562，其耦合在交换晶体管542的栅极与TF信号控制线之间；逻辑选择晶体管552，其耦合在传输门507-1及507-2的栅极与TT信号控制线之间；逻辑选择晶体管554，其耦合在传输门507-1及507-2的栅极与FT信号控制线之间；及逻辑选择晶体管564，其耦合在交换晶体管542的栅极与FF信号控制线之间。逻辑选择晶体管562及552的栅极通过例如具有耦合到ISO信号控制线的栅极的隔离晶体管550-1耦合到真实感测线。逻辑选择晶体管564及554的栅极通过例如也具有耦合到ISO信号控制线的栅极的隔离晶体管550-2耦合到互补感测线。
存在于互补感测线对505-1及505-2上的数据值可经由传输门507-1及507-2加载到计算组件531中。计算组件531可包含可加载移位寄存器。当传输门507-1及507-2打开时，将互补感测线对505-1及505-2上的数据值传输到计算组件531，且由此加载到可加载移位寄存器中。互补感测线对505-1及505-2上的数据值可为当触发感测放大器506时存储在所述感测放大器中的数据值。逻辑运算选择逻辑信号Pass为高以打开传输门507-1及507-2。
ISO、TF、TT、FT及FF控制信号可进行操作以基于感测放大器506中的数据值(“B”)及计算组件531中的数据值(“A”)选择要实施的逻辑功能。特定来说，ISO、TF、TT、FT及FF控制信号经配置以独立于存在于互补感测线对505-1及505-2上的数据值选择要实施的逻辑功能，但所实施逻辑运算的结果可取决于存在于互补感测线对505-1及505-2上的数据值。例如，ISO、TF、TT、FT及FF控制信号可选择逻辑运算来直接地实施，因为存在于互补感测线对505-1及505-2上的数据值不通过逻辑传输以操作传输门507-1及507-2的栅极。
另外，图5展示交换晶体管542，其经配置以在感测放大器506与计算组件531之间交换互补感测线对505-1及505-2的定向。当交换晶体管542打开时，交换晶体管542的感测放大器506侧的互补感测线对505-1及505-2上的数据值相对地耦合到交换晶体管542的计算组件531侧的互补感测线对505-1及505-2，且由此加载到计算组件531的可加载移位寄存器中。
当激活ISO控制信号线或激活TT控制信号(例如，高)且真实感测线上的数据值为“1”或激活FT控制信号(例如，高)且互补感测线上的数据值为“1”时，可激活逻辑运算选择逻辑信号Pass(例如，高)以打开(例如，导通)传输门507-1及507-2。
真实感测线上的数据值为“1”会打开逻辑选择晶体管552及562。互补感测线上的数据值为“1”会打开逻辑选择晶体管554及564。如果ISO控制信号或者相应TT/FT控制信号或对应感测线(例如，特定逻辑选择晶体管的栅极所耦合的感测线)上的数据值不高，那么特定逻辑选择晶体管将不打开传输门507-1及507-2。
当激活ISO控制信号线且激活TF控制信号(例如，高)且真实感测线上的数据值为“1”或激活FF控制信号(例如，高)且互补感测线上的数据值为“1”时，可激活逻辑运算选择逻辑信号Pass*(例如，高)以打开(例如，导通)交换晶体管542。如果相应控制信号或对应感测线(例如，特定逻辑选择晶体管的栅极所耦合的感测线)上的数据值不高，那么特定逻辑选择晶体管将不打开交换晶体管542。
Pass*控制信号不一定与Pass控制信号互补。可同时激活或同时撤销激活Pass控制信号及Pass*控制信号两者。然而，同时激活Pass控制信号及Pass*控制信号两者将互补感测线对短接在一起，这可能是要避免的破坏性配置。
图5中所说明的感测电路经配置以直接从四个逻辑选择控制信号选择多个逻辑运算中的一者来实施，例如逻辑运算选择不取决于存在于互补感测线对上的数据值。逻辑选择控制信号的一些组合可致使传输门507-1及507-2以及交换晶体管542都同时打开，这将互补感测线对505-1及505-2短接在一起。根据本发明的数个实施例，可由图5中所说明的感测电路实施的逻辑运算可为图6中所展示的逻辑表中所概括的逻辑运算。
图6是根据本发明的数个实施例的说明由图5中所展示的感测电路实施的可选逻辑运算结果的逻辑表。四个逻辑选择控制信号(例如，TF、TT、FT及FF)可结合存在于互补感测线上的特定数据值用来选择多个逻辑运算中的一者来实施，从而涉及存储在感测放大器506及计算组件531中的起始数据值。四个控制信号结合存在于互补感测线上的特定数据值控制传输门507-1及507-2以及交换晶体管542的连续性，这又影响计算组件531及/或感测放大器506中在触发之前/之后的数据值。可选地控制交换晶体管542的连续性的能力促进实施涉及逆数据值(例如，逆操作数及/或逆结果等)的逻辑运算。
图6中所说明的逻辑表6-1展示644处的列A中所展示的存储在计算组件531中的起始数据值及在645处的列B中所展示的存储在感测放大器506中的起始数据值。逻辑表6-1中的另3个列标头涉及传输门507-1及507-2以及交换晶体管542的连续性，传输门507-1及507-2以及交换晶体管542可取决于四个逻辑选择控制信号(例如，TF、TT、FT及FF)的状态结合存在于互补感测线对505-1及505-2上的特定数据值分别控制为打开或关闭。“不打开”列656对应于传输门507-1及507-2以及交换晶体管542都处于非导通状态，“打开真”列670对应于传输门507-1及507-2处于导通状态，且“打开反”列673对应于交换晶体管542处于导通状态。对应于传输门507-1及507-2以及交换晶体管542都处于接通状态的配置在逻辑表6-1中未得到反映，因为这导致感测线短接在一起。
经由选择性地控制传输门507-1及507-2以及交换晶体管542的连续性，逻辑表6-1的上部的三列中的每一者可与逻辑表6-1的下部的三列中的每一者组合以提供对应于9个不同逻辑运算的3×3＝9个不同结果组合，如由675处所展示的各种连接路径所指示。可由感测电路(例如，图1A中的150)实施的9个不同可选逻辑运算在图6中所说明的逻辑表6-2中概括，包含XOR逻辑运算。
图6中所说明的逻辑表6-2的列展示包含逻辑选择控制信号的状态的标头680。例如，在行676中提供第一逻辑选择控制信号的状态，在行677中提供第二逻辑选择控制信号的状态，在行678中提供第三逻辑选择控制信号的状态，且在行679中提供第四逻辑选择控制信号的状态。对应于结果的特定逻辑运算在行647中概括，包含旨在意指A XOR B的AXB处所展示的XOR逻辑运算。
图7说明根据本发明的数个实施例的与使用感测电路执行逻辑运算相比，与由存储器装置在自刷新状态下执行刷新操作相关联的时序图760。图7中示意地说明的时序图760在时序图760的左侧被展示为在自刷新状态下启用刷新操作(例如，刷新循环766)的信号序列的实例。时序图760示意地比较启用刷新循环766的信号序列与实现逻辑运算(例如XOR运算，例如时序图760的右侧所展示的XOR运算)的执行的信号序列。在一些实施例中，可由控制器140(例如，其时序电路133)发送用于在自刷新状态下执行的刷新循环766及可在自刷新状态下或在与主机110的主动交互期间执行的XOR循环767两者的信号序列，如结合图1E所描述。刷新循环766及XOR循环767的时间标度以任意长度的信令单元(t0、t1、t2、…、t10)水平划分且作为实例展示。
如本文中所描述，例如如结合图1A及1C以及本文中别处所描述的感测电路150可经配置以实施刷新循环766及计算操作(例如，读取、写入、擦除等)或每次实施多个可选逻辑运算中的一者，例如包含XOR循环767。
选定逻辑运算的结果是基于可存储在感测放大器中的第一数据值及可存储在计算组件(例如，累加器、移位电路)中的第二数据值。选定逻辑运算的结果最初可存储在感测放大器中用于一些选定逻辑运算，且最初可存储在计算组件中用于一些选定逻辑运算。可实施一些选定逻辑运算以便将结果存储在感测放大器或计算组件中。在数个实施例中，逻辑运算的结果最初是存储在感测放大器还是存储在计算组件中可取决于何时将对应于要执行的选定逻辑运算的逻辑选择控制信号提供到感测电路的逻辑选择逻辑，例如逻辑选择控制信号是在触发感测放大器之前还是之后被触发。根据一些实施例，逻辑运算选择逻辑可经配置以基于存储在计算组件中的数据值及选定逻辑运算控制传输门，例如控制传输门的连续性。控制门(例如，晶体管)的连续性可在本文中用来指控制门是否导通，例如晶体管的沟道是处于导通还是非导通状态。
图7中所展示的时序图760与对ROW X数据值(例如，如结合图4中的行404-X、晶体管402-2及电容器403-2所展示)及ROW Y数据值(例如，如结合图4中的行404-Y、晶体管402-1及电容器403-1所展示)执行刷新循环766及XOR循环767相关联。参考包含分别结合图4及5所描述的感测放大器406及506以及计算组件431及531的感测电路150。
在刷新循环766及XOR循环767两者的时间t0，停用EQ且可将ROW X数据值锁存在计算组件(例如，431)中。在时间t1，启用ROW Y(例如，变高)以存取(例如，选择)ROW Y存储器单元。在时间t2，启用感测放大器(例如，406)(例如，变高)，这响应于ROW Y数据值(例如，如由DIGIT及DIGIT_信号所展示)而将互补感测线(例如，分别为图4及5中的405-1及405-2以及505-1及505-2)驱动为适当轨电压(例如，VDD 412-2及GND 412-1)，且将ROW Y数据值锁存在感测放大器(例如，406)中。
仅对于XOR循环767，在时间t4，PHASE 2R及PHASE 2L(例如，分别如583及592处所展示且结合图5所描述)信号可变低，这可例如通过分别关断晶体管586及590来停用计算组件531的锁存器的反馈，使得在逻辑运算期间可重写存储在计算组件531中的值。而且，在时间t4，ISO控制信号558变低，这会停用隔离晶体管550-1及550-2。由于此实例中的所期望逻辑运算是XOR运算，因此在时间t4，启用FT 677及TF 678，而FF 676及TT 679保持停用，如表6-2中所展示，其中FF＝0、FT＝1、TF＝1且TT＝0对应于逻辑XOR，例如“AXB”运算。启用TF及FT是否导致PASS或PASS*变高取决于在时间t4停用ISO 558时存储在计算组件531中的值。例如，如果当停用ISO时节点ST2为高，那么启用晶体管562将导通，且如果在时间t4停用ISO时节点ST2为低，那么启用晶体管562将不导通。类似地，如果在停用ISO 558时节点SF2为高，那么启用晶体管554将导通，且如果在停用ISO时节点SF2为低，那么启用晶体管554将不导通。
在这个实例中，如果PASS在时间t4变高，那么启用传输晶体管507-1及507-2，使得将对应于ROW Y数据值的DIGIT及DIGIT_信号被提供到相应计算组件节点ST2及SF2。因而，可取决于DIGIT及DIGIT_的值(例如，ROW Y数据值)翻转存储在计算组件531中的值(例如，ROW X数据值)。在这个实例中，如果PASS在时间t4保持低，那么不启用传输晶体管507-1及507-2，使得对应于ROW Y数据值的DIGIT及DIGIT_信号保持与计算组件531的节点ST2及SF2隔离。因而，计算组件中的数据值(例如，ROW X数据值)将保持不变。在这个实例中，如果PASS*在时间t4变高，那么启用交换晶体管542，使得以转置方式将对应于ROW Y数据值的DIGIT及DIGIT_信号提供到相应计算组件节点ST2及SF2，例如将把DIGIT(n)上的“真实”数据值提供到节点SF2且将把DIGIT(n)_上的“补充”数据值提供到节点ST2。因而，可取决于DIGIT及DIGIT_的值(例如，ROW Y数据值)翻转存储在计算组件531中的值(例如，ROW X数据值)。在这个实例中，如果PASS*在时间t4保持低，那么不启用交换晶体管542，使得对应于ROW Y数据值的DIGIT及DIGIT_信号保持与计算组件531的节点ST2及SF2隔离。因而，计算组件中的数据值(例如，ROW X数据值)将保持不变。
在时间t5，停用TF及FT，这导致PASS及PASS*变(或保持)低，使得停用传输晶体管507-1及507-2以及交换晶体管542。在时间t5，停用ROW Y，且启用PHASE 2R、PHASE 2L及ISO。在时间t5启用PHASE 2R及PHASE 2L会启用计算组件531的锁存器的反馈，使得XOR运算的结果(例如，“A”XOR“B”)锁存在其中。在时间t5启用ISO 558再次将节点ST2及SF2耦合到启用晶体管552、554、562及564的栅极。
在时间t7，针对刷新循环766及XOR循环767两者，启用平衡，例如EQ变高使得DIGIT及DIGIT_驱动为平衡电压且停用感测放大器506，例如变低。包含在刷新循环766及XOR循环767中的感测(读取)操作耦合到行以从其中的存储器单元存取数据值会破坏数据，使得最初存储在存储器单元中的数据可在被读取之后刷新。在自刷新状态期间执行的计算操作(例如，读取操作)的情况下，数据值可用于执行本文中所描述的高延时操作且传送回(例如，刷新)到存储器阵列，例如到经由互补感测线耦合到ROW X、ROW Y及/或不同行的存储器单元。在自刷新状态期间执行的逻辑运算(例如，XOR运算)的情况下，在这个实例中最初存储在计算组件531中的XOR运算的结果可传送到存储器阵列，例如到经由互补感测线耦合到ROW X、ROW Y及/或不同行的存储器单元。
在刚刚所描述的刷新循环766及/或XOR循环767的t0处的启动与在自刷新状态下计算操作及/或逻辑运算的执行的启动一致。如本文中所描述，刷新循环间隔(例如在默认自刷新模式中可为约15μs)确定可从每一行读取数据以执行本文中所描述的计算操作及/或逻辑运算的速率。当不再处于自刷新状态时，高延时计算操作及/或逻辑运算的执行结果可经由I/O线发送到外部位置(例如，主机110的外部处理组件)及/或由外部位置存取。
本文中所描述的实施例提供一种操作可呈计算系统100的形式的设备的方法，计算系统100包含用于由存储器装置在自刷新状态下执行如本文中所描述的操作的存储器装置120。如本文中所描述，所述方法可包含：从多个模式(例如如235、237及239处所展示且结合图4所描述)选择用于执行计算操作及/或逻辑运算的模式；及当存储器装置处于自刷新状态时对存储在存储器装置的存储器单元中的数据执行对应于选定模式的计算操作及/或逻辑运算。
所述方法可包含：调整对存储在存储器单元中的数据执行存储器刷新循环的频率；及在对应于执行存储器刷新循环的所调整频率的速率下执行计算操作，如结合图4及5所描述。可控制每一计算操作及/或逻辑运算以对应于计数寄存器(例如，结合图1A、1B及1E所描述的136-1及136-2)的周期，所述计数寄存器控制对存储在存储器单元中的数据执行存储器刷新循环的频率。
所述方法可包含在自刷新状态下执行本文中所描述的计算操作及/或逻辑运算，其中高延时不是执行此类操作的负担。例如，电池供电移动装置可能经常处于低功率状态，例如在用户的口袋或钱包中时、在用户睡着时等。在那些时段期间，存储在存储器单元中的数据可保留在那里，因为存储器装置处于自刷新状态。本文中所描述的计算操作可在自刷新状态下以高延时执行，因为例如用户不积极地与移动装置交互，因此在执行操作时低延时的缺乏及/或高延时的存在并不明显。高延时可能不是负担，因为在低功率及/或自刷新状态期间在存储器中处理数据且所处理数据可供用户稍后存取。
可经操作以利用低功率及/或自刷新状态的应用的实例可包含旨在作为可不涉及例如用户与主机的交互的后台操作运行的操作。此高延时后台操作可包含：面部图像检测；从图像提取特征；安全扫描存储器内威胁，例如病毒、蠕虫、特洛伊木马等；神经网络处理；及解析大数据集；以及其它类型的操作。可在低功率及/或自刷新状态下执行的其它操作可包含可能即使用户可能积极地与系统交互仍不使用计算系统的完全计算潜力(例如，准确度及/或速度)的操作。此类操作可包含：电子游戏；视频播放；及相机输入；以及其它类型的操作。在一些实例中，对于容错应用(例如，图形应用)，可自刷新数据，且可在低于自刷新状态下的存储器刷新循环的默认频率的速率下执行操作，例如以便降低功效，其中质量损失例如因近似计算而很小。这些操作中的至少一些可包含执行如本文中所描述的逻辑运算，例如PIM操作，例如布尔运算。尽管可在自刷新状态下执行这些操作，但是此类执行可旨在提供当存储器装置不处于自刷新状态且正在与主机交互时可存取的结果。
虽然本文中已说明及描述包含感测电路、感测放大器、计算组件、动态锁存器、隔离装置及/或移位电路的各种组合及配置的实例实施例，但本发明的实施例不限于本文中明确列举的那些组合。本文中所揭示的存储器装置、控制器、计数寄存器、模式寄存器、存储器阵列、感测电路、逻辑电路及/或高速缓冲存储器的其它组合及配置明确地包含在本发明的范围内。
尽管本文已说明及描述特定实施例，但所属领域的一般技术人员将明白，经计算以实现相同结果的布置可替换所展示的特定实施例。本发明旨在涵盖本发明的一或多个实施例的调适或变动。应理解，上文描述是以说明性方式且非限制性方式进行。在审阅上文描述后，上述实施例的组合及本文中未具体描述的其它实施例对于所属领域的技术人员来说将是显而易见的。本发明的一或多个实施例的范围包含其中使用上述结构及方法的其它应用。因此，应参考所附权利要求书连同此权利要求书所赋予的等效物的全部范围确定本发明的一或多个实施例的范围。
在前文具体实施方式中，出于简化本发明的目的，将一些特征一起分组在单个实施例中。这种发明方法不应被解释为反映本发明的所揭示实施例必须使用比每一权利要求中明确列举的特征更多的特征的意图。而是，如所附权利要求书所反映，发明标的物在于少于单个所揭示实施例的所有特征。因此，所附权利要求书在此并入具体实施方式中，其中每一权利要求自身作为单独实施例。

Claims (14)

1.一种用于执行存储器操作的设备，其包括：
存储器单元阵列(130)；
感测电路(150)，其耦合到所述存储器单元，其中所述感测电路包括：
感测放大器(406)，其包括直接连接到数字线并通过传输门连接到操作选择逻辑的主锁存器；和
计算组件(431)，其包括直接耦合到所述操作选择逻辑的辅助锁存器；
控制器(140)，其耦合到所述阵列，所述控制器经配置以引导：
经由计数寄存器(136)对存储在所述存储器单元阵列中的数据执行逻辑运算，所述计数寄存器包括经配置以在内部生成刷新循环的芯片上振荡器，其中所述计数寄存器包括对存储在所述阵列中的所述数据的引用，并且其中所述控制器经配置以当所述阵列处于自刷新状态时，通过所述计数寄存器以引导在对应于对存储在所述存储器单元中的数据执行存储器刷新循环的频率的速率下执行所述逻辑运算；以及
模式寄存器(138，238)，其包括多个模式(235，237，239)以通过改变所述计数寄存器(136)中的刷新频率设置来实现默认自刷新频率的调整，其中所述计算组件经配置以结合存储在耦合到所述阵列的感测电路(150)中的第二数据值对使用耦合到所述阵列中的存储器单元的感测线读取的第一数据值执行逻辑运算；及
其中所述控制器经配置以使得在执行所述逻辑运算之前从所述阵列的第一存储器单元检索所述第一数据值，且从所述阵列的第二存储器单元检索所述第二数据值，并将其加载到所述感测电路(150)的所述计算组件(431)中，以及
其中所述模式寄存器(138，238)包括多个可选择模式(235，237，239)，所述多个可选择模式经配置以实现：
在所述自刷新状态(239)下不执行所述逻辑运算；
在对应于存储在所述存储器单元(235)中的所述数据的存储器刷新循环的默认频率的速率下执行所述逻辑运算；
在与存储在所述存储器单元(237)中的所述数据的存储器刷新循环的所述默认频率不同的速率下执行所述逻辑运算；
其中通过调整所述存储器刷新循环频率来实现在与所述默认频率不同的速率下执行所述逻辑运算。
2.根据权利要求1所述的设备，其中：
所述设备进一步包括主机(110)；且
在所述自刷新状态下执行所述逻辑运算期间，所述控制器与所述主机之间的输入/输出电路(144、154、157)是空闲的。
3.根据权利要求1所述的设备，其中：
所述设备经配置使得在所述自刷新状态下执行所述逻辑运算期间，不从所述设备的主机接收刷新信号。
4.根据权利要求1到3中任一权利要求所述的设备，其中所述设备进一步包括耦合到所述控制器的所述计数寄存器。
5.根据权利要求1到3中任一权利要求所述的设备，其中所述控制器经配置以引导在对应于对存储在所述存储器单元中的所述数据执行存储器刷新循环的所述频率的速率下执行所述逻辑运算。
6.根据权利要求1到3中任一权利要求所述的设备，其中所述感测电路经配置以在通过所述感测电路对所述数据执行自刷新操作期间，对所述数据执行所述逻辑运算。
7.根据权利要求1到3中任一权利要求所述的设备，其中所述模式寄存器(138)经配置以：
接收从所述多个模式(235、237、239)进行选择以用于当所述阵列处于所述自刷新状态时对存储在所述存储器单元中的数据执行所述逻辑运算的指示；及
设置存储在所述模式寄存器中的微码指令中的位以能够使用选定模式执行所述逻辑运算。
8.一种用于操作存储器装置(120)的方法，其中所述存储器装置包括：
存储器单元阵列(130)；
模式寄存器(138、238)；
感测电路(150)，其耦合到所述存储器单元，其中所述感测电路包括感测放大器(406)和计算组件(431)；以及
控制器(140)，其耦合到所述阵列，所述控制器经配置以引导经由计数寄存器(136)对存储在所述存储器单元阵列中的数据执行逻辑运算，
所述方法包括：
在所述模式寄存器(138、238)中，从多个模式(235、237、239)进行选择以用于执行逻辑运算，其中所述多个模式实现所述计数寄存器(136)中的自刷新频率设定的调整，其中所述计数寄存器(136)包括经配置以在内部生成刷新循环的芯片上振荡器，其中所述计数寄存器包括对存储在所述存储器单元阵列中的数据的引用，并且其中所述控制器(140)经配置以当所述阵列处于自刷新状态时，通过所述计数寄存器以引导在对应于对存储在所述存储器单元中的数据的存储器刷新循环的执行的频率的速率下执行所述逻辑运算，且其中所述模式寄存器(138、238)包括所述多个模式(235、237、239)以通过改变所述计数寄存器(136)
中的所述刷新频率设置来实现默认自刷新频率的调整；
当所述存储器装置处于所述自刷新状态时，对存储第一存储器单元中的第一数据值和存储在第二存储器单元中的第二数据值执行对应于经选定模式的所述逻辑运算；以及
结合从所述第二存储器单元检索并存储在所述存储器装置的所述感测电路(150)中的所述第二数据值，对从所述第一存储器单元检索的所述第一数据值进行逻辑运算，
其中，在所述感测电路中，使用耦合到所述计算组件(431)的所述感测放大器(406)来执行所述逻辑运算，其经配置以读取所述第一数据值并存储所述第二数据值，
其中在执行所述逻辑运算之前将所述第二数据值加载到所述感测电路(150)的所述计算组件(431)，
其中所述感测放大器(406)包括直接连接到数字线并通过传输门连接到操作选择逻辑的主锁存器，且所述计算组件(431)包括直接耦合到所述操作选择逻辑的辅助锁存器，以及
其中所述模式寄存器(138，238)包括多个可选择模式(235、237、239)，所述多个可选择模式经配置以实现：
在所述自刷新状态(239)下不执行所述逻辑运算；
在对应于存储在所述存储器单元(235)中的所述数据的存储器刷新循环的默认频率的速率下执行所述逻辑运算；及
在与存储在所述存储器单元(237)中的所述数据的存储器刷新循环的所述默认频率不同的速率下执行所述逻辑运算；
其中通过调整所述存储器刷新循环频率来实现在与所述默认频率不同的速率下执行所述逻辑运算。
9.根据权利要求8所述的方法，其中所述方法进一步包含：
调整对存储在所述存储器单元(321-1、337)中的所述数据执行存储器刷新循环的频率；及
在对应于执行所述存储器刷新循环的所述经调整频率的速率下执行所述逻辑运算操作。
10.根据权利要求8所述的方法，其中执行逻辑运算包括利用所述感测放大器(406)感测存储器单元中的数据。
11.根据权利要求8到10中任一权利要求所述的方法，其中执行所述逻辑运算包括控制每一逻辑运算以对应于所述计数寄存器(136)的周期，所述计数寄存器(136)控制对存储在所述存储器单元中的所述数据执行存储器刷新循环的频率。
12.根据权利要求8到10中任一权利要求所述的方法，其中在所述自刷新状态下执行所述逻辑运算包括在所述存储器的低功率或所述自刷新状态下执行逻辑运算。
13.根据权利要求8到10中任一权利要求所述的方法，其中所述方法进一步包含在不与主机(110)交互的情况下执行所述逻辑运算。
14.根据权利要求8到10中任一权利要求所述的方法，其中在所述自刷新状态下执行所述逻辑运算包括执行存储器内处理PIM操作以提供当所述存储器装置不处于所述自刷新状态且与主机交互时可存取的结果。
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