JP2000315942A

JP2000315942A - 位相比較回路及び位相調整回路

Info

Publication number: JP2000315942A
Application number: JP11124413A
Authority: JP
Inventors: Tatsuya Saito; 達也齊藤; Hiroki Yamashita; 寛樹山下; Tomohisa Iwanaga; 知久岩永
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-04-30
Filing date: 1999-04-30
Publication date: 2000-11-14

Abstract

(57)【要約】【課題】他の回路が発生するノイズや電源電位の変動
等の外来ノイズがあっても、その影響を受けない位相比
較回路及び位相調整回路を得る。【解決手段】位相比較回路は、複数の遅延回路ユニッ
ト１０１〜１０５を接続することにより構成される。遅
延回路ユニット１０１は、論理信号が伝播する遅延素子
１０１１、１０１２と、それらを伝播する論理信号の論
理値を検出し比較する比較素子１０１３と、その比較結
果によって論理信号の伝播を制御する伝播制御素子１０
１４、１０１５とからなる。被比較信号１０６は、遅延
回路ユニット１０１から１０５へと伝播し、また、基準
信号１０７は、１０５から１０１へと伝播する。そし
て、特定の遅延回路ユニット、例えば１０３で被比較信
号と基準信号の位相が一致することを比較素子１０３３
により検出する。また、その検出結果により伝播制御素
子１０３４、１０３５を制御して被比較信号及び基準信
号の伝播を抑止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、位相比較回路及び
位相調整回路に係り、特に、複数の論理信号間でその論
理値が変化するタイミングの違い、すなわち、論理信号
間の位相差を検出する移送比較回路、及び、その位相差
を所望の値に調整する位相調整回路に関する。

【０００２】

【従来の技術】一般に、計算機等の論理回路装置におい
て、例えば、その装置内部の複数の論理回路がシステム
クロック信号に同期して動作する場合、そのシステムク
ロック信号の位相をそれらの論理回路間で等しく合わせ
る必要がある。また、例えば、複数の論理回路間で論理
信号を送受信する場合、送信側の論理回路及び受信側の
論理回路のそれぞれで、送受信する論理信号の位相を所
望の値にそろえる必要がある。このような要求を実現す
ることのできる回路に関する技術として、複数の論理信
号間でその論理値が変化するタイミングを比較検出する
位相比較回路、その比較結果により各論理信号の遅延時
間を所望の値に調整する位相調整回路が知られている。
なお、位相比較回路、位相調整回路に関する従来技術と
して、例えば、特開平２−１６８３０８号公報等に記載
された技術が知られている。

【０００３】図８は従来技術による位相比較回路の構成
例を示す図、図９は図８に示す位相比較回路を使用した
位相調整回路の構成例を示す図であり、以下、図８、図
９を参照して従来技術による位相比較回路及び位相調整
回路の構成例について説明する。図８、図９において、
８０３、８０４はゲート回路、８０９は電位比較回路、
８１１はフリップフロップ回路（以下、ＦＦという）、
８１２はクロック生成回路、９０１は位相比較回路、９
０３は遅延制御回路、９０８は可変遅延回路、９０９〜
９１２はセレクタである。

【０００４】図８（ａ）に示す従来技術による位相比較
回路の例は、比較信号が入力される２つのゲート回路８
０３、８０４と、ゲート回路８０３、８０４からの信号
の電位を比較する電位比較回路８０９と、入力信号から
クロック信号を生成するクロック生成回路８１２と、電
位比較回路８０９からの信号及びクロック生成回路８１
２からのクロック信号を受けて比較結果信号を信号する
ＦＦ８１１とにより構成されている。

【０００５】図８（ａ）に示す回路において、位相比較
の対象となる被比較信号８０１と、位相比較の基準とな
る基準信号８０２とは、それぞれ、ゲート回路８０３、
８０４に入力される。ゲート回路８０３、８０４の出力
信号８０５、８０６は、電位比較回路８０９に与えら
れ、また他の出力信号８０７、８０８は、ゲート回路８
０４、８０３にそれぞれ与えられる。電位比較回路８０
９の出力信号８１０は、ＦＦ８１１に与えられる。ＦＦ
８１１には、被比較信号８０１及び基準信号８０２から
クロック生成回路８１２により生成されたクロック信号
８１３が与えられる。このクロック信号８１３は、２つ
の入力信号が入力された後、確実な比較の結果が得られ
るタイミングで出力される。このクロックにより、ＦＦ
８１２は、クロック信号８１３のタイミングで位相比較
結果を保持して信号８１４として出力する。

【０００６】前述した構成を持つ位相比較回路における
各信号のタイミング関係を図８（ｂ）に示しており、こ
の位相比較回路は、図８（ｂ）に示すように、ゲート回
路８０３、８０４の出力信号８０５、８０６に、論理値
がハイレベルでもローレベルでもない中間レベル信号８
１５が発生する時間帯があり、また、電位比較回路８０
９の出力信号８１０にも、論理値がハイレベルでもロー
レベルでもない中間レベル信号８１６が発生する時間帯
がある。

【０００７】このような中間レベル信号が発生する理由
は、回路の持つ性質によるものであり、次に説明する通
りである。すなわち、図８（ａ）に示す回路における２
つのゲート回路８０３、８０４は、相互にタスキ掛けの
負帰還回路を持ち、各ゲートに入力される信号８０１、
８０２がどちらもローレベルの場合に、出力信号８０
５、８０６として相補的な信号を出力するものである。
そして、この２つのゲートによる回路は、入力される信
号８０１、８０２が相互に異なるレベルとなる時間帯が
あり、その時間が短くなると、中間レベルの信号を比較
的長く出力する性質を持つ。この回路上の性質により中
間レベルの信号８１５が出力されることになる。また、
電位比較回路８０９は、基本的にアナログ信号の電位レ
ベルの比較を行っているもので、同一の電位レベルの信
号が入力された場合、判定不可能な信号が入力されたと
いう意味で中間レベルの信号８１６を出力する。

【０００８】図９に示す位相調整回路は、図８により説
明した位相比較回路９０１と、この位相比較回路９０１
からの信号を受けて可変遅延回路の遅延量を制御する遅
延制御回路９０３と、遅延量の異なる入力信号の１つを
選択する複数のセレクタ９０９〜９１２により構成され
る可変遅延回路９０８とにより構成されている。そし
て、各セレクタには、信号遅延用の１または複数のゲー
ト回路、ゲート回路の出力に遅延量調整用のコンデンサ
を接続した回路等を経た遅延量の異なる信号が入力され
ている。

【０００９】図９に示す位相調整回路において、位相比
較回路９０１からの位相比較結果信号９０２は、遅延制
御回路９０３に入力される。遅延制御回路９０３は、比
較結果９０２が入力されると、遅延制御信号９０４〜９
０７を順次カウントアップして出力するカウンタ回路で
ある。遅延制御信号９０４〜９０７は、可変遅延回路９
０８にそれぞれ入力され、対応して設けられているセレ
クタ回路９０９〜９１２を切り替えることによって、入
力信号９１３の位相を調整し、出力信号９１４として出
力する。

【００１０】

【発明が解決しようとする課題】前述した従来技術によ
る位相比較回路は、図８（ｂ）により説明したように、
ゲート回路が中間レベル信号８１５、８１６を出力する
時間帯がある。この中間レベル信号８１５、８１６は、
他の回路が発生するノイズや電源電位の変動等の影響を
受けやすいものである。このため、前述した従来技術に
よる位相比較回路は、この中間レベルの時間帯にそれら
のノイズの影響を受けると、誤った位相比較結果を出力
してしまうという問題点を有しており、また、この位相
比較回路を用いる位相調整回路は、誤った位相比較結果
を受けるため誤った位相調整を行ってしまうという問題
点を生じる。

【００１１】本発明の目的は、前述した従来技術の問題
点を解決し、中間レベル信号を発生させることのない、
従って、外来のノイズの影響を受けて誤った位相比較結
果を出力することのない位相比較回路及び位相調整回路
を提供することにある。

【００１２】

【課題を解決するための手段】本発明によれば前記目的
は、複数の論理信号間でその論理値が変化するタイミン
グを比較検出する位相比較回路において、前記位相比較
回路が、複数の論理信号のそれぞれを伝播するための複
数の遅延素子と、該遅延素子上を伝播する複数の論理信
号間の論理値を比較する比較素子と、比較結果によって
論理信号の伝播を制御する伝播制御素子とからなる遅延
回路ユニットを複数個接続して構成され、かつ、前記遅
延回路ユニット内を論理信号が伝播する方向が複数の論
理信号間で異なるように、前記論理信号が前記遅延回路
ユニットに入力されることにより達成される。

【００１３】また、前記目的は、複数の論理信号間での
論理値が変化するタイミングを調整する位相調整回路に
おいて、前記位相調整回路が、複数の論理信号のそれぞ
れを伝播するための複数の遅延素子と、該遅延素子上を
伝播する複数の論理信号間の論理値を比較する比較素子
と、比較結果によって論理信号の伝播を制御する伝播制
御素子とからなる遅延回路ユニットを複数個接続して構
成され、かつ、前記遅延回路ユニット内を論理信号が伝
播する方向が複数の論理信号間で異なるように、前記論
理信号が前記遅延回路ユニットに入力され、前記遅延回
路のうち位相調整が行われる論理信号を伝播する遅延回
路が可変遅延回路であり、該可変遅延回路が、他の遅延
回路ユニットの比較素子による比較結果により制御され
ることにより達成される。

【００１４】

【発明の実施の形態】以下、本発明による位相比較回路
及び位相調整回路の実施形態を図面により詳細に説明す
る。

【００１５】図１は本発明の一実施形態による位相比較
回路の基本構成を説明するブロック図、図２は図１に示
す位相比較回路の各信号のタイミングを説明する図、図
３は図１に示す位相調整回路の具体的な構成を示すブロ
ック図である。図１、図３において、１０１〜１０５、
３０１は遅延回路ユニット、１０ｉ１、１０ｉ２（ｉ＝
１〜５）は遅延素子、１０ｉ４、１０ｉ５（ｉ＝１〜
５）は伝播制御素子、１０ｉ３（ｉ＝１〜５）は比較素
子、３０２、３０３は１入力アンプゲート、３０４は２
入力ＮＡＮＤゲート、３０５は１入力インバータゲー
ト、３０６、３０７は２入力ＡＮＤゲートである。

【００１６】図１に示す本発明の一実施形態による位相
比較回路は、複数の遅延回路ユニット１０１〜１０５が
接続されて構成されている。図１に示す例は、遅延回路
ユニットを５個接続した場合を例に示しているが、ユニ
ット数はさらに多数であってもよい。遅延回路ユニット
１０１は、論理信号が伝播する遅延素子１０１１、１０
１２と、それらの素子を伝播する論理信号の論理値を比
較検出する比較素子１０１３と、その比較結果によって
論理信号の伝播を制御する伝播制御素子１０１４、１０
１５とにより構成されている。そして、後述するよう
に、遅延素子１０１１と、１０１２とは、信号の伝播方
向が逆であり、また、伝播制御素子１０１４と、１０１
５とも、信号の伝播方向が逆となっている。他の遅延回
路ユニット１０２〜１０５も、遅延回路ユニット１０１
と同様に構成されている。

【００１７】位相比較の対象となる被比較信号１０６
は、遅延回路ユニット１０１に与えられ、遅延素子１０
１１、伝播制御素子１０１４を介して次の遅延回路ユニ
ット１０２に伝播する。この信号は、同様にユニット１
０２から１０３、１０４、１０５へと伝播する。また、
位相比較の基準となる基準信号１０７は、遅延回路ユニ
ット１０５に与えられ、遅延素子１０５２、伝播制御素
子１０５５を介して次の遅延回路ユニット１０４に伝播
する。この信号は、同様にユニット１０４から１０３、
１０２、１０１へと伝播する。すなわち、被比較信号１
０６と基準信号１０７とは、複数接続されている遅延回
路ユニットの一端と他端とから入力されて、逆方向に伝
播する。

【００１８】前述した本発明の位相比較回路の動作を説
明する各部の信号波形のタイミング関係を示す図２にお
いて、Ｔは、１つの遅延回路ユニットを被比較信号及び
基準信号が通過するのに必要な時間を示している。被比
較信号１０６は、遅延回路ユニット１０１、１０２、１
０３を伝播する間に、その伝播遅延によって波形Ｓ０
１、Ｓ０２、Ｓ０３として示すようにその位相がＴずつ
変化する。また同様に、基準信号１０７は、遅延回路ユ
ニット１０５、１０４、１０３を伝播する間に、その伝
播遅延によって波形Ｓ１５、Ｓ１４、Ｓ１３に示すよう
にその位相がＴずつ変化する。

【００１９】前述したように各遅延回路ユニットで位相
が変化することによって、図１に示す位相比較回路は、
特定の遅延回路ユニットで被比較信号と基準信号との位
相、すなわちそれらの論理値が到着するタイミングが一
致する場合が生じる。図２では遅延回路ユニット１０３
で前述のタイミングが一致する場合を例として示してい
る。図２において、波形Ｓ０３とＳ１３とのように被比
較信号と基準信号との位相が一致すると、遅延回路ユニ
ット１０３の比較素子１０３３は、比較結果信号として
一致信号Ｓ２３を出力する。

【００２０】また、この一致信号Ｓ２３は、伝播制御素
子１０３４に与えられている。この結果、伝播制御素子
１０３４は、被比較信号の伝播を抑止し、波形Ｓ０４、
Ｓ０５として示すように、遅延回路ユニット１０４、１
０５には被比較信号を伝えない。同時に、結果信号Ｓ２
３は、伝播制御素子１０３５にも与えられている。この
結果、伝播制御素子１０３５によって基準信号の伝播も
抑止しされ、波形Ｓ１２、Ｓ１１に示すように、遅延回
路ユニット１０２、１０１には基準信号が伝えられな
い。この結果、遅延回路ユニット１０１、１０２、及
び、１０４、１０５では、被比較信号と基準信号との論
理値が一致することはなく、これらのユニット内の比較
素子１０１３、１０２３、及び、１０４３、１０５３
は、比較結果信号として不一致信号Ｓ２１、Ｓ２２、Ｓ
２４、Ｓ２５を出力する。

【００２１】前述したように、本発明の実施形態による
位相比較回路は、被比較信号と基準信号との位相が一致
する遅延回路ユニットのみが比較結果信号として一致信
号を出力し、他のユニットが不一致信号を出力する。こ
のため、本発明の実施形態による位相比較回路は、どの
ユニットで一致信号が出力されるかを見ることにより、
被比較信号と基準信号との位相差を定量的に比較するこ
とができる。例えば、図１の回路において、１つのユニ
ットを被比較信号及び基準信号が通過するのに必要な時
間がＴの場合、基準信号に対する被比較信号の位相差Δ
Ｔは、それぞれ、次のようになる。

【００２２】ユニット１０１で一致した場合：ΔＴ＝４
×Ｔ−０×Ｔ＝４Ｔユニット１０２で一致した場合：ΔＴ＝３×Ｔ−１×Ｔ
＝２Ｔユニット１０３で一致した場合：ΔＴ＝２×Ｔ−２×Ｔ
＝０ユニット１０４で一致した場合：ΔＴ＝１×Ｔ−３×Ｔ
＝−２Ｔユニット１０５で一致した場合：ΔＴ＝０×Ｔ−４×Ｔ
＝−４Ｔなお、前記式は、被比較信号の位相が遅れている方向を
正として示している。

【００２３】また、前述した本発明の一実施形態による
位相比較回路は、位相の一致不一致の判定を被比較信号
と基準信号との論理値の比較により行っているので、図
２に示したように、その比較結果の信号としては論理値
ハイレベルあるいはローレベルの信号のみが出力される
ことになり、中間レベルの信号が出力されることはな
い。このため、本発明の実施形態による位相比較回路
は、外来ノイズや電源変動の影響を受けることなく、正
しい位相比較結果を出力することができる。

【００２４】図１により説明した本発明の実施形態によ
る位相比較回路の基本構成を、論理ゲート回路により構
成した具体的例を図３に示している。図３における回路
ブロック３０１は、図１の遅延回路ユニット１０１に相
当するものであり、６つのゲートにより構成されてい
る。そして、図１の遅延素子１０１１、１０１２は、１
入力アンプゲート３０２、３０３により、比較素子１０
１３は、２入力ＮＡＮＤゲート３０４と１入力インバー
タゲート３０５とにより、伝播制御素子１０１４、１０
１５は、２入力ＡＮＤゲート３０６、３０７によりそれ
ぞれ構成されている。また、他の遅延回路ユニットも同
様に構成される。このような具体的な回路により、実際
的な位相比較回路を構成することができる。

【００２５】図４は本発明の一実施形態による位相調整
回路の基本構成を説明するブロック図、図５は可変遅延
素子の構成例を示すブロック図、図６は図４に示す位相
調整回路の各信号のタイミングを説明する図、図７は可
変遅延素子の具体的な構成例を示すブロック図である。
図４、図５、図７において、４０１〜４０５は遅延回路
ユニット、４０ｉ１（ｉ＝１〜５）は可変遅延素子、４
０ｉ２（ｉ＝１〜５）は遅延素子、４０ｉ４、４０ｉ５
（ｉ＝１〜５）は伝播制御素子、４０ｉ３（ｉ＝１〜
５）は比較素子である。

【００２６】図４に示すように、本発明の一実施形態に
よる位相調整回路は、図１の場合と同様に複数個の遅延
回路ユニット４０１〜４０５を接続して構成されてい
る。図４に示す例も、遅延回路ユニットを５個接続した
場合を例に示しているが、ユニット数はさらに多数であ
ってもよい。また、図４における遅延素子４０ｉ２と、
それらを伝播する論理信号の論理値を検出し比較する比
較素子４０ｉ３と、その比較結果によって論理信号の伝
播を制御する伝播制御素子４０ｉ４、４０ｉ５とは、図
１の場合の１０ｉ２、１０ｉ３、１０ｉ４、１０ｉ５と
同様な素子により構成される。

【００２７】そして、図４に示す位相調整回路が図１に
より説明した位相比較回路と異なる点は、遅延回路ユニ
ット４０１〜４０３内で論理信号が伝播する図１におけ
る遅延素子１０ｉ１に代わり可変遅延素子４０ｉ１を用
い、その遅延量の制御にのために他の遅延回路ユニット
の比較素子の比較結果を用いる点である。図示例では、
可変遅延素子４０１１、４０２１、４０３１は、他の遅
延回路ユニット４０３〜４０５の比較素子４０３３、４
０４３、４０５３からの比較結果によりその遅延量の制
御が行われている。なお、図示例では、遅延回路ユニッ
ト４０４、４０５内の可変遅延素子４０４１、４０５１
の遅延量の制御を行っていない。

【００２８】可変遅延素子４０１１は、その詳細を図５
に示すように、遅延制御回路５０１と可変遅延回路５０
２とにより構成される。遅延制御回路５０１は、比較素
子４０３３から比較結果信号を受けた場合、可変遅延回
路５０２の遅延量を増加もしくは減少させる。この可変
遅延素子４０１１によって、遅延回路ユニット４０１内
を被調整信号が通過するのに必要な時間を、この例で
は、初期状態でＴ、一致信号を受けた場合に3×Ｔに切
り替える。なお、基準信号が４０１内を通過するのに必
要な時間は、この例ではＴであるとする。

【００２９】図４に示す位相調整回路において、位相調
整の対象となる被調整信号４０６は、図１の場合と同様
に遅延回路ユニット４０１に与えられ、可変遅延素子４
０１１、伝播制御素子４０１４を介して次のユニット４
０２に伝播する。同様に、被調整信号４０６は、ユニッ
ト４０２から４０３、４０４、４０５へと伝播してい
く。また、位相比較の基準となる基準信号４０７も、図
１の場合と同様に、遅延回路ユニット４０５に与えら
れ、遅延素子４０５２、伝播制御素子４０５５を介して
次のユニット４０４に伝播する。同様に、基準信号４０
７は、ユニット４０４から４０３、４０２、４０１へと
伝播していく。

【００３０】次に、前述のように構成される本発明の実
施形態による位相調整回路の動作について、位相調整回
路の各部の信号波形のタイミング関係を示している図６
を参照して説明する。図６には、初期状態での被調整信
号と基準信号との位相差がΔＴ＝０で、比較結果信号の
基準信号との位相差がΔＴ’＝２×Ｔの場合に、位相調
整を行うことによりそれらの位相を遅延回路ユニット４
０２で一致させ、基準信号との位相差がΔＴ’＝３×Ｔ
である一致信号を比較結果信号として得る例について示
している。

【００３１】図６において、（Ａ）の時間帯は初期状態
の波形を示している。図２と同様に、被比較信号４０６
は、遅延回路ユニット４０１、４０２、４０３を伝播す
る間に、その伝播遅延によって波形Ｓ０１、Ｓ０２、Ｓ
０３として示すようにその位相がＴずつ変化する。ま
た、基準信号４０７は、遅延回路ユニット４０５、４０
４、４０３を伝播する間に、その伝播遅延によって波形
Ｓ１５、Ｓ１４、Ｓ１３として示すようにその位相がＴ
ずつ変化する。このため、遅延回路ユニット４０３でそ
れらの論理値の到着するタイミングが波形Ｓ０３とＳ１
３とに示すように一致し、比較素子４０３３は比較結果
信号として一致信号Ｓ２３を出力する。この一致信号
は、伝播制御素子４０３４、４０３５に与えられ、これ
により、被調整信号及び基準信号の伝播が抑止される。
この結果、後段の遅延回路ユニットにこれらの信号が伝
播されることはなく、信号Ｓ０４、Ｓ０５、Ｓ１２、Ｓ
１１は現れない。

【００３２】前述で説明したように動作により、本発明
の実施形態による位相調整回路は、被調整信号と基準信
号との位相の一致する遅延回路ユニットが所望の遅延回
路ユニット４０２と異なりユニット４０３まで届く場
合、比較素子４０３３の出力が遅延回路ユニット４０１
の位相調整素子４０３１を制御し、被調整信号がユニッ
ト４０２に到達するまでの遅延時間を増加させるので、
被調整信号の位相が基準信号に対して遅れる。これによ
り、被調整信号と基準信号とは、遅延回路ユニット４０
２で一致するようになり、比較結果信号として基準信号
との位相差がΔＴ’＝３×Ｔである一致信号を得ること
ができる。

【００３３】また、図４に示す位相調整回路において
も、図１により説明した位相比較回路と同一の原理を用
いており、位相の一致不一致の判定を被比較信号と基準
信号との論理値の比較によってのみ行っているので、そ
の比較結果としては、論理値ハイレベルあるいはローレ
ベルのみが出力され、中間レベルが出力されることがな
い。このため、本発明の実施形態による位相調整回路
は、外来ノイズや電源変動の影響を受けることなく、正
しい位相調整結果を得ることができる。

【００３４】次に、図７を参照して可変遅延素子を論理
ゲート回路で構成した具体例について説明する。

【００３５】図７に示す可変遅延素子の例は、遅延制御
回路５０１を２つのＮＯＲゲートと１つのインバータゲ
ートと１つのＡＮＤゲートとにより構成し、可変遅延回
路５０２を４つのインバータゲートと１つのＡＮＤ−Ｎ
ＯＲゲートとにより構成した例である。そして、遅延制
御回路５０１には、制御をＲesetするためのリセット端
子が設けられている。なお、図４に示す本発明の実施形
態による位相調整回路の基本構成を論理ゲート回路によ
り構成するためには、図３に示した位相比較回路におけ
る１入力アンプゲートを、図７に示した可変遅延素子に
より置き換えて実現することができる。

【００３６】前述で説明した位相調整回路の実施形態
は、可変遅延素子の遅延量をＴから３×Ｔへと増加させ
る場合を例として説明したが、本発明は、遅延量を減少
させるように構成することも可能である。また、前述で
は、被調整信号の位相のみを変化させる場合を例として
説明したが、本発明は、基準信号の位相も変化させるよ
うに構成することも可能である。

【００３７】また、前述で説明した本発明の実施形態
は、１つの被調整信号と１つの基準信号との位相比較あ
るいは位相調整を行う場合の構成について説明したが、
本発明は、遅延回路ユニット内の遅延素子、比較素子、
伝播制御素子等の数を増加させることにより、複数の論
理信号間での位相比較あるいは位相調整を行う回路を構
成することもできる。

【００３８】さらに、前述で説明した本発明の実施形態
は、システムクロック信号のようなデューティー比が５
０％で単純な繰り返し波形を、被比較信号や基準信号に
用いた場合を例として説明したが、本発明は、一般の論
理信号のようにデータのパターンが一定でない信号を扱
う論理回路であっても、テストパターンのような単純な
繰り返しのデータを一般の論理信号の代わりに被比較信
号や基準信号に用いて位相比較あるいは位相調整を行う
ことにより、本発明の実施形態による位相比較回路及び
位相調整回路をそれらの回路に適用することができる。

【００３９】

【発明の効果】以上説明したように本発明によれば、中
間レベル信号を発生させることのない、従って、外来の
ノイズや電源電位の変動等の影響を受けて誤った位相比
較結果を出力することのない位相比較回路及び位相調整
回路を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態による位相比較回路の基本
構成を説明するブロック図である。

【図２】図１に示す位相比較回路の各信号のタイミング
を説明する図である。

【図３】図１に示す位相調整回路の具体的な構成を示す
ブロック図である。

【図４】本発明の一実施形態による位相調整回路の基本
構成を説明するブロック図である。

【図５】可変遅延素子の構成例を示すブロック図であ
る。

【図６】図４に示す位相調整回路の各信号のタイミング
を説明する図である。

【図７】可変遅延素子の具体的な構成例を示すブロック
図である。

【図８】従来技術による位相比較回路の構成例を示す図
である。

【図９】図８に示す位相比較回路を使用した位相調整回
路の構成例を示す図である。

【符号の説明】

１０１〜１０５、３０１、４０１〜４０５遅延回路ユ
ニット１０ｉ１、１０ｉ２、４０ｉ２（ｉ＝１〜５）遅延素
子１０ｉ４、１０ｉ５、４０ｉ４、４０ｉ５（ｉ＝１〜
５）伝播制御素子１０ｉ３、４０ｉ３（ｉ＝１〜５）比較素子３０２、３０３１入力アンプゲート３０４２入力ＮＡＮＤゲート３０５１入力インバータゲート３０６、３０７２入力ＡＮＤゲート４０ｉ１（ｉ＝１〜５）可変遅延素子５０１遅延制御回路５０２可変遅延回路８０３、８０４ゲート回路８０９電位比較回路８１１フリップフロップ回路（ＦＦ）８１２クロック生成回路９０１位相比較回路９０３遅延制御回路９０８可変遅延回路９０９〜９１２セレクタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者岩永知久東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内Ｆターム(参考） 5B079 CC02 CC08 CC14 DD06 DD17 5J001 AA11 BB05 BB08 BB09 BB11 BB12 BB14 CC03 DD03 DD04 5J039 JJ14 JJ20 KK10 KK13 KK20 MM01 MM08

Claims

【特許請求の範囲】

【請求項１】複数の論理信号間でその論理値が変化す
るタイミングを比較検出する位相比較回路において、前
記位相比較回路が、複数の論理信号のそれぞれを伝播す
るための複数の遅延素子と、該遅延素子上を伝播する複
数の論理信号間の論理値を比較する比較素子と、比較結
果によって論理信号の伝播を制御する伝播制御素子とか
らなる遅延回路ユニットを複数個接続して構成され、か
つ、前記遅延回路ユニット内を論理信号が伝播する方向
が複数の論理信号間で異なるように、前記論理信号が前
記遅延回路ユニットに入力されることを特徴とする位相
比較回路。
【請求項２】複数の論理信号間での論理値が変化する
タイミングを調整する位相調整回路において、前記位相
調整回路が、複数の論理信号のそれぞれを伝播するため
の複数の遅延素子と、該遅延素子上を伝播する複数の論
理信号間の論理値を比較する比較素子と、比較結果によ
って論理信号の伝播を制御する伝播制御素子とからなる
遅延回路ユニットを複数個接続して構成され、かつ、前
記遅延回路ユニット内を論理信号が伝播する方向が複数
の論理信号間で異なるように、前記論理信号が前記遅延
回路ユニットに入力され、前記遅延回路のうち位相調整
が行われる論理信号を伝播する遅延回路が可変遅延回路
であり、該可変遅延回路が、他の遅延回路ユニットの比
較素子による比較結果により制御されることを特徴とす
る位相調整回路。