JPH04247716A - Ｅｃｌ信号をｃｍｏｓ信号へ変換する装置及び方法 - Google Patents

Ｅｃｌ信号をｃｍｏｓ信号へ変換する装置及び方法

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JPH04247716A
JPH04247716A JP3241782A JP24178291A JPH04247716A JP H04247716 A JPH04247716 A JP H04247716A JP 3241782 A JP3241782 A JP 3241782A JP 24178291 A JP24178291 A JP 24178291A JP H04247716 A JPH04247716 A JP H04247716A
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JP
Japan
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transistor
coupled
signal
node
converting
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Application number
JP3241782A
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English (en)
Inventor
Robert J Bosnyak
ロバート　ジェイ．　ボスニヤック
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Semiconductor Corp
Original Assignee
National Semiconductor Corp
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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    • H03K3/356017—Bistable circuits using additional transistors in the input circuit

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はエミッタ結合論理（ＥＣ
Ｌ）から相補的金属酸化物半導体（ＣＭＯＳ）への変換
器に関するものであって、更に詳細には、内部的に発生
されるダイナミック基準電圧を使用する改良された高速
のＥＣＬ−ＣＭＯＳ変換器に関するものである。
【０００２】
【従来の技術】バイポーラ技術とＣＭＯＳ技術の両方の
利点を単一の半導体集積回路（ＩＣ）上に組合わせたＢ
ｉＣＭＯＳ技術の出現により、ＥＣＬ−ＣＭＯＳ変換器
は、ＥＣＬ論理レベルからＣＭＯＳ論理レベルへ信号を
変換することが必要とされる。例えば、ＥＣＬ−ＣＭＯ
Ｓ変換器は、ＥＣＬ論理レベルにある相補的信号を対応
するＣＭＯＳ論理レベルにある相補的信号へ変換するた
めに使用することが可能である。
【０００３】ＥＣＬ回路は、４．５乃至５Ｖ電圧差の間
で動作し且つ上側電圧よりも−０．８Ｖ低い電圧から下
側電圧よりも２．０Ｖ高い電圧の範囲内の論理的スイン
グ（振れ）を有している。例えば、電圧差が−４．５Ｖ
から０．０Ｖへセットされる場合、−０．８Ｖから０．
０Ｖの範囲内の電圧を有する信号は論理高であり、且つ
−４．５Ｖから−１．６Ｖの範囲内の電圧を有する信号
は論理低である。
【０００４】ＣＭＯＳ回路も４．５乃至５Ｖの電圧差の
間で動作し、且つ上側電圧よりも１．５Ｖ低い電圧から
下側電圧よりも１．５Ｖ高い電圧の範囲内の論理的スイ
ングを有している。例えば、電圧差が−４．５Ｖから０
．０Ｖにセットされると、−１．５Ｖから０．０Ｖの範
囲内の電圧を有する信号は論理高であり、且つ−４．５
Ｖから−３．０Ｖの範囲内の電圧を有する信号は論理低
である。
【０００５】図１を参照すると、従来技術に基づく公知
のＥＣＬ−ＣＭＯＳ変換器回路が示されている。変換器
１０は、入力回路１２と、リセット回路１４と、相補的
出力回路１６及び１７とを有している。変換器１０は、
ＥＣＬ論理回路１８とＣＭＯＳ論理回路２０との間に結
合されている。
【０００６】２つのエミッタホロワトランジスタ２６及
び２８を使用して、ＥＣＬ回路１８からの相補的ＥＣＬ
出力信号を、入力回路１２の入力端において夫々ノード
をＢ及びＡへ供給している。第一エミッタホロワトラン
ジスタ２６は、そのベースをＥＣＬ回路出力ノード２４
へ結合しており、そのコレクタをＶｃｃへ結合しており
、且つそのエミッタをノードＢへ結合している。第二エ
ミッタホロワトランジスタ２８は、そのベースをＥＣＬ
回路出力端２２へ結合しており、そのコレクタをＶｃｃ
へ結合しており、且つそのエミッタをノードＡへ結合し
ている。Ｖｃｃは、本回路の最も高い供給電圧に等しく
、それは、この例においては、０．０Ｖに等しい。
【０００７】変換入力回路１２は第一エンハンスメント
ＰチャンネルトランジスタＭ１及び第二エンハンスメン
トＰチャンネルトランジスタＭ２を有している。トラン
ジスタＭ１は、そのソースＳをノードＡへ結合しており
、且つそのドレインＤをノードＣへ結合している。トラ
ンジスタＭ２はそのソースＳをノードＢへ結合しており
、且つそのドレインＤをノードＤへ結合している。トラ
ンジスタＭ１及びＭ２のゲートは、外部電圧基準回路３
０によって発生される共通基準電圧Ｖｒｅｆ　へ結合さ
れる。
【０００８】リセット回路１４は、第一Ｎチャンネルエ
ンハンスメントトランジスタＭ３と、第二Ｎチャンネル
エンハンスメントトランジスタＭ４と、第三Ｎチャンネ
ルエンハンスメントトランジスタＭ５と、第四Ｎチャン
ネルエンハンスメントトランジスタＭ６とを有している
。Ｍ３は、そのドレインＤをノードＣへ結合しており、
そのゲートをノードＢへ結合しており、且つそのソース
ＳをノードＥへ結合している。Ｍ４は、そのドレインＤ
をノードＤへ結合しており、そのゲートをノードＡへ結
合しており、且つそのソースＳをノードＦへ結合してい
る。トランジスタＭ５は、そのドレインＤをノードＥへ
結合しており、そのゲートをノードＤへ結合しており且
つそのソースＳを接地へ結合している。トランジスタＭ
６は、そのドレインＤをノードＥへ結合しており、その
ゲートをノードＤへ結合しており、且つそのソースＳを
接地へ結合している。
【０００９】出力回路１６及び１７は公知のＣＭＯＳイ
ンバータであり、Ｖｃｃと接地とのＣＭＯＳ論理範囲の
間で動作する。出力回路１６は、Ｐチャンネルエンハン
スメントトランジスタＭ７とＮチャンネルエンハンスメ
ントトランジスタＭ８とを有している。トランジスタＭ
７は、そのソースＳをＶｃｃへ結合しており、そのゲー
トをノードＣへ結合しており、且つそのドレインをＶｏ
ｕｔ　へ結合している。トランジスタＭ８は、そのドレ
インＤをＶｏｕｔ　へ結合しており、そのゲートをノー
ドＣへ結合しており、且つそのソースＳを接地へ結合し
ている。出力回路１７は、Ｐチャンネルエンハンスメン
トトランジスタＭ２２とＮチャンネルエンハンスメント
トランジスタＭ２３とを有しており、それらは出力変換
回路１６と同一の態様で配設されている。
【００１０】図２を参照すると、図１に示した回路のＥ
ＣＬ−ＣＭＯＳ変換動作を示したタイミング線図が図示
されている。この線図は、３つのセクションに分割され
ている。第一セクションＩにおいては、０．８Ｖと−２
．０Ｖとの間のＥＣＬノードＡ及びＢのスイッチング動
作が示されている。第二セクションＩＩにおいては、−
１．０Ｖと−４．５Ｖとの間のノードＣ及びＤのスイッ
チング動作が示されている。セクションＩＩＩにおいて
は、Ｖｏｕｔ　及び［Ｖｏｕｔ　］における−４．５Ｖ
と０．０Ｖの完全なＣＭＯＳ論理範囲の間のスイッチン
グ動作が示されている。変換器１０の動作期間中、ＥＣ
Ｌ論理回路１８は、夫々、ノード２２及び２４において
相補的なＥＣＬ信号を発生する。該ＥＣＬ信号はエミッ
タホロワトランジスタ２６及び２８を駆動するために使
用され、該トランジスタは、夫々、ノードＢ及びＡにお
いて低インピーダンスＥＣＬレベル信号を供給するため
に使用される。例えば、高ＥＣＬ信号がノード２４にお
いて与えられると、エミッタホロワトランジスタ２６は
そのエミッタにおいて高ＥＣＬ信号を発生し、且つノー
ドＢは−ＶＢＥ（−０．８Ｖ）のＡ　　ＶＯＨへプルア
ップされる。ノード２２における相補的低ＥＣＬ信号は
、ＥＣＬ装置の利得によって決定される如く、エミッタ
ホロワトランジスタ２８及びノードＡをＡＶＯＬ（−２
．０Ｖ）へ駆動する。ノードＡにおける電圧は、ノード
２２における電圧−トランジスタ２８のベース・エミッ
タ電圧降下に等しい。ＥＣＬ論理回路１８は約−１．２
Ｖであり且つトランジスタ２８のＶＢＥは約−０．８Ｖ
だからである。
【００１１】逆に、ノード２２が高ＥＣＬレベルにあり
且つノード２４が低ＥＣＬレベルにある場合には、エミ
ッタホロワトランジスタ２８及び２６はノードＡをＶＢ
Ｅ（−０．８Ｖ）のＶＯＨへプルアップさせるべく動作
し且つノードＢは−２．０Ｖにおける低状態に留まる。 ２個のエミッタホロワトランジスタ２６及び２８は、夫
々、トランジスタ２６及び２８のエミッタへ結合されて
いる電流源Ｓ１及びＳ２によって示される如く、電流を
散逸させる。
【００１２】変換入力回路１２は、ノードＡ及びＢにお
いて相補的なＥＣＬ信号を受取り、且つこれら２つの信
号の電圧を、ノードＡとＢの動作範囲の中間近傍の電圧
に設定されている基準電圧Ｖｒｅｆ　と比較する。その
比較に基づいて、トランジスタＭ１及びＭ２が、夫々、
相補的ノードＣ及びＤにおける電圧を制御するために使
用される。ノードＣ及びＤは２つの個別的な状態、即ち
、ＶＡＡＨ　（−１．０Ｖ）及びＶＡＡＬ　（−４．５
Ｖ）で動作する。ＶＡＡＨ　の電圧は完全なＣＭＯＳレ
ベルの中間である。
【００１３】ノードＡにおける電圧がＶｒｅｆ　＋ゲー
トスレッシュホールドＶＴ　よりも高い場合には、トラ
ンジスタＭ１がターンオンされ且つノードＣはＶＡＡＨ
　へプルアップされる。逆に、ノードＡにおける電圧が
Ｖｒｅｆ　よりも低い場合には、トランジスタＭ１はタ
ーンオフされる。同様に、ノードＢにおける電圧がＶｒ
ｅｆ　＋ＶＴ　よりも大きい場合には、トランジスタＭ
２がターンオンされ且つノードＤをＶＡＡＨ　へプルア
ップさせる。ノードＢにおける電圧信号がＶｒｅｆ　よ
りも低い場合には、トランジスタＭ２がターンオフされ
る。
【００１４】リセット回路１４は、ノードＣ及びＤに供
給される相補的信号をモニタし、且つトランジスタＭ１
及びＭ２が夫々ターンオンする場合にノードＣ及びＤの
電圧を調節する。例えば、トランジスタＭ１がターンオ
ンする場合、リセット回路１４はノードＤをＶＡＡＬ　
へプルダウンすべく動作する。ノードＢ及びＤが低電位
であり且つ夫々トランジスタＭ３及びＭ５のゲートへ結
合されていると、トランジスタＭ３及びＭ５がターンオ
フし且つノードＣはトランジスタＭ１によってＶＡＡＨ
　へプルアップされる。トランジスタＭ２がターンオフ
されると、トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６が上述
したものと相補的に動作してノードＤをリセット即ちＶ
ＡＡＨ　へプルアップさせる。
【００１５】出力変換回路１６及び１７は、夫々、ノー
ドＣ及びＤにおける中間レベル（ＶＡＡＨ　及びＶＡＡ
Ｌ　）相補的電圧信号を受取り、且つそれらを完全なＣ
ＭＯＳ論理範囲内における相補的信号へ変換する。変換
回路１６の動作期間中、ノードＣがＶＡＡＬ　における
低状態であると、トランジスタＭ７がターンオンされ且
つトランジスタＭ８がターンオフされる。その結果、Ｖ
ｏｕｔ　はＶｃｃと等しくなる。ノードＣが高状態であ
ると、トランジスタＭ７がターンオフされ且つトランジ
スタＭ８がターンオンされ、且つその結果、Ｖｏｕｔ　
はＶｓｓと等しくなる。出力変換回路１７は、同一の態
様で動作して、ノードＤがＶＡＡＨ　とＶＡＡＬ　との
間でスイッチする場合に、［Ｖｏｕｔ　］においてＣＭ
ＯＳ出力レベル信号を発生する。
【００１６】上述した従来のＥＣＬ・ＣＭＯＳ変換器は
多数の欠点を有している。第一に、Ｖｒｅｆ　を発生す
るためには、変換器１０の回路とは別個の特別の回路が
、変換回路１０を包含するダイ上において設計され、レ
イアウトされ且つ製造されることが必要である。従って
、外部基準回路３０を付加することは、その他の回路の
ために使用可能なダイ表面積を減少させる。基準回路３
０は、更に、ダイを製造するために必要とされる処理ス
テップの数及び複雑性を増加させ、そのことは、従来の
ＥＣＬ・ＣＭＯＳ変換器１０を有するＢｉＣＭＯＳＩＣ
の歩留りを著しく減少させる場合がある。
【００１７】従来の変換器１０に関連する別の問題は、
ＥＣＬ・ＣＭＯＳ変換に関して必要とされる時間である
。入力、リセット及び出力段１２，１４，１６，１７を
有する変換器１０は、ＥＣＬからＣＭＯＳへの変換を完
了するのに多数のゲート遅延を必要とする。一般的に、
従来技術のＥＣＬからＣＭＯＳ変換器１０の変換時間は
、約７００乃至８００ピコ秒の範囲内であり、それは、
現在の高速ＢｉＣＭＯＳ製品の多くのものにとって比較
的低速である。
【００１８】基準電圧Ｖｒｅｆ　も、変換器１０の変換
速度を遅滞化させる。Ｖｒｅｆ　はＣＭＯＳ動作範囲の
ほぼ中間に設定されるので、トランジスタＭ１及びＭ２
は、夫々、ノードＡ及びＢにおける電圧変化に応答して
ターンオン及びターンオフするのにより長い時間を必要
とする。
【００１９】従来のＥＣＬ・ＣＭＯＳ変換器１０の別の
問題は、エミッタ・ホロワトランジスタ２６及び２８の
電流源Ｓ１及びＳ２によって散逸される電流を利用する
ことがないという点である。
【００２０】
【発明が解決しようとする課題】本発明は、ＥＣＬレベ
ル信号をＣＭＯＳレベル信号へ変換するためにダイナミ
ックな内部的に発生される基準電圧を使用するＥＣＬ・
ＣＭＯＳレベル変換器を提供することである。
【００２１】
【課題を解決するための手段】本発明変換器は、ＥＣＬ
回路に結合された２個のエミッタホロワトランジスタか
らＥＣＬレベル信号を受取る入力変換回路を有している
。該入力変換回路は、エミッタホロワトランジスタが高
及び低ＥＣＬレベルの間でスイッチする場合に、該２個
のエミッタホロワトランジスタのエミッタ上の変化する
電圧を使用して、該入力変換回路内部においてダイナミ
ックな基準電圧を発生する。このダイナミック基準電圧
は、相補的な出力信号を発生する２個の出力回路を駆動
するために使用される。ＣＭＯＳレベルにおける変換を
完了し且つ維持するためにリフレッシュフリップフロッ
プ回路が使用されている。
【００２２】本発明の変換器は幾つかの利点を与えてい
る。第一に、本変換器外部の回路は、基準電圧を発生す
るために必要とされることはない。従って、外部基準回
路の設計及びレイアウトに関連する全ての問題は排除さ
れている。第二に、そうでなければ無駄にされるエミッ
タホロワトランジスタへ結合されている負荷によって散
逸される電流が、ダイナミックな内部的基準電圧を発生
するために使用される。第三に、変換時間を高速化する
ことに貢献するために、出力回路の状態に依存して、ダ
イナミックな内部的に発生される電圧は最適な電圧に設
定される。第四に、単一の変換器段は最小数のゲートを
有しているので、ＥＣＬからＣＭＯＳへの変換に必要と
される時間量は改善されている。
【００２３】
【実施例】図３を参照すると、本発明の一実施例に基づ
いて構成されたＥＣＬ・ＣＭＯＳ変換回路が示されてい
る。変換器５０は、入力変換回路６０と、２個の相補的
出力トランジスタＭ１０及びＭ１１と、リフレッシュ回
路７０とを有している。尚、図１に示したものと同一又
は同様の機能を達成する回路構成部品には図３において
も同一の参照符号で示してある。
【００２４】入力変換回路６０は、第一エンハンスメン
トＮチャンネルトランジスタＭ１２、第二エンハンスメ
ントＮチャンネルトランジスタＭ１３、第三エンハンス
メントＮチャンネルトランジスタＭ１４、第四エンハン
スメントＮチャンネルトランジスタＭ１５を有している
。トランジスタＭ１２のドレインＤはノードＡへ結合し
ており、ゲートはノードＢへ結合しており、且つソース
ＳはノードＸへ結合している。トランジスタＭ１３のド
レインＤはノードＢへ結合しており、ゲートはノードＡ
へ結合しており、且つソースＳはノードＹへ結合してい
る。トランジスタＭ４のドレインＤはノードＸへ結合し
ており、ゲートはノードＡへ結合しており、ソースＳは
接地へ結合している。トランジスタＭ１５のドレインＤ
はノードＹへ結合しており、ゲートはノードＢへ結合し
ており、ソースＳは接地へ結合している。
【００２５】リフレッシュ回路７０は、２個の基本的な
ＣＭＯＳインバータ７２及び７４を有している。第一Ｃ
ＭＯＳインバータ７２は、Ｐチャンネルエンハンスメン
トトランジスタＭ１６とＮチャンネルエンハンスメント
トランジスタＭ１７を有している。トランジスタＭ１６
のソースＳはＶｃｃへ結合しており、そのドレインＤは
ノードＴへ結合している。トランジスタＭ１７のドレイ
ンＤはノードＴへ結合しており、そのソースＳは接地へ
結合している。トランジスタＭ１６及びＭ１７のゲート
は、夫々、互いに結合されると共にノードＲへ結合して
いる。第二ＣＭＯＳインバータ７４は、Ｐチャンネルエ
ンハンスメントトランジスタＭ１８とＮチャンネルエン
ハンスメントトランジスタＭ１９を有している。トラン
ジスタＭ１８のソースはＶｃｃへ結合しており、そのド
レインはノードＲへ結合している。トランジスタＭ１９
のドレインＤはノードＲへ結合しており、且つそのソー
スＳは接地へ結合している。トランジスタＭ１８及びＭ
１９のゲートは、夫々、互いに結合されると共にノード
Ｔへ結合している。
【００２６】トランジスタＭ１０及びＭ１１はＰチャン
ネルエンハンスメントトランジスタである。トランジス
タＭ１０のソースＳはノードＡへ結合しており、そのゲ
ートはノードＸへ結合しており、そのドレインＤはダイ
オードＤ２のカソードへ結合しており、且つダイオード
Ｄ２のアノードを介してノードＲへ接続している。出力
トランジスタＭ１１は、そのソースＳをノードＢへ結合
しており、そのゲートをノードＹへ結合しており、且つ
そのドレインＤをダイオードＤ１を介してノードＴへ結
合している。
【００２７】本発明のＥＣＬ・ＣＭＯＳ変換器５０の動
作は、具体的な例を使用して最も良く説明することが可
能である。ノードＡにおける電圧が−２．０Ｖであり、
且つノードＤにおける高ＥＣＬ電圧がＶＢＥ＝−０．８
Ｖであると仮定する。以下の説明は、変換回路５０が、
どのようにして、ノードＶｏｕｔ　において低ＣＭＯＳ
レベル出力を与え且つノード［Ｖｏｕｔ　］において相
補的な高ＣＭＯＳレベル出力信号を与えるような所望の
出力を発生するかを説明するものである。
【００２８】図４を参照すると、本発明に基づく図３に
示した回路のＥＣＬ・ＣＭＯＳ変換動作を示したタイミ
ング線図が示されている。この線図は、３つのセクショ
ンに分割されている。第一セクションＩにおいては、−
０．８から−２．０Ｖの間のＥＣＬノードＡ及びＢのス
イッチング動作が示されている。第二セクションＩＩに
おいては、−３．５Ｖと−２．５Ｖとの間の中間ノード
Ｘ及びＹのスイッチング動作が示されている。第三セク
ションＩＩＩにおいては、−４．５乃至０．０ＶからＶ
ｏｕｔ　及び［Ｖｏｕｔ　］の完全なＣＭＯＳ論理範囲
の間のスイッチング動作が示されている。
【００２９】トランジスタＭ１２及びＭ１５のゲートへ
印加されるノードＢにおける高電圧（ＶＢＥ＝−０．８
Ｖ）は、トランジスタＭ１２及びＭ１５において高レベ
ルの導通を確立する。トランジスタＭ１３及びＭ１４の
ゲートへ印加されるノードＡにおける低電圧（−２．０
Ｖ）は、夫々、トランジスタＭ１３及びＭ１４において
相対的に低レベルの導通を確立する。その結果、ノード
Ｘは中間電圧ＶＤＤＨ　へプルアップされ、それは、ト
ランジスタＭ１４に対しトランジスタＭ１２の相対的に
高い導通によって決定される。同様に、ノードＹは中間
電圧ＶＤＤＬ　へプルダウンされ、それは、トランジス
タＭ１３に対するトランジスタＭ１５の相対的に大きな
導通によって決定される。
【００３０】好適実施例においては、トランジスタＭ１
２及びＭ１３は、１．２ミクロンのゲート長及び４．８
ミクロンのゲート幅を有している。トランジスタＭ１４
及びＭ１５は、１．２ミクロンのゲート長を有しており
且つ１．２ミクロンのゲート幅を有している。トランジ
スタＭ１０及びＭ１１は、１．２ミクロンのゲート長を
有しており且つ５０ミクロンのゲート幅を有している。 トランジスタＭ１２及びＭ１３がトランジスタＭ１４及
びＭ１５よりも約４倍大きなゲートを有しているので、
トランジスタＭ１２及びＭ１３の導通はトランジスタＭ
１４及びＭ１５の導通よりも約４倍大きなものである。 従って、ＶＤＤＨ　は約−２．５Ｖであり、且つＶＤＤ
Ｌ　は約−３．５Ｖである。
【００３１】従って、ノードＸ及びＹにおけるダイナミ
ックな内部的に発生される電圧は、夫々、出力トランジ
スタＭ１０及びＭ１１のスイッチング速度を向上させる
電圧に設定される。ノードＸがＶＤＤＨ　へプルアップ
されるので、トランジスタＭ１０のゲートへ印加される
基準電圧は、静的な基準電圧をＶｒｅｆ　よりも大きい
。その結果、ノードＡが低電圧にあると、トランジスタ
Ｍ１０は一層早くスイッチ又はターンオフすべくバイア
スされる。
【００３２】同様に、ノードＹがＶＤＤＬ　へプルダウ
ンされるので、トランジスタＭ１１のゲートへ印加され
る基準電圧は、静的基準電圧Ｖｒｅｆ　よりも一層低い
。ノードＢが高電圧にあるので、トランジスタＭ１１は
一層早くスイッチ乃至はターンオンされるべくバイアス
される。 その結果、ノード［Ｖｏｕｔ　］及びＴはプルアップさ
れ、且つ大量の電流がノードＴへ流れる。
【００３３】リフレッシュ回路７０のインバータ７２及
び７４は、夫々、トランジスタＭ１０及びＭ１１の出力
状態によって制御される。インバータ７２及び７４は、
トランジスタＭ１０及びＭ１１によって決定される如く
、それらの夫々の相補的状態において再生的にノードＶ
ｏｕｔ　及び［Ｖｏｕｔ　］を駆動し且つ維持するため
に使用される。
【００３４】トランジスタＭ１８及びＭ１９のゲートが
ノードＴへ結合されているので、トランジスタＭ１９は
ターンオンされ、且つトランジスタＭ１８はターンオフ
され、従ってトランジスタＭ１０がＶｏｕｔ　をプルダ
ウンし且つノードＲをＶｓｓ＝−４．５Ｖとさせること
に貢献する。ノードＲが接地へプルダウンされると、そ
れは、再生的に、トランジスタＭ１６のゲートを駆動し
、トランジスタＭ１６をターンオンさせる。トランジス
タＭ１６がターンオンされるので、それは、トランジス
タＭ１１が［Ｖｏｕｔ　］をプルアップすることに貢献
し且つノードＴを高ＣＭＯＳレベル（Ｖｃｃ＝０．０Ｖ
）とさせることに貢献する。従って、インバータ７２及
び７４は、夫々、ノードＲ及びＴにおいて、Ｖｏｕｔ　
及び［Ｖｏｕｔ　］を再生的にリフレッシュする傾向と
なる。
【００３５】一方、ノードＡにおける電圧が高であり且
つノードＢにおける電圧が低であると、トランジスタＭ
１０乃至Ｍ１９が上述したものと相補的な態様で動作す
る。従って、Ｖｏｕｔ　がＶｃｃへプルアップされ且つ
［Ｖｏｕｔ　］がＶｓｓへプルダウンされる。
【００３６】本発明回路の平均的な変換時間は、６００
乃至７００ピコ秒の範囲内であり、それは、従来の変換
器のものよりも速度上の改善を表わしている。本発明の
別の実施例においては、ダイオードＤ１をトランジスタ
Ｍ１１のドレインと［Ｖｏｕｔ　］との間に結合するこ
とが可能であり、且つ第二ダイオードＤ２をトランジス
タＭ１０のドレインとＶｏｕｔ　との間に結合すること
が可能である。ダイオードＤ１及びＤ２は、双方向のト
ランジスタＭ１０及びＭ１１を介して、リフレッシュ回
路７０から、回路７０と夫々の出力ノードＶｏｕｔ　及
び［Ｖｏｕｔ　］の間の入力変換回路６０のトランジス
タ内へ寄生電流が流れることを排除している。
【００３７】図５を参照すると、本発明の別の実施例に
基づいたＥＣＬ・ＣＭＯＳ変換回路が示されている。こ
の回路９０は、バイポーラトランジスタ９２と、Ｎチャ
ンネルトランジスタ９３と、第二バイポーラトランジス
タ９４と、Ｎチャンネルトランジスタ９５とを有してい
る。尚、図３に示したものと同一又は同様の機能を達成
する回路構成部品には図５においても同様の参照符号を
使用している。
【００３８】バイポーラトランジスタ９２のベースはト
ランジスタＭ１１のドレインＤへ結合しており、コレク
タはＶｃｃへ結合しており、且つエミッタはノードＴへ
結合している。トランジスタ９３のチャンネルは、トラ
ンジスタＭ１１のドレインＤとＶｓｓとの間に結合して
おり、且つそのゲートはノードＸへ結合している。バイ
ポーラトランジスタ９４のベースはバイポーラトランジ
スタＭ１０のドレインへ結合しており、コレクタはＶｃ
ｃへ結合しており、且つエミッタはノードＲへ結合して
いる。トランジスタ９５のチャンネルは、トランジスタ
Ｍ１０のドレインとＶｓｓとの間に結合しており、且つ
そのゲートはノードＸへ結合している。
【００３９】図５のＥＣＬ・ＣＭＯＳインバータ実施例
は、トランジスタ９２乃至９５を付加するにも拘らず、
回路の全体的なレイアウトスペースを減少させている。 動作期間中、バイポーラトランジスタ９２の高電流利得
は、上述したのと同一の態様でノードＴを駆動するのに
充分である。トランジスタ９２を駆動するのには、僅か
なベース電流ＩＢ　が必要であるに過ぎないので、トラ
ンジスタＭ１１の寸法は著しく減少させることが可能で
ある。Ｎチャンネルトランジスタ９３は、トランジスタ
９２のベースとＶｓｓとの間に放電経路を与えている。 トランジスタ９４及び９５は、上述した如きトランジス
タ９２及び９３と同一の態様で動作する。好適実施例に
おいては、トランジスタＭ１０及びＭ１１は、０．８ミ
クロンのチャンネル長を有しており且つ１．２ミクロン
のチャンネル幅を有しており、それは、図３の実施例に
関して説明したトランジスタＭ１０及びＭ１１のものと
比較して著しく小型である。
【００４０】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。例えば、本発明の変換回路は、第一電圧範囲内におい
て動作する任意の論理タイプのものからの信号を第二電
圧範囲で動作する第二タイプの論理状態へ変換するため
に使用することが可能である。更に、トランジスタの寸
法は、ＶＤＤＨ　及びＶＤＤＬ　を所望の電圧へ調節す
るために変更することが可能である。
【図面の簡単な説明】
【図１】　　従来技術に基づくＥＣＬ・ＣＭＯＳ変換回
路を示した概略図。
【図２】　　図１の従来技術に基づくＥＣＬ・ＣＭＯＳ
変換回路の動作を示したタイミング線図。
【図３】　　本発明の一実施例に基づくＥＣＬ・ＣＭＯ
Ｓ変換回路を示した概略図。
【図４】　　図３のＥＣＬ・ＣＭＯＳ変換回路の動作を
示したタイミング線図。
【図５】　　本発明の別の実施例に基づくＥＣＬ・ＣＭ
ＯＳ変換回路を示した概略図。
【符号の説明】
５０　　ＥＣＬ・ＣＭＯＳ変換回路 ６０　　入力変換回路 Ｍ１０，Ｍ１１　　相補的出力トランジスタ７０　　リ
フレッシュ回路

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】　　第一所定論理レベル範囲内の信号を第
    二所定論理レベル範囲へ変換する方法において、前記第
    一所定論理レベル範囲内の信号を受取り、変換回路内部
    で発生されるダイナミック基準信号で動作する変換回路
    で前記第一所定論理レベル範囲内の信号を前記第二論理
    レベル範囲へ変換し、前記変換された信号を出力する、
    上記各ステップを有することを特徴とする方法。
  2. 【請求項２】　　第一所定レベル範囲内で動作する信号
    を第二所定論理レベル範囲へ変換する変換器において、
    前記第一所定論理レベル範囲内で動作する信号を受取る
    受取り手段、ダイナミック基準信号を発生するための前
    記変換器内部の発生手段、前記受取り手段及び前記発生
    手段へ結合されており前記第一所定論理レベル範囲内の
    前記信号を前記第二所定論理レベル範囲へ変換し前記内
    部基準信号で動作する変換手段、前記変換手段へ結合さ
    れており前記変換された信号を出力する出力手段、を有
    することを特徴とする変換器。
  3. 【請求項３】　　請求項２において、前記受取り手段が
    、更に、第一入力信号を受取るために第一エミッタホロ
    ワ形態で設けられた第一トランジスタ、前記第一トラン
    ジスタに対して相補的であり且つ前記第一入力信号と相
    補的な第二入力信号を受取るために第二エミッタホロワ
    形態で設けられた第二トランジスタを有することを特徴
    とする変換器。
  4. 【請求項４】　　請求項３において、前記変換手段が、
    夫々のゲートを前記第一エミッタホロワトランジスタの
    第一エミッタへ結合した第一及び第三ＭＯＳトランジス
    タ、夫々のゲートを前記第二エミッタホロワトランジス
    タの第二エミッタへ結合した第二及び第四ＭＯＳトラン
    ジスタを有することを特徴とする変換器。
  5. 【請求項５】　　請求項２において、前記出力手段が、
    前記変換手段へ結合した第一出力トランジスタ、及び前
    記変換手段へ結合した第二出力トランジスタを有するこ
    とを特徴とする変換器。
  6. 【請求項６】　　請求項２において、更に、前記出力手
    段を再生的に駆動するためのリフレッシュ回路を有する
    ことを特徴とする変換器。
  7. 【請求項７】　　請求項２において、更に、前記変換手
    段と前記出力手段との間に結合したバイポーラトランジ
    スタを有することを特徴とする変換器。
  8. 【請求項８】　　高状態と低状態との間を周期的にスイ
    ッチする第一論理レベルから第二論理レベル相補的信号
    へ変換する変換器において、第一論理レベル内で動作す
    る相補的信号を受取るための受取り手段が設けられてお
    り、前記受取り手段に結合されており前記相補的信号を
    前記第二論理レベルへ変換する変換手段が設けられてお
    り、前記変換手段に結合されており第二論理レベルにお
    ける前記相補的信号を出力する出力手段が設けられてお
    り、前記変換手段に結合されており第一ダイナミック基
    準電圧及び第二ダイナミック基準電圧を前記変換手段へ
    供給するダイナミック基準電圧手段が設けられており、
    前記相補的信号のうちの１つが高状態から低状態へスイ
    ッチする場合に前記第一基準電圧が第一電位と第二電位
    との間でスイッチし且つ前記相補的信号のうちの別の１
    つが低状態から高状態へスイッチする場合に前記第二基
    準電圧が前記第二電位と前記第一電位との間でスイッチ
    することを特徴とする変換器。
  9. 【請求項９】　　請求項８において、前記第一及び第二
    電位が前記第二論理レベルの動作範囲内の個別的な電位
    であることを特徴とする変換器。
JP3241782A 1990-09-21 1991-09-20 Ｅｃｌ信号をｃｍｏｓ信号へ変換する装置及び方法 Pending JPH04247716A (ja)

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