TW516216B - Semiconductor device - Google Patents

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516216 A7 -— _____ Β7_ 五、發明説明（1 ) 【發明所屬之技術領域】 本發明係有關一種半導體裝置，詳而言之，係有關一 種半導體裝置之介面。 【習知技藝】 通常，由半導體裝置A將資料傳送於半導體裝置3時， 有如下依次傳送16位元幅度之資料Dl、D2之情形。 D1 ： 1100110011001100 D2 ： 110011001100H01 此例中，相異者為最後一位數，其餘均為相同之資料。 一般而言，連續之動畫影像資料等，若比較其前後之資料， 則多為大部分均相同，僅一部分不同之情況。故，於此狀 態中，可說造成許多浪費的資料。為解決此問題，因此將 資料壓縮後，再進行朝向紀錄媒體之寫入及傳送。 然而，實際上，有時並不需進行壓縮，而係將未經處 理之資料直接於半導體裝置間傳送。譬如，處理影像資料 時，需將未壓縮之資料及解除凍結後之資料於半導體裝置 間進行存取。 【發明欲解決之課題】 然而’右直接轉送未經處理之資料，則資訊量中將包 含許多無用之資訊，且造成電力浪費。 因此，本發明之目的係在於提供一種解決前述習知技 藝之問題點，可有效地轉送資料且電力浪費減少之半導體 裝置。 【用以解決課途之手段】 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閱讀背面之注意事項再本頁) .訂— -4- 516216 A7 B7 五、發明説明（2 本發明係一種半導體裝置，該半導體裝置係具有：暫 存器，係用以保持第丨資訊者；及，資訊生成電路，係用以 由外部接收第1信號並生成第2資訊者；前述第1信號係一顯 示刖述第1資訊反相之信號，且，前述資訊生成電路係依據 月，J述第1資訊及前述第1信號而生成前述第2資訊。 第1信號係一顯示第1資訊反相之信號。因此，可生成 由第1資訊與第1信號反相前之資訊，即第2資訊。利用接收 顯不反相之第1信號，可生成原本（反相前）之第2資訊。故， 與第2資訊未經任何處理時相較，可減少資訊量之浪費並削 減電力消耗。 又’本發明係一半導體裝置，該半導體裝置係具有： 暫存器，係用以保持第1資訊者；及，資訊生成電路，係用 以接收第2資訊並將第1信號朝外部輸出者；前述第i信號係 一依據保持於前述暫存器之前述第1資訊，與前述資訊生成 電路接收之前述第2資訊之邏輯演算的信號，並為顯示第i 資訊反相的信號。同樣地，可減少資訊量之浪費並削減電 力消耗。 如申請專利範圍第3項所載般，利用將保持於前述暫存 器之前述第1資訊改寫為前述第2資訊，第1資訊可為半導體 裝置最後處理之資料。又，如申請專利範圍第4項所載般， 第1資訊亦可為由外部接收者（使用後述之本發明第2原理 之代表資料）。 此外，前述第1及第2資訊係指資料友位址等。 【簡單之圖示ιέ明】 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 袭丨 訂| :線丨 -5- 516216 A7

五 第1圖··說明本發明第1原理之圖。 第2圖：顯示本發明一實施型態之區塊圖。 第3圖·顯示没於§己憶體之資料輸入部之第1實施例的 區塊圖。 第4圖：顯示第3圖之電路動作之時序圖。 第5圖·顯示设於$憶體之位址輸入部之實施例的區塊 圖。 第6圖·顯示設於記憶體之資料輸入部之第2實施娜的 區塊圖。 第7圖：顯示第6圖之電路動作之時序圖。 第8圖：顯示第6圖所示之輸入閂鎖部之一構造例的電 路圖。 第9圖：顯示設於記憶體之資料輸入部之第3實施例的 區塊圖。 第10圖··顯示第9圖之電路動作之時序圖。 第11圖：顯示設於記憶體之資料輸入部之第4實施例的 區塊圖。 第12圖：顯示第11圖之電路動作之時序圖。 第13圖：顯示設於記憶體之資料輸入部之第5實施例的 區塊圖。 第14圖：顯示第13圖之電路動作之時序圖。 第15圖：顯示設於記憶體之資料輸入部之第6實施例的 區塊圖。： '·- 第16圖：顯示$15圖之電路動作之時序圖。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 請 先 閲 讀 背 之 注 意 事 項

頁 -6 - 516216 A7 _ _ B7_ 五、發明説明（4 ) 第17圖：顯示設於記憶體之資料輸出部之一實施例的 區塊圖。 第18圖：顯示設於控制器之/CS輸出部及資料輸出部之 第1實施例的區塊圖。 第19圖··顯示設於控制器之資料輸入部之一實施例的 區塊圖。 第20圖：顯示設於記憶體之資料輸入及輸出電路之一 實施例的區塊圖。 第21圖：第20圖所示之暫存器與提取閘（Fetch Gate) 之一構造例的電路圖。 第22圖：顯示設置於控制器之/CS輸出部及資料輸出部 之第2實施例的區塊圖。 •第23圖：第22圖所示之暫存器與提取閘之一構造例的 電路圖。 第24圖：顯示本發明第2原理之區塊圖。 第25圖：顯示對應本發明第2原理之記憶體之資料輸入 及輸出部之一實施例的區塊圖。 第26圖：顯示對應本發明第2原理之記憶體之資料輸入 及輸出部之另一實施例的區塊圖。 第27圖：顯示對應本發明第1原理及第2原理雙方之記 憶體之資料輸入及輸出部之一實施例的區塊圖。 【發明之實施型態】 '· 首先，參照第1圖說明本發明之第1原理。 第1圖顯示2個半導體裝置10與13透過資料匯流排 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -----------------------裝..................、可.......-.......線. (請先閲讀背面之注意事項再填寫本頁) 516216

五、發明説明（5 ) 16(Data Bus)而連接之系統。第1圖之例中，半導體裝置i 〇 係一控制器，半導體裝置13則係一受控於控制器1〇之半導 趙冗憶裝置（1個記憶體晶片。以下，僅稱為記憶體。）控制 器10具有一具備暫存器12之介面部11。同樣地，記憶體13 亦具有一具備暫存器15之介面部14。 以刖述資料轉送之例說明本發明之第1原理。將D1 : 1 1001 10011001100與 D2 : 1 1001 10011001101 由控制器 1〇轉 送於圮憶體13時，習知技術係直接按D1與D2之順序依次傳 送。相對於此，本發明之第1原理則首先傳送Di，其次， 僅發送資料D2中與D1之位元相異（反相）之位元。即，取代 轉送資料D2，轉送D2,0000000000000001。接收該資料之 δ己憶體13，由目前之資料D1與轉送之資料D2，再生資料 D2。由記憶體13朝控制器10轉送資料時亦相同。 即，控制器10與記憶體13分別將最後存取之資料保持 於暫存器12與15，其次，僅將傳送之資料與所保持資料之 相異位元傳送於接收之一方，接收側則由業已接收之資料 與所保持之資料再生此次傳送之資料。反相之位元係以脈 衝發送。以下，將此種脈衝稱為資料反相脈衝信號。 參照第1圖下側部分所示之順序，詳細說明該處理。此 順序顯示控制器10將資料寫入記憶體13之情形。 步驟①·首先，控制器10發出指示更新之更新指令。 以此更新指令，控制器1〇之暫存器12與記憶體13之暫存器 15更新為〇〇〇〇 ^更新值並不限於〇〇〇〇，若暫存器12與15更 新為同樣之值，則+為任意之值。 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公爱·） • 8 - 516216 A7 ____B7___ /五、發明説明（6 ) 步驟②：係控制器10將資料1011寫入記憶體13之階 段。控制器10取得資料1011與暫存器12之資料〇〇〇〇之互斥 或邏輯和（互斥或Exclusive-OR ·· EX-OR)，並透過資料匯流 ’ 排16將該結果發送於記憶體13。記憶體13接收資料1011， 而有關保持於”1”之位數，則係使暫存器15之内容反相，並 再生資料1011。目前之例，因暫存器12、15内記憶有〇〇〇〇， k 故再生發送資料之資料與1011相同。且，控制器10與記憶 體13分別將暫存器12與15之内容改寫為1〇11。此外，再生 之資料1011將傳送並儲存於記憶體13内部之記憶體磁芯 (Memory Core) 〇 步驟③：係控制器10將資料1 〇 1 〇寫入記憶體丨3之階 段。控制器10取得資料1010與暫存器12之資料1〇11之互斥 或邏輯和，並將該結果0001傳送於記憶體13。記憶體13接 收資料0001，而有關保持於”1”之位數，則係使暫存器15 之内容反相，並再生資料1010。且，控制器10與記憶體13 分別將暫存器12與15之内容改寫為1〇1〇。 以下’步驟④、⑤反覆進行同樣之處理。 如此，將控制器10與13雙方最後存取之資料保持於暫 r 存器12與15，且僅發送欲轉送之資料與所保持之資料之相 異（反相）位元，則，由於接收側由該資料與所保持之資料 再生發送之資料，故傳送資料”1”之次數可大幅減少，並削 減發送側與接收側之消耗電力。譬如，步驟③中因取代發 送資料1010而發送資料0001，故可減輕1位元择之電力消 耗。尤其，如動晝影像資料般前後之資料幾乎相同，僅一 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公茇） -----------------------葶...............、玎-------------縿 (請先閲讀背面之注意事項再填寫本頁) -9- 516216 A7 ---------B7____ 五、發明説明（7 ) 部分不同時，效果極大。 · 第1圖雖顯示控制器1〇朝記憶體13寫入資料時之順 序’但由記憶體13讀出資料，並將之發送於控制器1〇亦相 同。 歸納以上所述，控制器1〇及記憶體13可說是一種半導 體裝置，具有用以保持第1資訊（更新後最初之資料及最後 存取之^料）之暫存器（12、15)，及，用以由外部接收第1 L號（係互斥或邏輯和之演算結果，於匯流排丨6上傳送之信 號）並生成第2資訊之資訊生成電路（控制器10及記憶體13 之内部電路，譬如設於介面部1〇、13之電路），且，前述第 1信號係一顯示前述第1資訊反相之信號（互斥或邏輯和演 算之輸出），前述資訊生成電路則係依據前述第1資訊及前 述第1信號（譬如，進行互斥或邏輯和演算而得者）而生成前 述第2資訊。 又，發明包含有資訊處理方法，係一種資訊處理方法， 其係具有以下步驟，即：將第1資訊（更新後最初之資料及 最後存取之資料）保持於暫存器（12、15)之步驟，及，依據 由外部接收之第1信號（係互斥或邏輯和之演算結果，於匯 '"it排16上傳送之#號)與則述第1資訊而生成第2資訊，並將 之送於預定電路，且，前述第1信號一係顯示前述第1資訊 反相之信號。 進而，控制器10及記憶體13係一種半導體裝置，具有 用以保持第1資訊（更新後最初之資料1最後存取之資料） 之暫存器（12、15) 及，接收第2資訊（譬如控制器1〇之寫 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -10- 516216 A7 ______B7 v五、發明説明（8 ) _ 入資料）’並將第1信號朝外部（第1圖之例中為記憶體13)輸 出之資訊生成電路（控制器丨〇及記憶體丨3之内部電路，譬如 設於介面部10、13之電路），且，前述第1信號係一依據保 ^ 持於前述暫存器之前述第1資訊，與前述資訊生成電路接收 之前述第2資訊之邏輯演算（譬如互斥或邏輯和演算）之信 號。 _ 進而，發明包含有資訊處理方法，係一種資訊處理方 法’其係具有將第1資訊（更新後最初之資料及最後存取之 資料）保持於暫存器（12、15)之步驟，及，進行業已接收之 第2資訊與前述第1資訊之邏輯演算（譬如互斥或邏輯和演 算）’並將之朝外部發送之步驟，且，前述第1信號係一顯 示第1資訊反相之信號。 此外’前述說明中，雖然為重設暫存器12與15而使用 更新指令，但記憶體13為DRAM時，因需要定期地進行更 • 新’故控制器1〇定期地發出更新指令於DRAM。因此，若 利用該更新指令而定期地重設暫存器丨2、1 5，則即使暫存 器12與暫存器15之内容相異，因每次更新時均進行重設， 故可將錯誤發生抑制於最小限度。 " 暫存器12與15亦可為更新指令以外之信號。譬如，於 控制器10及記憶體13等半導體裝置施加電源時，可使用於 • 内部產生之電力開啟（Power On)重設信號，亦可使用控制 備用（Stand By)之信號（譬如同步（Synchr〇nous)DRAM之時 鐘賦能俗號（Clock Enable Signal)CKE)等進行重設。 \ 又，如後述，前述本發明之第1原理不僅適用於資料轉 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -----------------------裝------------------訂-----------------線· (請先閲讀背面之注意事項再填寫本頁) -11- 516216

五、發明説明（9 ) 送，亦可應用於位址信號之發送。 以下，說明本發明之實施型態及實施例。以下說明中 雖使用「讀出資料」與「寫入資料」等語句，但此係為了 將控制器與記憶體間之資料傳送為例之故。於記憶體或控 制器中’該等語詞均作為以下之意使用。 由控制器發送於記憶體之資料：寫入資料 由記憶體發送於控制器之資料：讀出資料 因此，譬如寫入資料對記憶體而言係接收之資料，對 控制ι§而言則係發送之資料。 (本發明之第1實施型態） 第2圖係顯示本發明一實施型態之區塊圖。圖示之系統 係構造成控制器10控制4個記憶體13a、13b、13c、13d。於 控制器10與4個記憶體13a〜13d間傳送之位址、寫入資料及 讀出資料’係應用前述本發明之第1原理。 控制器10與4個記憶體13a〜13d，係透過資料匯流排 16D、位址匯流排16A、指令匯流排16(：、時鐘線（cl〇ck Line)21及晶片選擇信號線22而相互連接。資料匯流排16D 經由電阻24而以預定電壓VR為終端。預定電壓VR相當於 邏輯“0”（高位準（HighLevel)H)。位址匯流排16A及資料 匯流排16D於傳送資料“1”時，係傳送低位準（L〇wLevel) 資料反相脈衝信號。此外，更新後便緊接著將未經處理之 資料輸出於資料匯流排16D。 控制器10具有分別對應於記憶體13a〜13d之暫存器 17a〜17d與介面部18'各暫存器17&〜17(1相當於第1圖之暫存 本紙張尺度適用中國國家標準（CNS) M規格（210><297公釐） -12- 516216 A7 _____B7______ /五、發明説明（10 ) (請先閲讀背面之注意事項再填寫本頁) 器12。記憶體13a〜13d分別具有記憶體磁芯2〇a〜2〇d與介面 ^ 部19a〜19d。各介面部19a〜19d内部之暫存器相當於第1圖之 暫存器15。控制器1〇之介面部18與記憶體Ua〜ud之介面部 • 19a〜19d，分別連接於資料匯流排16D、位址匯流排16A、 指令匯流排16C、時鐘線21及晶片選擇信號線22。 控制器10之暫存器17a〜17d，分別具有位址用暫存器 • RegADD-C、寫入資料用暫存器RegDW-C及讀出資料用暫 存器RegDR-C。位址用暫存器RegADD—t^用以保持重設 位址值或最後存取之位址值。寫入資料用暫存器RegDW_c 係用以保持重設寫入資料值或最後存取之寫入資料值。讀 出資料用暫存器RegDR-C係用以保持重設讀出資料值或最 後存取之讀出資料值。介面18係一可與多數半導體裝置（第 2圖中為記憶體13a〜13d)作選擇性連接之介面，其係包含有 以下之構造，即，取得參照第i圖說明之暫存器值與此次發 丨_ 送之資料之互斥或邏輯和，計算應發送之資料及位址並將 之輸出於對應之匯流排之構造，及，取得暫存器值與由對 應之匯流排接收之資料之互斥或邏輯和後，再生接收之資 料之構造。此外，該等構造將於後詳敘。 5己憶體13a〜13d之介面部19a〜19d，分別具有位址用暫 存器RegADD、寫入資料用暫存器RegDw及讀出資料用暫 * 存器RegDR。介面部19a〜19d之位址用暫存器RegADD，分 別對應於控制器10之暫存器17&〜17(1之位址用暫存器 RegADD-C ’且保持重設位址值或最後存取之位址值。，介 面部19a〜19d之寫入資料用暫存器RegDw，分別對應於控 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -13 - 516216

制器10之暫存器17a〜17d之寫入資料用暫存器RegDw c， 且保持重設寫人資料值或最後存取之寫人資料值。介面部 19a〜19d之讀出資料用暫存器以爾，分別對應控制器1〇 之暫存器17a〜i7d之讀出資料用暫存器RegDR<，且保持重 設讀出資料值或最後存取之讀出資料值。介面Ua〜包含 有以下構造，即，取得參照第丨圖說明之暫存器值與此次發 送之資料之互斥或邏輯和，計算應發送之資料及位址並將 之輸出於對應之匯流排之構造，及，取得暫存器值與由對 應之匯流排接收之資料之互斥或邏輯和後，再生接收之資 料之構造。此外，該等構造將於後詳敘。記憶體磁芯2〇a〜2〇d 包含有多數記憶體胞元配列成矩陣狀之陣列。 其次’說明第2圖所示之構造的動作。 首先，控制器10將更新指令發送於記憶體13a〜13d，並 重s又控制器1〇之暫存器i7a〜17d之暫存器Reg ADD-C、 RegDW-C、RegDR-C及記憶體13a〜13d之介面部19a〜19d内 之暫存器RegADD、RegD W、RegDR(相當於第1圖之步驟① 之處理）。譬如，各暫存器係各位元重設為“0” 。 接著，控制器10令對應於應選擇之記憶體之晶片選擇 "ί吕號CSa〜CSd中任一者為ON，並發送指令。譬如，若晶片 選擇信號CSa為ON，則控制器10之暫存器17a為ON，又， 透過信號線22選擇記憶體13a。指令為寫入指令時，控制器 10之介面部18將取得應發送之位址及資料與暫存器 RegADD-C、RegDW-C、RegDR-C内之資料之1斥或邏輯 和，除將該演算結^寫入該等暫存器外，並分別發送於位 衣紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -14- 516216 A7 B7 五、發明説明（12 址匯流排16A及資料匯流排16D(相當於第1圖之步驟②之 處理）。選擇之記憶體13a由位址匯流排丨6A及資料匯流排 16D分別接收互斥或邏輯和輸出，並取得所接收之資料與 暫存器RegADD、RegDW、RegDR之資料之互斥或邏輯和， 除將該演算結果寫入該等暫存器外，並將之輸出於記憶體 磁芯20a(相當於第1圖之步驟②之處理）。以下，反覆進行 同樣之處理。 另一方面，指令為讀出指令時，記憶體13&之介面部l9a 取得應發送之位址及資料與暫存器RegADD、RegDW、 RegDR内之資料之互斥或邏輯和，除將該演算結果分別寫 入於該等暫存器外，並發送於位址匯流排16A及資料匯流 排16D。控制器1〇由位址匯流排16A及資料匯流排16D分別 接受互斥或邏輯和輸出，並取得接收之資料與暫存器 RegADD-C、RegDW-C、RegDR-C之資料之互斥或邏輯和， 除將該演算結果寫入該等暫存器外，並將之輸出於内部電 路。 如此，僅將與目前之資料相異之位元位置上，維持於 “ 1 ”之互斥或邏輯和輸出於位址匯流排16A及資料匯流 排16D。因此，藉邏輯“ 1 ” ，位址匯流排16A及資料匯流 排16D傳送低位準之脈衝之次數減少，可削減消耗電力。 (記憶體側資料輸入部之第1實施例） 其次’說明設於各記憶體13a〜13d之介面部19a〜19d内 部之資料輸入告f的第1實施例。第1實施例係一資料輸入 部，其係與時鐘同~步地提取（Fetch)來自外部之資料之類 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） ------------------------裝…… (請先閲讀背面之注意事項再填寫本頁) •訂· :線丨 -15- 516216 A7 ___ B7_ 五、發明説明（Π ) 型。 各介面部19a〜19d，具有由資料匯流排16D輸入資料 (寫入資料）之資料輸入部。於第3圖顯示此資料輸入部之第 1實施例。資料輸入部具有時鐘產生部25、指令輪入電路/ 才曰7解碼器26、或閘（OR Gate)2 7及η個（η為任意整數）資料 輸入電路281-28η。時鐘產生部25由時鐘線21接收時鐘信號 而生成内部時鐘CLK1，並將之輸出於指令輸入電路/指令 解碼器26及資料輸入電路28ι-28^指令輸入電路/指令解碼 器26接受對應之晶片選擇信號/匸3(€8&-€8(!中任一者）並使 之為ON(賦能狀態），提取由指令匯流排16C供給之指令並 將之解碼。依解碼之結果，驅動3個控制線33a〜33c中任一 者。指令輸入電路/指令解碼器26於指令為讀出指令時，驅 動，控制線33a並輸出内部讀出指令；於指令為寫入指令時， 驅動控制線33b並輸出内部寫入指令；於指令為更新指令 時，驅動控制線33c並輸出内部更新指令。 各資料輸入電路28^28^皆具有比較器29、同步型閃 鎖30、脈衝產生部31及暫存器RegDW。資料輸入電路 ISidSn係用以進行前述互斥或邏輯和演算。暫存器RegDW 具有正反器（Flip-fl〇p)(F/F)32。資料輸入電路SSidSn*別 連接於資料匯流排16D之各個匯流排線。譬如資料匯流排 16D為16位元幅度時，設有16個資料輸入電路28广2816。比 較器29係，用以比較對應之1位元之輸入資料（此處為州與 臨界值Vref，且判定輸入資料IN之邏輯值。同步型閂鎖30 係，用以接受内部3^鐘CLK1並閂鎖比較器29之輸出。脈衝 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -16- 516216 A7 B7 五、發明説明（Η ) 產生部3 1係’於控制線3 3b為ON時，即接收寫入指令時， 接受同步型閂鎖30之輸出信號N1並產生預定之脈衝N2。脈 衝N2提供於正反器32之時鐘端子。正反器32之/Q輸出係連 接於D端子，Q輸出為資料輸入電路28ι之輸出信號。正反 器32係以或閘27之輸出而進行重設。或閘27於接收指令輸 入電路/指令解碼器26輸出之重設信號（於晶片選擇信號 /CS為OFF時生成），或更新指令時（控制線33c為〇N時）進行 重設。若進行重設，則Q輸出為“ 〇，，。 第4圖係顯示第3圖所示之電路動作之時序圖。第4圖係 供給寫入資料IN於第3圖之資料輸入電路28〗時之動作。首 先，與時鐘CLK同步地傳送指令。第4圖之例中，供給更新 才曰令後’正反器32進行重設。接著，供給寫入資料IN與寫 入才曰令（第4圖之①部分）。寫入資料in通過比較器2 9而閂鎖 於同步型閂鎖30。同步型閂鎖3〇與時鐘CLK(實際上係由此 生成之内部時鐘CLK1)之下降同步地閂鎖資料ιΝ。業已閂 鎖之輸出為N1，並將之傳送於脈衝產生部31。第4圖之時 序圖中，省略N1之圖示。 指令輸入電路/指令解碼器26將此寫入指令解碼並驅 動控制線33b。藉此，脈衝產生部3丨為賦能狀態，如第4圖 之①所示般地回答（Response)資料IN1並產生脈衝N2。換言 之’此係由於與時鐘同步地閂鎖寫入資料“丨，，並生成1個 預定脈衝之故。脈衝N2使正反器32之狀態反相，Q輸出則 由低位準變化為高位準。即，更新後最先發送之資料“ i，， 為OU 丁且輸出於無$示之内部電路（譬如第2圖所示之記憶 本紙張尺度適用中國國家標準（CNS) Α4規格（210><297公釐） (請先閲讀背面之注意事項再填寫本頁) ,裝丨 .訂— -17- 516216 A7 _ _ΒΊ_ 五、發明説明（l5 ) 體磁芯20a)，並記憶於正反器32。 其次，於②之時序，寫入指令與“〇，，（以高位準之脈 衝傳送）之資料IN傳送而至。所謂資料川為“〇，，，係表示 發送側之互斥或邏輯和演算結果為“〇，，，即此次之寫入資 料與則一次之寫入資料為相同者之意。同步型閂鎖3〇閂鎖 南位準’並將N l·輸出於脈衝產生部31。脈衝產生部31並不 回答高位準之信號N1，且不產生脈衝N2。因此，正反器32 之狀態不反相，且該輸出OUT為高位準，不產生變化。 接著’於③之時序’寫入指令與“ 1 ”（以低位準之脈 衝傳送）之資料傳送而至。即，以③發送之資料係以②發送 之資料之反相資料。此時，進行與①之時序同樣之動作， 正反器32接受脈衝N2，且狀態反相。因此，輸出out由高 位準下降為低位準。 以下，於④、⑤之時序進行同樣之動作。以①〜⑤發送 之資料係10110。即，原本之發送資料為11〇u。資料輸入 電路28i之輸出OUT為11011，正確地再生原本之發送資料 (寫入資料）。並不直接發送原本之資料11〇11，而係發送互 斥或邏輯和輸出10110，故可減輕1位元份之電力消耗。 各時序①〜⑤中，η位元之平行資料（paraliei Data)於資 料匯流排16D上傳送，前述之資料輸入電路28ι以外之資料 輪入電路282_28n，亦進行與前述資料輸入電路28!同樣之動 作。 (記憶體側位址輸入部之實施例） 第5圖說明設於各記憶體Ua〜13d之介面部19a〜19d内 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再本頁) -、\'吞· :線丨 -18- 516216 A7 _ B7 ___ -五、發明説明（16) 部之位址輸入部的實施例。 各介面部19a〜19d，具備由位址匯流排16A輸入位址之 位址輸入部。位址輸入部與第3圖所示之資料輸入部之第1 實施例為大致相同之構造。即，位址輸入部與資料輸入部 同樣地，具有時鐘產生部35、指令輸入電路/指令解碼器 36、或閘37及m個（m為任意之整數，相當於構成位址之位 元數）之位址輸入電路。各位址輸入電路， 皆具有用以接收位址N之比較器39、同步型閂鎖40、脈衝 產生部41及暫存器RegADD。暫存器RegADD具有正反器 42 〇 位址輸入部與資料輸入部之差異在於，脈衝產生部41 係以接收讀出指令並使之為ON之控制線43a，與接收寫入 指令並使之為ON之控制線43b雙方進行控制。此係由於， 以讀出指令與寫入指令雙方使位址輸入電路38l〜38m進行 動作之故。 第5圖中’因位址輸入部之動作與顯示於第4圖所示之 時序圖之動作相同，故此處之說明省略。 (記憶體側資料輸入部之第2實施例） 接著，說明設於各記憶體13a〜13d之介面部19a〜19d内 部之資料輸入部的第2實施例。 第6圖係顯示本發明第2實施例之資料輸入部之構造的 區塊圖。第6圖所示之構成要素中，與第3圖所示之構成要 素相同者則賦予同樣之天;:妹標號。第2實施例係一資料輸入 ，其係檢測資料以之低邊緣（L〇w Edge)(由高下降至低之 本紙張尺度適用中國國家標準（CNs) A4規格（210X297公楚：〉 ------------------:…裝------------------tr-------------……線. (請先閲讀背面之注意事項再填寫本頁) -19- 516216 A7 __ B7 五、發明説明（l7 ) 邊緣）之類型。 代替第3圖所示之資料輸入電路281〜28n，使用資料輸 入電路。不過，第6圖中僅顯示資料輸入電路 128!。又，設有一 1/2分頻器44，其係以分頻率2將内部時 鐘CLK1分頻，並生成具相輔相成關係之内部時鐘clk2、 /CLK2 〇 資料輸入電路128!具有比較器29、反相器46、輸入閃 鎖部45、脈衝產生部31及具有正反器32之寫入暫存器 RegDW〇輸入閂鎖部45係用以檢測資料IN之低（L)邊緣者， 具有交互進行動作之2系統之檢測部。2系統之檢測部中之 一方（以下，稱為第1低邊緣檢測部）係一與内部時鐘CLK2 有關之電路，具有閘（1)47、比較器48、閂鎖49及延遲電路 50‘。另一方之檢測部（以下，稱為第2低邊緣檢測部）係一與 内部時鐘/CLK2有關之電路，具有閘（2)51、比較器52、閃 鎖53及延遲電路54。此外，為可輕易地辨別屬於何系統， 故於各部之名稱後加上（1)或（2)之號碼。又，輸入閂鎖部45 具有或閘55、延遲電路56及同步型閂鎖30。 第7圖係顯示第6圖所示之資料輸入部之動作的時序 圖。如第7圖所示之時鐘CLK與資料IN之關係般，於時鐘 CLK之時序tl與t2之間，以寫入指令Writel提取資料in之 L(低）邊緣發生之脈衝①，同樣地，以寫入指令write2提取 脈衝②。脈衝③雖橫跨時鐘CLK之時序t4而產生，但由於脈 衝③之L邊緣係於時序t3與t4之間產生，故以寫入指令 Write3提取。時鐘cLk之時序t4與t5之間，雖脈衝③之後半 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -20- 516216 A7 B7 五、發明説明（IS ) 露出，但忽略此部分，以寫入指令Write4提取脈衝④。時 鐘CLK之時序t5與t6之間，因於資料IN未產生L邊緣，故寫 入指令Write5不提取脈衝。又，第7圖中，若未輸入寫入指 令Write2，則忽略脈衝②。 前述輸入閂鎖部45之第1低邊緣檢測部係，用以檢測内 部時鐘CLK2於低（L)期間内產生之資料IN之L邊緣，第2低 邊緣檢測部則係，用以檢測内部時鐘/CLK2於低期間内產 生之資料IN之L邊緣。藉由使第1及第2之低邊緣檢測部交 互進行動作，可檢測所有期間内之資料IN之L邊緣。 此外，透過反相器46將資料IN作為/IN輸入係由於比起 輸入為L脈衝，為Η脈衝可較輕易地辨別並書寫第7圖之動 作之故。 說明第1邊緣檢測部之動作。内部時鐘CLK2為Η位準 之間，閂鎖49便預先進行重設，且該輪出Ν3為L。若内部 時鐘CLK2為L位準，則於閂鎖49解除重設，閂鎖49為等待 比較器48之輸出Ν2為Η位準之狀態。閘（1)47之機能將於後 述及，此時為接續狀態。若於資料IN輸入L脈衝，於節點 (Node)Nl將產生高脈衝。以比較器48判定内部時鐘CLK2 之Η邊緣（由低上升至高之邊緣）與節點N1之Η邊緣何者較 早。若節點Ν1之Η邊緣較早，則輸出Ν2為Η，且閂鎖於閂 鎖49。H位準信號將傳達於節點N3、N7，且與内部時鐘CLK1 同步地閂鎖於同步型閂鎖30，並作為輸出信號Ν8而輸出於 脈衝產生部31。若輸入對應資料IN之寫入指令，則控制線 、 33b為ON(可說產生有内部寫入指令），且於脈衝產生部31 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -----------------------裝------------------、可------------------線. (請先閲讀背面之注意事項再填寫本頁) -21- 516216 A7 _B7_ 五、發明説明（19 ) 產生脈衝N9並使正反器32之狀態反相。第7圖中，輸出OUT 由“0”反相為“Γ (反相①）。 在此，閂鎖49為必要之理由係，如第7圖之IN①般，於 内部時鐘CLK2為L位準之期間中脈衝之產生結束時，由於 比較器48之判定結果亦將與IN脈衝之結束同時消失，故需 於閂鎖49保持該結果。 又，閘47(1)之機能係，如第7圖之IN③般，用以忽略 橫跨時鐘CLK之Η邊緣而輸入之脈衝後面所露出之部分。 以比較器48判定相較於時鐘CLK2，節點Ν1之Η較早時，節 點Ν2為Η，且，只要節點Ν1為Η便維持此狀態。節點Ν2為 Η位準之期間内，閘（2)51為切斷狀態，且資料IN不傳達於 第2低邊緣檢測部之電路。之後，若節點N1為L位準，則節 點N2為L位準且閘（2)51為接續狀態，若内部時鐘/CLK2於L 位準之期間内輸入脈衝，則第2低邊緣檢測電路提取資料 IN。 此外，第6圖所示之構造中，原則上禁止使用輸入資料 之脈衝幅度（L位準部分之長度）超過1時鐘長度之輸入脈 衝。又，閂鎖49以延遲内部時鐘CLK2左右之預定時間之延 遲電路50的輸出進行重設。同樣地，閂鎖53以延遲内部時 鐘/CLK2左右之預定時間之延遲電路54的輸出進行重設。 又，同步型閂鎖30以延遲内部時鐘CLK1左右之預定時間的 延遲電路56進行重設。 第8圖顯示第6圖所示之資料輸入部之gr入閂鎖部45的 電路構造例。閘（1)47係由NOR閘47a構成。NOR閘47a對比 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） 請 先 閲 讀 背 之 注· 意 事 項

訂 -22- 516216 A7 __ B7 五、發明説明（2〇) 較器29之輸出與反相器58之輸出進行nor演算。比較器48 係由NAND閘48a與48b構成。閂鎖49係由NAND閘49a與49b 與構成。延遲電路50係由反相器50a與延遲元件50b構成。 同樣地，閘51係由NOR閘51a構成。NOR閘51a對比較器29 之輸出與反相器57之輸出進行NOR演算。比較器52係由 NAND閘52a與52b構成。閂鎖53係由NAND閘53a與53b構 丨成。延遲電路54係由反相器54a與延遲元件54b構成。或閘 (2)55係由NOR閘55a與反相器55b構成。 第8圖之電路動作係如第7圖所示。 (記憶體側資料輸入部之第3實施例） 其次’參照第9圖’說明設於各記憶體i3a〜13 d之介面 部19a〜19d内部之資料輸入部之第3實施例。第3實施例係一 資料輸入部，其係以晶片選擇信號/cs之上升提取資_IN 之位準之類型。此外，第9圖中與第3.圖所示之構成要素相 同者則賦予同樣的元件標號。 ► 指令輸入電路/指令解碼器26測出晶片選擇信號/CS之 下降’並將内部晶片選擇信號CS1輸出於閂鎖30。閂鎖30 與内部晶片選擇信號CS1同步地提取資料IN。其他之電路 構造則與第3圖所示之電路構造相同。 第10圖係顯示第9圖所示之資料輸入部之動作的時序 圖。更新後，回答晶片選擇信號/cs之下降，且閂鎖電路 30閂鎖資料in之低脈衝。脈衝產生部31藉控制線33b為〇n 而呈賦能狀態’接收來自閂鎖30 /脈衝N1並將脈衝N2輸出 於正反器32。正反器32接收脈衝N2，換言之，接收節點N2 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） .......................装......................tr............-.....線. (請先閱讀背面之注意事項再填寫本頁) -23- 516216 A7 __ _B7_ 五、發明説明（21) 之上升且狀態反相。藉此狀態之反相，正反器32之輸出OUT 由L變化為Η位準。 以下同樣地，於晶片選擇信號/CS下降時，當資料工]^ 為低位準時使正反器32之狀態反相。 (記憶體側資料輸入部之第4實施例） 接著，參照第11圖，說明設於各記憶體13a〜13d之介面 部19a〜19d内部之資料輸入部之第4實施例。第4實施例係一 資料輸入部，其係非同步（時鐘CLK及晶片選擇信號/CS不 同步）檢測資料IN之L邊緣之類型。此外，第11圖中，與第6 圖所示之構成要素相同者則賦予同樣之元件標號。 第11圖之電路構造於以下之點與第6圖所示之電路構 造相異’即，取代6圖所示之輸入閂鎖部45而設輸入閂鎖部 45,及，不具備第6圖所示之1/2分頻器44。輸入閂鎖部60 具有比較器48、閂鎖49及延遲電路50。輸入閂鎖部60於晶 片選擇信號/CS(即CS1)為ON狀態之期間（接收輸入期間）， 若直接測出輸入資料IN之L邊緣、反相器46輸出之反相資 料/IN之Η邊緣，便將輸出信號N3輸出於脈衝產生部31。 第12圖係顯示第π圖之電路動作之時序圖。更新後最 初之資料IN為L脈衝（①）。因於内部晶片選擇信號csi接收 輸入期間内反相資料/IN由L變化為Η位準，故比較器48將 脈衝Ν2輸出於閂鎖49。閂鎖49保持Η脈衝，並將Η位準之 信號Ν3輸出於脈衝產生部31。脈衝產生部31接收寫入指令 Writel，並透過為0>^狀態之控制線33b(換言之，藉由内部 寫入指令）而為賦能'狀態，接收Η位準之信號N3並將脈衝⑽ 本紙張尺度適用中國國家標準（C^JS) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂| -24- 516216 A7 -------7 _— 五、發明説明（22) " ^ 輸出於正反器32。接收該脈衝之正反器32反相狀態輸出 OUT由L變化為Η位準。 資料IN之次一 L脈衝（②）之時序係，内部晶片選擇信號 CS1為OFF狀態，且比較器48不檢測此[脈衝。第12圖中^ 於顯不信號（節點）N2之時間軸上以虛線圖示之某脈衝並不 以比較器48進行檢測，由該結果，顯示不於輸入問鎖部的 進行閂鎖。 閂鎖49之重設係，以延遲内部晶片選擇信號csi左右 之預定時間之延遲電路50的輸出信號進.行。圖示之例中， 延遲時間相當於内部晶片選擇信號CS之1/2週期。 次於資料IN之L脈衝（③）進行與前述①之L脈衝相同之 處理。由該結果，回答輸入資料，即寫入資料①與③之1 脈衝，且正反器32之狀態分別進行變化，輸出out之變化 為 L—H—L 〇 (記憶體側資料輸入部之第5實施例） 其次，參照第13圖，說明設於各記憶體i3a〜13 d之介面 部19a〜19d内部之資料輸入部之第5實施例。第5實施例係一 資料輸入部，其係非同步地檢測資料IN之L邊緣之類型， 為前述第4實施例之改良型。此外，第13圖中，與第6圖所 示之構成要素為相同者則賦予同樣的元件標號。 第5實施例之電路構造雖與第6圖所示之第2實施例之 電路構造相似，但第13圖所示之輸入閂鎖部62具有1個低邊 緣檢測部。此低邊緣檢測部具有閘（1)47、比較器48、閂鎖 49及延遲電路50。i閘（2)51、比較器52及反相器63構成之 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） ............-..........•裝:… (請先閲讀背面之注意事项再填寫本頁) 訂— :線丨 -25- 516216 A7 ___B7 五、發明説明（23 ) 電路係用以控制閘（1)47之ΟΝ/OFF。 第14圖係顯示第13圖所示之第5實施例之動作的時序 圖。資料IN之L脈衝①以反相器46變換為Η脈衝之資料 /IN ’並通過閘47而作為Ν1供給於比較器3 8。此時，由於 比較器38接收L位準之内部晶片選擇信號csi，故將Η脈衝 之輸出Ν2輸出於問鎖49及閘（2)51。閂鎖49閂鎖此Η脈衝， 並將Η位準之輸出Ν3供給於脈衝產生部31。脈衝產生部31 將寫入指令Write 1解碼並回答内部指令write，且將脈衝輸 出N4供給於正反器32。藉此，輸出out由L變化為Η位準。 另一方面，接收Η脈衝之信號Ν2且閘（2)51為接續狀 態，反相資料/IN通過閘（2)51而供給於比較器52。此時， 因反相内部晶片選擇信號/CS1為Η位準，故比較器52無法 檢測反相資料/IN之上升，該輸出Ν6則維持呈L位準。閘 (1)47以L位準之輸出N6而為接續狀態。 接收次於輸入資料IN之下一 L脈衝②時，因内部晶片 選擇信號CS1為Η，故比較器48為失能（Disable)狀態，比較 器52則為賦能狀態❶因節點N2為L位準，故閘（2)51為接續 狀態。因此，比較器52檢測反相資料/in之上升，並使該輸 出N6為Η位準。接受-該輸出，閘（1)47為OFF，且該輸出N1 為L位準。因此，比較器48之輸出N2亦為L。此時，閂鎖49 繼續保持Η位準。即，輸入閂鎖部62不檢測L脈衝②（不閂 鎖）。此係由於，於晶片選擇信號/CS下降之時點L脈衝②業 已下降，因此無視為此時點之L脈衝之故。 \ 閂鎖49係以延遲約内部晶片選擇信號cs 1預定時間之 本纸張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) ·、"· -26- 516216 A7 ___ _B7______ -五、發明説明（24) ^ 延遲電路50之輸出進行重設，且重設為L位準。即，解除 閂鎖。

W 次一之資料輸入IN之L脈衝③進行與前述①相同之處 • 理，使正反器32反相。 如前述，依資料IN之3個L脈衝①、②、③，輸出OUT 僅變化2次，即L—H—L。 > 此外，前述第3〜第5實施例中，於資料IN之提取雖使 用晶片選擇信號/CS，但亦可為其他之指令信號。 (記憶體側資料輸入部之第6實施例） 接著，參照第15圖，說明設於各記憶體13a〜13d之介面 部19a〜19d内部之資料輸入部的第6實施例。第6實施例係一 資料輸入，其係於第3圖所示之第1實施例，由電力消耗之 觀點加以改良者。此外，第15圖中，與第3圖所示之構成要 素相同者則賦予同樣的元件標號。 , 第15圖所示之電路構造具有如下之構造，即，以指令 輸入電路/指令解碼器26輸出之内部晶片選擇信號csi控 制以比較器29構成之輸入最初階段。此點與第3圖所示之電 路構造相異。僅内部晶片選擇信號CS1為ON時比較器29為 ’ 賦能狀態（活化）。即，0FF時比較器29為失能狀態。藉此， 未選擇搭載資料輸入部之晶片時，比較器29不會造成電力 浪費。 第16圖係顯示第15圖所示之電路構造之動作的時序 圖。利用於較時鐘CLK之上升邊緣提前約$定時間（第16 圖之例中為1/2週期輸入晶片選擇信號/cs，使比較器29為 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)

•、可I :線丨 -27- 516216 A7 ____Β7__ 五、發明説明（25 ) 賦能狀態彳i，提取資料IN之L位準。 僅於輸入最初階段為必要時才為賦能狀態之第6實施 例之思考方式，亦同樣地可應用於第1至第5實施例。 (記憶體側資料輸出部之實施例） 接著，參照第17圖，說明設於各記憶體i3a〜13d之介面 部19a〜19d内部之資料輸出部之一實施例。以下說明之資料 輸出部可應用於同步型、非同步型。 第17圖所示之資料輸出部具有或閘65、提取閘6〇、暫 存器67及n個資料輸出電路68ι〜68η。各資料輸出電路 68ι〜68n皆具有由互斥或邏輯和閘69、正反器7〇、延遲電路 71、AND閘72及電晶體73。來自記憶體磁芯（於第2圖之圖 示）之讀出資料除供給於提取閘6〇外，並供給於對應位元單 位之資料輸出電路。提取閘60回答來自記憶體磁芯 之資料輸出脈衝且閘為接續狀態，並將讀出資料輸出於暫 存器67。通過指令匯流排16C(第2圖）而由控制器ι〇、或於 «己隐體内邛產生之更新指令、或於内部產生之重設信號， 係通過或閘65而供給於暫存器67。接收該等信號後，暫存 器67將進行重設。暫存器67於每次資料讀出時均進行重設。 資料輸出電路61之互斥或邏輯和閘69,進行對應於讀 出資料之位元，與由暫存器67讀出之讀出資料對應之位元 二之互斥或邏輯和演算。由暫存器67讀出之讀出資料係，由 記憶體磁芯讀出之資料之前的讀出資料。因此，互斥或邏 輯和閘69檢雜相對於前一次之資料，此次之資料是否反 相。若反相，互斥i邏輯和閘69便將H位準之輸出川輸出 本紙張尺度適用中國國家標準（CNS) A4規格（21〇χ297公釐） …，：， (請先閲讀背面之注意事項再填寫本頁) 、一叮| ¾. -28- 516216 A7 _ B7_ •五、發明説明（26) 於正反器70。正反器70回答資料輸出脈衝且將Η位準之輸 出Ν1閂鎖，並將Η輸出於Q輸出。資料輸出脈衝以延遲電 路71稍稍延遲，並供給於AND閘72。AND閘72輸出一脈 衝，其係相當於Q輸出與來自延遲電路之輸出之時序差的 幅度。電晶體73係以N通道MOS電晶體等場效應（Field Effect)型電晶體構成，且其回答AND閘72輸出之Η脈衝， 並將對應資料匯流排16D之匯流排線設定為接地位準 (Ground Level)(低位準）。電晶體73之汲極連接於以電阻為 終端之資料匯流排線，所謂開路汲極（0?〇11 Drain)型之使用 形態。 (控制器之/CS輸出部及資料輸出部之實施例） 接著，參照第18圖，說明設於控制器10内部之晶片選 擇信號輸出部（以下，稱為/CS輸出部）及資料輸出部之一實 施例。 控制器10内部之/CS輸出部含有晶片選擇控制電路75 及晶片選擇信號輸出電路84a〜84d。晶片選擇控制電路75生 成用以選擇第2圖所示之4個記憶體13a〜13d之晶片選擇信 號，並將之輸出於晶片選擇信號輸出電路84a〜84d。各晶片 選擇信號輸出電路84a〜84d具有AND閘85及NMOS電晶體等 場效應電晶體86。AND閘85接收對應之晶片選擇信號與CS 輸出控制信號。CS輸出控制信號係由控制器10内部之控制 部（省略圖示）輸出，且於選擇晶片時為ON之信號。AND閘 85之輸出係用以控制電晶體86之閘。晶片選擇信號輸出電 路之84a〜84di AND閘86，輸出電位低（Acvive Low)之晶片 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） ----------------------.裝-------------……、可---------------線· (請先閲讀背面之注意事項再填寫本頁) -29- 516216 A7 __B7_ _ 五、發明説明（27 ) 選擇信號/CSa〜/CSd。晶片選擇信號/CSa〜/csd分別透過指 令匯流排16C而供給於第2圖之記憶體13a〜13d。 控制器10之資料輸出部，具有或閘76、提取控制電路 77、重設電路78、暫存器79、多工器（Multiplexer)83及資 料輸出電路。暫存器群79具有4個對應於4個記憶體 10a〜10d之暫存器元件8〇a〜8〇d。各暫存器元件8〇a〜8〇d皆具 有提取閘81與暫存器82。各暫存器元件8〇a〜8〇d，相當於第 3圖所不之暫存器17a〜17d。第3圖之介面部18含有第18®之 多工器83及資料輸出電路87i〜87n 〇 寫入資料除供給於暫存器群79外，並於位元單位供給 於輸出電路87ι〜87n。提取控制電路77接收4個晶片選擇信 號並回答資料輸出脈衝，且，暫存器元件80a〜80d中，對應 為ON(賦能狀態）之晶片選擇信號之元件的提取閘81為接 續狀態。藉此，透過寫入資料為〇N之提取閘而寫入對應之 元件的暫存器82。重設電路78回答由控制器1〇之内部電路 透過或閘76而供給之更新指令或重設信號，重設以晶片選 擇信號選擇之元件之暫存器82。 由暫存器元件80a〜80d之暫存器82讀出之寫入資料，透 過多工器83而供給於對應位元單元之資料輸出電路 〇 各=貝料輸出電路871〜8711，皆具有互斥或邏輯和閘84、 正反器85、延遲電路86、AND閘87及MOS電晶體等場效應 電晶體88。此構造與第17圖所示之資料輸出電路68ι〜68η 相同。互斥或邏輯“閘84接收來自多工器83之對應位元以 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂— •30- 516216 五、發明説明（28) 及與寫人資料對應之位元，進行該等之互斥或邏輯和演 算，並將演算結果輪出於正反器85。透過多工器83接收之 寫入資料係前-個進行處理之寫人資料。因此，該互斥或 邏輯和演算係，用以檢測此次之寫人資料是否為前一次之 寫入資料之反相資料。若反相，互斥或邏輯和閘84將祕 準之輸出輸出於正反器85。正反器85回答資料輸出脈衝並 將Η位準之輸出⑽，絲H輸出於Q輸出。資料輸出脈衝 係以延遲電路86稍稍延遲，並供給於AND閘87。ANc^g87 輸出一脈衝，其係相當於Q輸出與來自延遲電路86之輸出 之時序差的幅度。電晶體88係以N通道MOS電晶體等場效 應型電晶體構成，其回答AND閘87輸出之Η脈衝，並將對 應於資料匯流排16D之匯流排線設定為接地位準。 (控制器之資料輸入部之實施例） 其次’參照第19圖，說明設於控制器丨〇内部之資料輸 入部之一實施例。 控制器10之資料輸入部具有晶片選擇電路75、或閘 90、重設電路91、η個輸入電路91^91、分別對應於4個記 憶體13a〜13d之暫存器元件93a〜93d及多工器98。資料輸入 部係一電路，用以由資料匯流排16D接收讀出資料，並將 之輸出於包含記憶體磁芯之内部電路。 輸入電路921〜92n由資料匯流排16D接收讀出資料，並 將之輸出於暫存器元件93a〜93d。各輸入電路92i〜92n皆具 有比較器、閂鎖部及脈衝產生部，且可構造成與前"述記憶 體側之資料輸入部£第1實施例至第6實施例相同。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） ................-裝..................訂..................線· (請先閲讀背面之注意事項再填寫本頁) -31 - 516216 A7 ____B7 五、發明説明（29 ) (請先閲讀背面之注意事項再本頁) 各暫存器93a〜93d，皆具有由η個AND閘96構成之提取 閘94與由η個正反器構成之資料暫存器95。AND閘96除由 輸入電路921〜92n接收η位元之讀出資料外，並接收對應之 晶片選擇信號。AND閘96之輸出係供給於對應之正反器97 之時鐘端子。各正反器97之/Q輸出係連接於D輸入，Q輸出 則供給於多工器98。重設電路91回答透過或閘90而供給之 更新指令或重設信號，並重設以元件93a〜93d中之晶片選擇 信號指示之1個元件之正反器97。多工器98選擇對應於為 ON之晶片選擇信號之元件，並將由該處輸出之讀出資料輸 出於包含§己憶體磁芯之内部電路。 若輸入電路91i〜91n接收反相資料“1”（L脈衝），則利 用透過提取閘94而使與資料暫存器95對應之正反器97之狀 態反相，以再生發送之資料。 (記憶體側資料輸入及輸出部之實施例） 其次’參照第20圖，說明將設於各記憶體i3a〜13d之介 面部19a〜19d内部之資料輸入輸出部作為例子之第7實施 例。第7實施例係並用寫入資料暫存器RegDw與讀出資料 暫存器。此外，第20圖中，與前述圖示之構成要 素相同者則賦予同樣的元件標號。 Μ料輸出及輸入部具有或閘65、提取閘60、暫存器67 及資料輸出及輸入部100。資料輸入及輸出部1〇〇具有η個資 料輸入及輸出元件101 πΙΟΙη。各資料輸入及輸出元件 ΙΟΙπΙΟΙη皆具有資滅着入與脈衝產生電路1〇2及資料輸出 電路103。資料輸入電路1〇2含有由前述第1實施例至第$實 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公嫠） -32- 516216 A7 B7 Φ 五、發明説明（30) 施例之資料輸入電路中，除寫入暫存sRegDW外之迄至脈 衝產生部31之電路。寫入暫存器RegDW相當於暫存器67。 又，資料輸出電路103係，譬如第丨7圖所示之資料輸出電路 68!〜68η。第17圖所示之暫存器67(讀出暫存器RegDR)於第 20圖中’亦作為寫入暫存器RegDW而作用。 來自記憶體磁芯之讀出資料透過資料匯流排線1〇5，供 給於提取閘60與資料輸入及輸出元件1〇1ι〜1〇1η之資料輸 出電路103。資料輸出電路1〇3將對應於互斥或邏輯和演算 結果為“Γ之資料反相脈衝信號（譬如L脈衝），輸出於匯 流排16D。寫入資料由資料匯流排丨6D輸入於資料輸入電路 102 ’在此，若測出顯示資料反相之l脈衝，則脈衝信號將 供給於暫存器67。暫存器67將寫入資料或比較用資料輸出 於内部寫入資料匯流排1〇4。所謂比較資料係指相對於此次 讀出資料之前次讀出資料，係透過提取閘6〇而儲存於暫存 器67者。 第21圖係顯示第20圖所示之提取閘6〇與暫存器67之一 構造例之電路圖，且顯示1位元份之電路構造。提取閘6〇 具有反相器104與2個AND閘105、106。内部讀出資料匯流 排105上之讀出資料除直接供給於and閘106外，並以反相 器104反相且供給於AND閘105。又，AND閘105與106接收 作為提取控制信號而作用之資料輸出控制脈衝。 暫存器67具有或閘107與設定端子正反器1〇8。AND閘 105之輸出透過或閘107而給予正反器ι〇8之重設端子。又， 更新指令（或重設信號）透過或閘1〇7而供給於該重設端 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） .......................•裝......................訂------------------線· (請先閲讀背面之注意事項再填寫本頁) -33- 516216 A7 _B7_ 五、發明説明（Μ ) 子。AND閘106之輸出連接於設定端子。來自資料輸入與 脈衝產生電路102之資料反相脈衝信號供給於時鐘端子。/Q 端子連接於D端子，且Q端子構成暫存器67之輸出。 說明第21圖之電路動作。若更新指令（或重設信號）供 給於正反器108，正反器108將進行重設，且q輸出為[位 準。資料輸出時，資料輸出控制脈衝變化為Η位準。讀出 資料為L位準時，重設端子為η，q輸出為l位準。提取寫 入資料時，來自資料輸入與脈衝產生電路1〇2之資料反相脈 衝信號將進入正反器108之時鐘端子，且Q輸出反相。 如此，以寫入資料與讀出資料共有暫存器，可節約晶 片面積。 (控制器之/CS輸出部及資料輸出部之另一實施例） 其次’參照第2 2圖’將設於控制器1 〇内部之晶片選擇 信號輸出部（以下，稱為/CS輸出部）及資料輸出部之另一實 施例作為第2實施例而作說明。此第2實施例係並用寫入資 料暫存器RegDW-C與讀出資料暫存器RegDR_C^。此外， 第22圖中，與第18圖所示之構成要素相同者則賦予同樣的 元件標號。 暫存器群110具有4個對應於第2圖所示之4個記憶體 13a〜13d之暫存器元件illa〜llld。各暫存器元件llla〜llld 皆具有2個提取閘112、113及暫存器114。提取控制電路77 依據晶片選擇信號，令暫存器元件111 a〜丨i丨d中1個提取閘 112為接續狀態。暫存器元件111 a〜111 ^之提取閘1丨3回答對 應之晶片選擇信號i進行控制。内部寫入資料匯流排丨22 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -34- 516216 A7 _B7_ _五、發明説明（32) 上之寫入資料透過暫存器11 la〜11 Id中任一個提取閘而寫 入暫存器114。來自後述之資料輸入及輸出部117之資料反 相脈衝信號，透過暫存器元件111a〜11 Id中任一個提取閘而 寫入暫存器114。多工器115回答晶片選擇信號且選擇暫存 器元件111 a〜llld中任一個，並將來自該處之資料輸出寫入 暫存器116。由暫存器116讀出之資料（讀出資料或比較用資 料）係，讀出於内部讀出資料匯流排121上。 資料輸入及輸出部117與第20圖所示之資料輸入及輪 出部100為相同之構造。資料輸入及輸出部117具有η個資料 輸入及輸出元件。各資料輸入輸出元件 11 8^11 8η皆具有資料輸入與脈衝產生電路119及資料輸出 電路120。資料輸入電路Π9相當於第19圖所示之輸入電路 ，且含有前述第1實施例至第6實施例之資料輸入電 路中，除寫入暫存器RegDW外之迄至脈衝產生部31之電 路。寫入暫存器RegDW相當於暫存器114。又，資料輸出 電路120係譬如第18圖所示之資料輸出電路87ι〜87n。第22 圖所示之晶片選擇信號輸出電路84,含有第18圖所示之晶 片選擇信號輸出電路84a〜84d。 第23圖係顯示第22圖所示之提取閘112、113及暫存器 114之一電路構造例之電路圖。提取閘112具有反相器ι31 及2個AND閘132、133。提取閘136具有AND閘136。暫存 器114具有或閘134與正反器135。提取閘112與第21圖所示 之提取閘60為相同之構造。又，暫存器（14與第21圖所示之 暫存器67為相同之i造。相對於第21圖之電路構造中，資 本紙張尺度適用中國國家標準（CNS) A4規格（21〇><297公楚） ...................裝-------------……、可….............：線. (請先閲讀背面之注意事項再填寫本頁) -35- 516216 A7 B7 五、發明説明（33) 料反相脈衝信號係直接供給於正反器1〇8之時鐘端子，第23 圖之電路構造中，則係透過以And閘136構成之提取閘113 而供給於正反器135之時鐘端子。AND閘136進行資料反相 脈衝k號與對應之晶片選擇信號之AND演算。晶片選擇信 號為ON時，資料輸入與脈衝產生電路119輸出之資料反相 脈衝信號係，透過AND閘136而供給於正反器135之時鐘端 子。且，Q輸出透過多工器115而一端保持於暫存器116後， 作為讀出資料而供給於記憶體磁芯。 (本發明之第2原理） 其次’參照第24圖說明本發明之第2原理。 參照第1圖說明之本發明之第丨原理中，控制器1〇之暫 存器12與記憶體13之暫存器15係構造成經常保持最後存取 之-貝料。相對於此，本發明之第2原理中，控制器之暫存 器12與記憶體13之暫存器15係保持同一之代表資料者。 且，令與代表資料相異之位元作為資料反相信號，並將之 發送。此發送係譬如使用脈衝而進行。 譬如，發送某一群資料時，首先發送代表資料，接著 發送與該代表資料相異之位元。此時，寫人指令使用發送 代表資料之指令（WRITE(A))與發送反相位元之指令 (RITE(B))等2種類。讀出指令亦同樣地，有將讀出資料 直接輸出之指令（READ(A))與僅輸出反相之位元之指令 (READ(B))°又’信號之接收及發送雖以脈衝進行，但發 送代表資料時，預先決定[脈^衝進入時為“ 〇” ，而L脈 未進入時為“ 1，，。、

-36- 516216 A7 ____B7 五、發明説明（34 ) > 嘛 第24圖之例中，於步驟①中，控制器1〇除將代表資料 1011寫入暫存器12外，並使用寫入指令WRITE(A)將之寫入 記憶體13之暫存器15。藉此，同一之代表資料寫入於暫存 器12與15。 步驟②中，控制器10進行寫入資料1010與代表資料 1010之互斥或邏輯和演算，並透過資料匯流排16將該演算 # 結果0001送於記憶體13。此時之寫入指令為WRITE(B)。記 憶體13中，於目前接收之資料〇〇〇1與代表資料1〇11間進行 互斥或邏輯和演算，該演算結果1〇1〇則寫入於記憶體磁芯。 以下，同樣地進行步驟③、④。 (對應第2原理之記憶體之資料輸入部之實施例） 第25圖係對應第2原理之記憶體（相當於記憶體13及第 2圖所示之記憶體13a〜13d)之資料輸入及輸出部之實施 例’係共用寫入暫存器與讀出暫存器之例。 圖示之資料輸入輸出部具有記憶體磁芯20、開關140、 提取閘141、暫存器142、互斥或邏輯和閘（EX-〇R2)143、 多工器（MUX2)144、資料輸入及輸出電路145、互斥或邏輯 和閘（EX-〇Rl)l46及多工器（MUX1)147。 、 接收及發送代表-資料時，除於記憶體内部產生代表資 料提取信號並使提取閘141為接續狀態外，多工器143及147 並選擇輸入A。又，開關140藉由寫入或讀出進行切換。此 時’若為寫入資料，除由資料輸入及輸出電路145提取，且 通過多工器147而直接送於記憶體磁芯2〇外，亦送於暫存器 142並進行保持。相\對於此，若為讀出資料，則來自記 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） ----------•.裝..................、一叮------------------線. (請先閲讀背面之注意事項再塡、窝本貢』 -37- 516216 A7 …1·· B7 五、發明説明（35 ) 磁芯20之資料除通過多工器144而直接由資料輸入及輸出 電路145輸出外，並送於暫存器142且進行保持。 接收及發送反相位元時，2個多工器144與147選擇輸入 B。此時’若為寫入資料，則由資料輸入及輸出電路145提 取，並以互斥或邏輯和閘146取得暫存器142之代表資料與 互斥或邏輯和。此演算結果通過多工器147而送於記憶體磁 芯20。又’若為讀出資料，則互斥或邏輯和閘ι43演算來自 έ己憶體磁芯20之資料與暫存器142之代表資料之互斥或邏 輯和。此演算結果通過多工器144而由資料輸入及輸出電路 145輸出。 一般而言’雖大部分代表資料由控制器1〇送至記憶體 13a〜13d之情況均已考慮到，但為更具有萬用性，第25圖所 示之電路構造係構造成，亦可由記憶體l3a〜13d將代表資料 送於控制器10。 (對應第2原理之控制器之資料輸入及輸出部之實施 例） 第26圖係對應第2原理之控制器之資料輸入及輸出部 的實施例，係共用寫入暫存器與讀出暫存器之例。圖中， 與前述圖示之構成要素相同之構成要素則賦予同樣的元件 標號。 圖示之控制器之資料輸入及輸出部，具有晶片選擇電 路75、提取控制電路77、晶片選擇信號輸出電路84、多工 器115、控制器之内部電路150、開關151及暫存器群160。 、 進而，資料輸入及輸出部具有互斥或邏輯和閘 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)

、可I - -38- 516216 A7 ____B7_ .五、發明説明（36) (EX-0R)161、多工器（MUX)162、資料輸入及輸出電路 163、互斥或邏輯和閘（ex_〇r)164及多工器（MlJX)165。 暫存器群160具有對應第2圖所示之4個記憶體13a〜13d • 之4個暫存器元件161a〜161d。各暫存器元件161a〜161d皆具 有提取閘113與暫存器114。 接收及發送代表資料時，於内部電路1 5〇產生代表資料 • 提取信號。提取閘77令對應於ON狀態之晶片選擇信號之暫 存器元件161a〜16Id中1個暫存器之提取閘113為接績狀 態。又，代表資料提取信號係，多工器162及165選擇輸入 A。 又，開關151藉寫入或讀出進行切換。此時，若為寫入 資料，除由資料輸入及輸出電路163提取，並使之通過多工 器165而直接送於内部電路15〇外，亦送於對應之暫存器元 件之暫存器114並進行保持。相對於此，若為讀出資料，則 來自内部電路150之資料除通過多工器162而直接由資料輸 入及輸出電路163輸出外，並送於對應之暫存器之暫存器 114並進行保持。 接收及發送反相位元時，2個多工器162與165選擇輸入 B。 此時，若為寫入資料，則由資料輸入及輸出電路163提 • 取，並以互斥或邏輯和閘164取得暫存器114之代表資料與 互斥或邏輯和。該演算結果則通過多工器165而送於内部電 • 路150。又，若為讀出資料，互斥或邏輯和閘161便演算來 • 自内部電路15〇之資料與暫存器114之代表資料之互斥或邏 輯和。該演算結果通過多工器162而由資料輸入輸出電路 163輸出。 、 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公楚） ------------------------^—— (請先閲讀背面之注意事項再填寫本頁) ·、"· :線丨 -39- 516216 A7 ____£7 _ 五、發明説明（37 ) (請先閲讀背面之注意事項再填寫本頁} 具有第25圖及第26圖所示之電路構造之裝置中，因電 源噪音（Power Source Noise)等影響而使暫存器142及16〇 之資料反相時，可由控制器10再次發送代表資料於記憶 體。此時，可不同時進行讀出與寫入，而可於指令體系中 預先準備僅發送代表資料且更新暫存器内容之指令（代表 資料更新指令）。 (對應第1及第2原理雙方之記憶體之資料輸入輸出部 之實施例） 第27圖顯示對應前述本發明第1及第2原理雙方之記憶 體之資料輸入輸出部的實施例。第27圖中，與第25圖所示 之構成要素相同者則賦予同樣的元件標號。該記憶體具有 以第1原理進行動作之動作模式1，與以第2原理進行動作之 動作模式2等兩個模式。 提取閘141係以邏輯演算閘控制！信號、模式切換信號 及代表資料提取信號之結果進行控制。此邏輯演算係以反 相器167、AND閘168、169及或閘170構成。暫存器142以 反相器171與AND閘172邏輯演算之信號重設重設信號（或 更新信號）與模式切換信號。多工器147與記憶體磁芯20之 間設有閘173與閂鎖174。閘173以或閘165對控制模式切換 信號與閘控制2信號進行OR演算之結果進行控制。多工器 144與資料輸入及輸出電路ι45之間，設有閘ι75與閂鎖 176 ^閘175以或閘166對控制模式切換信號與閘控制3信號 進行OR演算之結臬進行控制。該等閘1_73與閂鎖n4及閘 175與閃鎖176，係^實現對應動作模式1之動作而設置。 本紙張尺度適用中國國家標準（⑽）A4規格（21〇><297公釐） -40- 516216 五、發明説明（38 ) 閘控制1信號、閘控制2信號、閘控制3信號、資料輸入 及輸出控制信號、代表資料提取信號、讀出/寫入切換控制 信號係’譬如以記憶體之時序控制器等内部電路（省略圖示） 生成。又，模式切換信號可使用模式暫存器等而由外部設 定，亦可使用熔絲（Fuse)等而於出貨時進行設定。進而， 若於指令體系内備有動作模式〗與動作模式2雙方，則可藉 來自控制器之指令指示而隨時切換進行動作。 動作模式1中，模式切換信號係設定為L位準。又，多 工器144與147選擇輸入B。暫存器142以更新指令進行重 設。動作模式1中，寫入時之閘控制丨信號與閘控制2信號之 時序係第27圖所示之關係。令閘控制2信號為on且閘173 為接續狀態，並將寫入資料閂鎖於閂鎖174後，令閘控制1 信號為ON且提取閘141為接續狀態，並將寫入資料記憶於 暫存器142。又，讀出時，令閘控制3信號為ON且將讀出資 料閂鎖於閂鎖176後，令閘控制1信號為on且提取閘141為 接續狀態，並將資料記憶於暫存器142。以此種時序關係之 閘控制1信號控制提取閘141、以閘控制2信號控制閘173、 以閘控制3信號控制閘175。此種動作模式1之動作，與參照 第20圖說明之電路構造之動作實質上相同。 動作模式2中，模式切換信號係設定為Η位準。提取閘 1與多工器144、147依代表資料提取信號之狀態而進行控 制。閘173與175以接續狀態固定。暫存器142若為更新指 令，則進行重設。此種動作模式2之動作，與參照第25 圖說明之電路構成之動作相同。 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） --------------------::裝…： (請先閲讀背面之注意事項再填寫本頁) -訂丨 :線. -41 - 516216 A7 __B7 五、發明説明（39 ) 因電源噪音等影響而使暫存器142反相時，若為動作模 式1時則重設時間tl42，若為動作模式2則可再次接收代表 資料並更新暫存器142之内容。 又，第27圖所示之電路構造中，動作模式i中若備有進 行與别述代表資料更新指令同樣動作之暫存器更新指八， 則可作出如下之對應。即，於使用中以動作模式丨更新暫存 器142之内容時，由控制器10將暫存器更新指令與保持於控 制器之暫存器之最新資料直接發送於記憶體。若記憶體接 收暫存器更新指令，便暫時令模式切換信號為H，又，產 生代表資料提取信號。藉此，控制器與記憶體之暫存器之 内容一致。之後，令模式切換信號與代表資料提取信號為 L，返回動作模式1。即，由於動作模si中不重設暫存器， 故可將控制器之暫存器之内容直接轉送於記憶體142之暫 存器’而令内容一致。 此外，對應第1及第2原理雙方之控制器之資料輸入輸 出部係構造成，於第27圖所示之構造中僅備有記憶體數份 之提取閘141與暫存器142，且，分別於開關部140與提取閘 141之間、或閘170與提取閘141之間、或閘172與暫存器142 之間及暫存器142之輸出上設置選擇器。 以上，說明本發明之實施型態及實施例。本發明並不 限於前述實施型態及實施例，於本發明之範圍内，可作種 種其他實施型態及實施例。 若整理前述本發明，係如下所述。 (附記1) 、 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -42- 516216 A7 _B7 五、發明説明（40 ) 一種半導體裝置，係具有： 暫存器，係用以保持第1資訊者；及 資訊生成電路，係用以由外部接收第1信號並生成第2 - 資訊者； 前述第1信號係一顯示前述第1資訊反相之信號，且， 前述資訊生成電路係依據前述第1資訊及前述第1信號而生 g 成前述第2資訊。 (附記2) 一種半導體裝置，係具有： 暫存器，係用以保持第1資訊者；及 資訊生成電路，係用以接收第2資訊並將第1信號朝外 部輸出者； 刖述第1信號係一依據保持於前述暫存器之前述第1資 訊’與前述資訊生成電路接收之前述第2資訊之邏輯演算的 信號，並為顯示第1資訊反相的信號。 ’ （附記3) 如附記1或2之半導體裝置，其中該資訊生成電路係， 將保持於前述暫存器之前述第丨資訊改寫為第2資訊。 * (附記4) 如附記1之半導體裝置，其中該資訊生成電路係，接收 前述第1資訊並將之儲存於前述暫存器，接著接收前述第i 信號後生成前述第2資訊。 (附記5) 如附記1或2之半導體裝置，其中該資訊生成電路係， 本紙張尺度適财_家標準（⑽）A4規格（210〉<297公楚） .......................裝..................亨：---------------線· (請先閲讀背面之注意事項再填寫本頁) •43- M ()216

接收前述第1資訊並將之料料料㈣，接著接收前述 第2¼訊後生成前述第1信號。 (附記6) ”如附β己1或2之半導體裝置，其中該暫存器係以重設信 號進行重設者。 (附記7) 如附記1或2之半導體裝置 記憶體陣列之半導體裝置，且 接收之更新指示而進行重設。 (附記8) 如附記1或2之半導體裝置 號0 ’其中該半導體裝置係包含 ’前述暫存器係依據由外部 ，其中該第1信號係脈衝信 (附記9) 如附記1之半導體裝置，其中該資訊生成電路係具有一 用以閃鎖前述第1信號之資料輸入部； 前述半導體裝置係具有一用以接收來自外部之晶片選 擇信號之電路； 前述資料輸入部則依據前述晶片選擇信號而閂鎖前述 第1信號。 (附記10) 如附記9之半導體裝置，其中該第1信號係脈衝信號， 且’前述資料輸入部係檢測該脈衝信號之邊緣並閂鎖前述 第1信號。 , (附記11) 、 本紙張尺度適用令國國家標準Α4規格（210Χ297公釐） -44- 516216 五、發明說明（42 如附記1之半導體裝置，其中該資訊生成電路係具有一 用以閃鎖前述第1信號之資料輸入部； 月j述半導體裝置係具有一用以由外部接收時鐘，並產 生内部時鐘之時鐘產生部； 前述資料輸入部則與前述内部時鐘同步地閂鎖前述 1信號。 _ (附記12) 如附記1之半導體裝置，其中該資訊生成電路係具有一 用以閃鎖前述第1信號之資料輸入部； 前述半導體裝置係具有一用以由外部接收時鐘，並產 生内部時鐘之時鐘產生部； 則述資料輸入部係，於以前述内部時鐘為基準之預定 期間中，測出為脈衝信號之前述第丨信號之邊緣並進行閂 鎖。 (附記13) 如附記〗之半導體裝置，其中該半導體裝置係用以控制 半導體記憶裝置之控制器，且，與朝前述半導體裝置發送 更新指示相關連地重設前述暫存器。 (附記14) 如附記1或2之半導體裝置，其中該半導體裝置係具有 可與多數半導體裝置作選擇性連接之介面，且，前述暫存 器係設於前述每一多數半導體裝置。 (附記 15) 如附記1之半導、體裝置，其中該資訊生成電路係，用以 本紙張尺度適用中國國家標準（CNS〉A4規格（210X297公蝥） .....................裝------------------訂------------------線. (請先閲讀背面之注意事項再填寫本頁) -45· 516216 A7

進行則述第1資訊與前述第丨信號之互斥或邏輯演算和，並 生成前述第2資訊者。 (附記16) 如附記2之半導體裝置，其中該資訊生成電路係，用以 進行則述第1資訊與前述第2資訊之互斥或邏輯演算和，並 生成前述第1信號者。 (附記17) 一種系統，係具有附記1之半導體裝置與附記2之半導 體裝置，且，各暫存器係用以保持同一之第1信號者。 (附記18) 一種資訊處理方法，係具有·· 將第1資訊保持於暫存器之步驟；及 依據由外部接收之第1信號與前述第1資訊而生成第2 資訊，並將之送出於預定信號線之步驟； 則述第1信號係一顯示前述第1資訊反相之信號。 (附記19) 一種資訊處理方法，係具有： 將第1資訊保持於暫存器之步驟；及 對業已接收之第_2資訊與前述第1資訊進行邏輯演算並 生成第1信號，且將之朝外部發送之步驟； 前述第1信號係一顯示前述第1資訊反相之信號。 (附記20) 如附記18或19之資訊處理方法，該資訊處理方法係， 進而將保持於前述^存器之前述第1資訊改寫為前述第2資 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -46- 516216 五、發明説明（44 訊。 【發明之效果】 如刖述’依本發明，由於構造成於半導體裝置間存取 反相位元’故可減少資訊量之浪費並削減電力耗費。 【元件標號對照表】 VR…預定電壓 CSa〜CSd…晶片選擇信號 /CSa〜/CSd…晶片選擇信號 /CS…晶片選擇信號 CS1…内部晶片選擇信號 /CS1…反相内部晶片選擇 信號 CLK1、CLK2···内部時鐘 /CLK···内部時鐘 Vref···臨界值 IN…輸入資料 IN1…資料 /IN…反相資料 tl〜t6···時序 Wdtel〜Write5···寫入指令 ①〜⑤…脈衝 N1···輸出信號、節點 N2···脈衝、輸出 N3···輸出信號 N4·.·脈衝 N 7…節點 N8···輸出信號 N9…脈衝 1〇…半導體裝置、控制器 11 · · ·介面部 12···暫存器 13···半導體裝置、 13a〜13d…記憶體 14…介面部 15…暫存器 16···資料匯流排 16A···位址匯流排 16C…指令匯流排 16D···資料匯流排 17a〜17d…暫存器 18...介面部 19a〜19d···介面部 20a〜20d···記憶體磁芯 記憶體

(請先閲讀背面之注意事項再填寫本頁) _裝— 、可丨 :線丨 -47- 516216 A7 B7 五、發明説明（45) 21··.時鐘線、時鐘信號線 44...1/2分頻器 22…晶片選擇信號線 45...輸入閂鎖部 23…電阻 46...反相器 24…電阻 47···閘（1) 25...時鐘產生部 47a".NOR 閘 26…指令輸入電路/指令解 48…比較器 碼器 48a、48b...NAND 閘 27...或閘 49…閂鎖 28^28^··資料輸入電路 49a、49b."NAND閘 29…比較器 50...延遲電路 30···同步型閂鎖 50a…反相器 31…脈衝產生部 50b···延遲元件 32···正反器（F/F) 51···閘（2) 33a〜33c···控制線 52··.比較器 35…時鐘產生部 52a、52b".NAND閘 36···指令輸入電路/指令解 53…閂鎖 碼器 53a、53b".NAND閘 37…或閘 54...延遲電路 3 8^3 8^..位址輸入電路 54a...反相器 39···比較器 54b...延遲元件 40···同步型閂鎖 55...或閘 41...脈衝產生部 55a...NOR 閘 42...正反器 55b…反相器 4 3 a〜4 3 c...控制線 56...延遲電路 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -48- 516216 A7 B7 五、發明説明（46 ) 57···反相器 60…輸入閂鎖部、提取閘 62…輸入閂鎖部 63···反相器 65…或閘 67···暫存器 p 資料輸出電路 69···互斥或邏輯和閘 70···正反器 71···延遲電路 72...AND 閘 73…電晶體 75…晶片選擇控制電路 7 6…或閘 77…提取控制電路

I 78···重設電路 79··.暫存器 80a〜80d…暫存器元件 81···提取閘 82··.暫存器 83···多工器 84···互斥或邏輯和閘 84^84^.^¾片選擇信號輸 出電路 ' 85.. .AND閘、正反器 86···場效應電晶體、延遲電路 87.. .AND 閘 87^87^··資料輸出電路 8 8…场效應電晶體 90.. .或閘 91.. .重設電路 91丨〜91„…輸入電路 92ι〜92n···輸入電路 93a〜93d…暫存器元件 94.. .提取閘 95···資料暫存器 96.. .AND 閘 97.. .正反器 98…多工器 100···資料輸入及輸出部 ΙΟΙ^ΙΟΙη…資料輸入及輸 出元件 102···資料輸入與脈衝產生 電路 103.. ·資料輸出電路 104···内部寫入資料匯流 排、反相器 105···資料匯流排、AND閘 -----------------------裝 ...............ΤΓ!.............線· (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -49- 516216 A7 B7 五、發明説明（47 ) 106.. -AND 閘 107.. .或閘 108…設定端子正反器 110…暫存器群 llla〜llld…暫存器元件 112.. .提取閘 113…提取閘 114…暫存器 115.··多工器 116.. .暫存器 117···資料輸入及輸出部 118^118^··資料輸入及輸 出元件 119…資料輸入與脈衝產生 電路 120···資料輸出電路 121···内部讀出資料匯流排 122···内部寫入資料匯流排 128丨〜128n···資料輸人電路 131…反相器 132.. .AND 閘 133.. .AND 閘 134·.·或閘 135···正反器 、 136…提取閘、AND閘 140…開關 141.. .提取閘 142.. .暫存器 143…互斥或邏輯和閘 144.··多工器 145···資料輸入及輸出電路 146···互斥或邏輯和閘 147…多工器 150…控制器内部電路 151.. .開關 160.. .暫存器群 161···互斥或邏輯和閘 161a〜16Id···暫存器元件 162···多工器 163···資料輸入及輸出電路 164···互斥或邏輯和閘 165·.·多工器 167…反相器 168.. .AND 閘 169.. .AND 閘 170…或閘 171…反相器 172.. .AND 閘

本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -50- 516216 A7 B7 五、發明説明（48 173…閘 174...閂鎖 176.··閂鎖 175···閘 ----------------------'裝------------------、可------------------線. (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -51-

Claims (1)

1. 516216 A8 B8 C8 D8 六、中請專利範圍 1 · 一種半導體I置，係具有： 暫存器’係用以保持第1資訊者；及 資訊生成電路’係用以由外部接收第1信號並生成第 2資訊者； 前述第1信號係一顯示前述第1資訊反相之信號， 且’前述資訊生成電路係依據前述第1資訊及前述第1信 號而生成前述第2資訊。 2· —種半導體裝置，係具'有： 暫存器，係用以保持第1資訊者；及 資訊生成電路，係用以接收第2資訊並將第丨信號朝 外部輸出者； 前述第1信號係一依據保持於前述暫存器之前述第j 資訊’與前述資訊生成電路接收之前述第2資訊之邏輯演 算的信號，並為顯示第1資訊反相的信號。 3·如申請專利範圍第1或2項之半導體裝置，其中該資訊生 成電路係’將保持於前述暫存器之前述第1資訊改寫為 第2資訊。 4·如申請專利範圍第1項之半導體裝置，其中該資訊生成 電路係，接收前述第1資訊並將之儲存於前述暫存器， 接著接收前述第1信號後生成前述第2資訊。 5.如申請專利範圍第項之半導體裝置，其中該資訊生 成電路係，接收前述第1資訊並將之儲存於前述暫存 器’接著接收前述第2資訊後生成前述第1信號。 6·如申請專利範圍第1或2項之半導體裝置，其中該暫存器

   52 516216 A8 B8 C8 D8 、申請專利範圍 係以重設信號進行重設者。 7·如申請專利範圍第1或2項之半導體裝置，其中該半導體 裝置係包含記憶體陣列之半導體裝置，且，前述暫存器 係依據由外部接收之更新指示而進行重設。 8.如申請專利範圍第1或2項之半導體裝置，其中該第1信 號係脈衝信號。 9·如申請專利範圍第1項之半導體裝置，其中該資訊生成 電路係具有一用以閂鎖前述第1信號之資料輪入部； 前述半導體裝置係具有一用以接收來自外部之晶片 選擇信號之電路； 前述資料輸入部則依據前述晶片選擇信號而閂鎖前 述第1信號。 iO·如申請專利範圍第9項之半導體裝置，其中該第丨信號係 脈衝信號，且，前述資料輸入部係檢測該脈衝信號之邊 緣並閂鎖前述第1信號。 本紙張尺度適用中國國家標準（CNS) A4規格（210Χ297公f) 53 ........................裝：… (請先閲讀背面之注意事項再填寫本頁) 訂丨 :線丨