JP2005190332A - データ転送制御装置 - Google Patents

Abstract

【課題】圧縮デコーダのＤＳＰにおいて、消費電力を低減するデータ転送制御装置を提供する。
【解決手段】スリープ中のＣＰＵ１とメモリ５に対して転送制御部４の指令によりクロック生成部２からＤＭＡ転送を行うタイミングで高速のクロックを必要な期間だけ供給して、まとめてＤＭＡを行わせるクロック制御を行うことで、低電力化を図る。
【選択図】図１

Description

本発明は、ディジタル化された音楽信号等を圧縮して記録再生するディジタル信号処理装置に用いることのできるデータ転送制御回路に関するものである。

近年、いつでもどこでも音楽を聞くことができるポータブルオーディオ製品がたくさん世に出ている。このための機器の一つとして音楽信号を圧縮して記録し再生する、ＭＤ（ミニディスク）プレーヤがある。従来のＭＤシステムについては、特開平６ー９６５２０号公報に記載されたものが知られている。

図４に従来のＭＤプレーヤのブロック図を簡略に示したブロック図、図５に同じくその出力信号処理部の入出力タイミング図を示す。図４において、従来のＭＤプレーヤは信号を記録し、またそれから再生するディスク１００、フォーカス・トラッキング制御やスピンドルモータの回転制御等を行うサーボ回路１０１、ディスク１００からデータを読み出しディジタルデータに変換するＲＦ部１０２、ＥＦＭ復調、ＣＩＲＣ誤り訂正等を行う復調訂正部１０３、耐振メモリ制御部１０４、再生信号をいったん蓄積する耐振メモリ１０５、音声圧縮デコード処理を行う出力信号処理部１０６よりなる。

ディスク１００から読み出され、ＲＦ部１０２でディジタルデータに変換されて、復調訂正部１０３でＥＦＭ復調、ＣＩＲＣ誤り訂正等の処理を受けた後、いったん耐振メモリ制御部１０４を通して耐振メモリ１０５へ保存される。その後、耐振メモリ１０５から耐振メモリ制御部１０４を通して読み出されるデータは圧縮されたデータなので、最終的には出力信号処理部１０６で音楽信号に戻す音声圧縮デコード処理をして、Ｄ／Ａ変換した信号が、図示しない増幅器で増幅されて図示しないスピーカーへ送られて音となる。

この出力信号処理部１０６で行われる圧縮伸張処理には、複雑な演算処理を行う必要があるので、ディジタルシグナルプロセッサ（以下，ＤＳＰ）と呼ばれる専用のマイクロコンピュータが使用され、記録されたときと同じ一定のタイミングでＤ／Ａコンバータへデータを送るために、ダイレクトメモリアクセス（以下ＤＭＡ）処理でデータの転送を行うという構成が用いられている。ＤＳＰはＣＰＵとＤＭＡ制御回路とメモリが主な構成要素となっている。

図５は出力信号処理部１０６の入出力データのＤＭＡ処理に関連した部分のタイミングをあらわしている。出力信号処理部１０６にある図示しないＤ／Ａコンバータへのデータ出力を示すＤＡ出力タイミング２０１は、サンプリング周波数が４４．１ｋＨｚのステレオデータの場合には、２２．６μ秒に２ワード分のデータをＤ／Ａコンバータへ出力する必要があるので、このタイミングに合わせてＤＳＰのワークメモリからデータをＤＭＡ読み出しする。これとは独立に、低速の耐振メモリ１０５からＤＳＰのワークメモリの、出力データとは別の領域へデータを読み込む処理が必要で、この読み込み処理は、圧縮データの特性に合わせて、たとえば２５６バイト分を連続で読み込むといった処理が行われる。

圧縮された信号を復元した結果は、元のデータより増加して、たとえば５１２ワードのデータになり、このデータが出力される。つまり前記の２５６バイト分の読み込みは、５１２ワードの読み出しに対して１回しか必要ないという事になる。

図５の、出力信号処理部１０６のＤ／Ａコンバータへの出力であるＤＡ出力タイミング２０１だけは時間軸を拡大して書いてあり、データ入力タイミング２０２の１周期がＤＡ出力２０１の５１２回分の１１．６ｍｓ程度になる。これに対して、データ入力タイミング２０２の期間は、外部の低速の耐振メモリ１０５からデータを読み出してＤＳＰへ転送するので、１バイトの転送に１マイクロ秒程度の時間ががかるとして、約０．５ｍｓ程度、さらにデータ処理時間２０３はＤＳＰのクロックにもよるが、１０ＭＨｚ程度のクロックで１０ｍｓ弱程度の処理時間がかかるとして、残りのデータ入力タイミング２０２でもなく、デコード処理タイミング２０３でもない１ｍｓ程度が仕事待ちのウエイト時間になる。

ワークメモリへのアクセス自体は、圧縮デコードの処理によりこのＤＭＡタイミング以外のときにも続いており、上記の２５６バイト単位のデータを元にして、各種の演算処理が行われて、その結果が出力用のワークメモリの別の領域に格納される。ＤＳＰはこれらの処理が終了した時点で次の２５６バイトを待つ形でウエイト状態になる。

一般にこうしたＤＭＡ処理はＣＰＵの処理タイミングと密接に結びついていて、ＣＰＵのメモリアクセスと調停を図りながら処理が行われる。例えば、ＤＭＡ側とＣＰＵ側の両方からの同時書き込みはさせない、であるとか、数ワードのまとまったデータを書き込んでいる途中では読み出しを禁止するとかの機能が必要とされる。従って、ＤＭＡ処理時にはＣＰＵが正常に調停動作をしているか、またはまったく停止していてＣＰＵからメモリへのアクセスを行わないという保証が必要である。

また、ＤＭＡ処理を行うメモリには、動作の安定性や設計の容易さから、クロック同期型のメモリを用いることが増えてきていて、これを動作させるクロックをＣＰＵの動作クロックと同期させて処理を行う様に構成されている。メモリへのアクセスのタイミングの例をあげると、非同期の外部回路からリクエストが発行されて、それを受付回路が動作クロックで受け付けて、それを元にして次のクロックで実際にメモリへアクセスして、アクセスタイミング制約を満足するだけ待って、その次のクロックで読み出しデータを出力する、といったタイミングになる。従って、メモリからのデータを使用するにはこの例では４クロック以上のクロックが必要になる。使用するメモリの応答速度が相対的に遅い場合には、アクセスから読み出しまでの間にさらに待ち時間が加わることになる。また、メモリへの書き込みの場合についてもほぼ同様のことが言える。
特開平６−９６５２０号公報

圧縮デコーダの部分は上記のように一定の間隔でデータを送出し続ける必要があるので、従来例のディスクからのデータ読み出し系のように、外部からのおおまかな制御でクロックを停止させて消費電力を低減するようなことが難しい。また、メモリバスを共有するので勝手にクロックを止めると、外部動作と内部動作の整合が取れなくなり正常に動作出来なくなる。

本発明は、こうした定期的な処理を実現しながらも低電力を実現させることのできるデータ転送制御装置を提供することを目的とする。

この課題を解決するために本発明のデータ転送制御装置は、外部との入出力信号を、ＣＰＵに直結したワークメモリへ読み書きしながら動作するリアルタイム信号処理において、複数のＤＭＡ転送を行うタイミングをまとめて、パイプライン処理を含めて転送が完了するのに必要なクロック数だけ通常動作させ、他のタイミングではＣＰＵとワークメモリへのクロックを停止させるように転送動作と同時にクロックを制御するスリープ動作モードを持たせたものである。

また本発明のデータ転送制御装置は、ＣＰＵと、動作クロックの生成と制御を行うクロック生成部と、ダイレクトメモリアクセス制御を行うとともに定期的に処理出力を生成するＤＭＡ処理部と、前記ＣＰＵと前記ＤＭＡ処理部との間のＤＭＡ転送に関する情報を転送すると共に前記クロック生成部へのクロック制御指令を発する転送制御部と、処理中のデータを記憶するワークメモリと、外部からデータを受け取ると共に前記ＣＰＵ、前記転送制御部および前記メモリ間を接続するメモリバスとを備え、前記クロック制御部は動作クロックを前記データ転送制御部には常時供給すると共に、前記転送制御部の指令を受けて前記ＣＰＵと前記ワークメモリへはパイプライン処理を含む少なくとも１つのダイレクトメモリアクセス転送に必要な期間だけ動作クロックを与えることを特徴とするものである。

本発明のデータ転送制御装置は、上記のような構成によって、定常的にＤＳＰ外部とデータ転送を行いながらＤＳＰのＣＰＵの電力消費を極力小さくすることが可能な圧縮伸張回路を実現できるものである。

以下、図面を参照しながら本発明の実施の形態を詳述する。図１は本発明の一実施形態におけるデータ転送制御装置を用いたＤＳＰのブロック図、図２は同じくそのデータ転送制御部の外部動作タイミングを示すタイミング図、図３は同じくそのデータ転送制御部の詳細な動作を説明するためのタイミング図である。なお、従来の例で説明した図４と図５も、必要に応じて説明に用いる。

図１は、図５における出力信号処理部１０６の内部にあるＤＳＰを示し、演算処理を行うＣＰＵブロック１、動作クロックの生成と制御を行うクロック生成部２、ＤＭＡの制御を担当するＤＭＡ処理部３、データ転送制御部４、処理中のデータを記憶するワークメモリであるメモリ５、外部からデータを受け取ると共にメモリ５とＣＰＵ１とＤＭＡ処理部３の転送制御部４の間を接続するメモリバス６からなり、ＤＭＡ処理部３から定期的に出力されるデータ出力を７、ＤＭＡの要求信号を８、ＤＭＡ受付信号を９で表す。

図２において、データ入力タイミングを１１、データ出力タイミングを１２、ＤＭＡを発生させるＤＭＡ発生タイミングを１３であらわしている。通常処理の場合には、クロック生成部２からのクロック出力はすべてアクティブ状態になっている。この状態では、従来と同様にＤＭＡ処理部３へは入出力の要求が外部から与えられて、それに応じてメモリ５への読み書き処理が実行されている。

通常処理状態では、図５の耐震メモリ制御部１０４からの命令によりデータ入力タイミング１１が決定されて、定期的なデータ出力タイミング１２と、その他のＩ／Ｏ処理をあわせてＤＭＡ発生タイミング１３が決定される。このＤＭＡ発生タイミング１３でＤＭＡ処理部３がメモリ５にデータの読み書きを実行させることで、外部とのデータの入出力が行われる。

ＤＳＰ内部の処理ではＤＭＡ処理部３とＣＰＵ１との間で、外部からの要求に合わせてＤＭＡ処理部３から転送制御部４を介してＣＰＵ１へＤＭＡ要求信号８を出力して、ＣＰＵ１がこれを受け付けて、ＤＭＡ動作が可能かどうかのチェックを行い、受け付け可能の場合にはＤＭＡ受付信号９をＤＭＡ処理部３へ返す。これらの信号を受け渡すためには数クロックとさらにバス自体を切り換える電力が必要になる。

図５におけるデータの入力タイミング２０２が非動作状態で、かつデコード処理タイミング２０３も停止状態であるウエイト状態の時には、データ転送制御部４はＣＰＵ１からバスを開放する情報を受け取り、クロック生成部２へ指令してクロック生成部は、その時点からＤＭＡ処理部３にだけクロック生成部２からのクロックを供給して、ＣＰＵ１とメモリ５へのクロック供給を停止するスリープモードに入る。

スリープモードでは、データ転送制御部４でデータ出力タイミング１２での転送データ数をカウントして、カウント数が所定の値に達したらスリープモードから通常動作へ復帰し、次のデータを入力するために、データ転送制御部４からクロック生成部２へ指令してＣＰＵ１とメモリ５へのクロック供給を開始させ、ＣＰＵ１はデータの状態を確認して入力データの書き込みあるいはデコードの処理へと入っていく。

つまり、デコード処理タイミング２０３が終了した時点からスリープモードに入って、前半はウエイト状態でＤＡ出力タイミング２０１に関連した処理だけを行い、後半はデータ入力タイミング２０２にも対応したタイミングでクロックの出力を行うように制御を行う形になり、デコード処理が始まったら通常の処理に復帰する。

データ転送制御部４にはＤＭＡ処理用の図示しないバッファメモリが備えられていて、データ入力タイミング１１の数回に対して出力タイミング１２が１回の割合で、そして、ステレオのＬｃｈとＲｃｈの出力に対応した出力タイミング１２の２回に対してＤＭＡ発生タイミング１３を１回割り当てて、外部からのＤＭＡ要求（すなわち出力信号処理部１０６からの処理要求）をタイミング変換して、ＤＭＡ発生タイミング１３のところでまとめて実行させている。

このようにメモリへのアクセスをまとめて実行させることにより、クロックの切り換えに要するオーバーヘッドを削減することが出来、また、パイプラインを有効に活用することで、必要なクロック数を削減することが出来る。この様子を図３で説明する。

図３において、（ａ）は１つのＤＭＡの処理の場合で、（ｂ）は２つのＤＭＡをまとめた場合の処理を表しており、動作クロックを２１、処理内容を２２、３２、３３、ＤＭＡ要求信号を２３、ＤＭＡ受付信号を２４、３４、メモリバスの占有状態を２５、３５、クロック制御信号を３６、制御されたＣＰＵ１へのクロックを３７、制御されたメモリ５へのクロックを３８で表している。

クロック生成部２の動作クロック２１は常時動作していて、ＤＭＡ処理部３へは常時クロックを供給しており、ＤＭＡ処理部３への外部からのＤＭＡ要求信号２３を受け付けることが出来る。ＤＭＡ処理部３ではＤＭＡ要求信号２３に対応して、パイプライン処理として、ＲＱ（ＤＭＡ要求）受付処理で必要なアドレス、データを準備して、次のクロックでメモリ５へアクセスして、メモリ５の応答時間をもう１クロック待ってメモリ５のデータを取り込んで、次のクロックでデータ出力７へ出力する。この出力タイミングにあわせて受付信号２４をＣＰＵへ出力する。このときのメモリ５へのアクセスのメモリバス占有タイミングが符号２５のようになる。実際のＤＭＡ処理に必要なクロック数としては、本来ならＣＰＵ１との間のバス６の調停処理が必要だが、スリープモードに入ったときにバス６は開放状態になっているため調停処理は省略することが出来るので、ＲＱ受付直前のクロックから出力終了までの５クロックが必要なクロック数になる。

次に２つのＤＭＡ処理をまとめて、かつデータ転送制御部４でクロックの制御を行う場合について説明する。

まず、ＤＭＡ処理を開始するタイミングは、定期的に出力する出力データ７に必要なタイミングに合わせたタイミングとして、このタイミングの直前にデータ転送制御部４ではクロック制御信号３６を出力して、クロック生成部２からＣＰＵ１とメモリ５へのクロックを出力させる。ＤＭＡ処理部３は上と同様にパイプライン処理３３のＲＱ受付処理をして、メモリ５へアクセスして、入力データの書き込み処理を行う。これと同時に出力データ用の読み出し処理の準備にかかっていて、処理３３における書込と共にパイプライン処理３２におけるＲＱ受付処理を行い、処理３３における書き込み完了後すぐに処理３２における次の読み出し処理に入ることが出来る。

こうして、書き込みと読み出しを実行した後受付信号３４を解除して、ＤＭＡ処理自体は終わり、その後にデータ転送制御部４でクロック制御信号３６を非動作にして処理を停止させる。

これらの処理に必要なクロックは、クロック制御信号３６にそのまま対応したＣＰＵ用のクロック３７が７クロック、メモリ５の動作に対応したクロック３８が５クロックで、上記の単独のＤＭＡ処理を２回行う場合に比較して少ないクロック数で動作できることがわかる。

データ転送制御部４の図示しない内部の小容量のメモリは電力的にはかなり小さく、回路規模の大きいＣＰＵ全体を動かす場合の電力消費のほうが十分に大きいので、ＣＰＵのクロック数を削減できる効果は大きなものがある。

また、本発明のデータ転送制御装置は、メモリへのアクセスの場合だけに適用できるわけではなく、たとえば複数のＣＰＵ間でメモリを共有している場合のデータの転送に対応させると、それぞれのＣＰＵの処理タイミングのＯＲでクロック制御信号を生成し、メモリのアクセス待ちの代わりに、ＣＰＵのパイプライン処理遅延を利用して処理の多重化を行うことで、クロック数を削減することが出来るので、消費電力を削減することが出来る。

以上述べてきたように、本発明のデータ転送制御装置を用いることで、定常的にＤＳＰ外部とデータ転送を行いながらＤＳＰのＣＰＵの電力消費を極力小さくすることが可能な圧縮伸張回路を実現でき、実用的にきわめて有用である。

本発明の一実施形態におけるデータ転送制御装置を用いたＤＳＰを示すブロック図 同じくそのデータ転送制御部の外部動作タイミングを示すタイミング図 同じくそのデータ転送制御部の詳細な動作を説明するためのタイミング図 従来のＭＤプレーヤのブロック図 従来の出力信号処理部の入出力タイミング図

符号の説明

１ ＣＰＵ
２ クロック生成部
３ ＤＭＡ処理部
４ データ転送制御部
５ メモリ
６ メモリバス
７ データ出力
８ ＤＭＡ要求
９ ＤＭＡ受付信号
１１ データ入力タイミング
１２ データ出力タイミング
１３ ＤＭＡ発生タイミング
２１ 動作クロック
２２，３２，３３ 動作内容
２３ ＤＭＡ要求信号
２４、３４ ＤＭＡ受付信号
２５，３５ メモリバス占有タイミング
３６ クロック制御信号
３７ ＣＰＵ用クロック
３８ メモリ用クロック
１００ ディスク
１０１ サーボ部
１０２ ＲＦ部
１０３ 復調訂正部
１０４ 耐振メモリ制御部
１０５ 耐振メモリ
１０６ 出力信号処理部
２０１ ＤＡ出力タイミング
２０２ データ入力タイミング
２０３ デコード処理タイミング

Claims (2)

1. 外部との入出力信号を、ＣＰＵに直結したワークメモリへ読み書きしながら動作するリアルタイム信号処理において、
   複数のＤＭＡ転送を行うタイミングをまとめて、パイプライン処理を含めて転送が完了するのに必要なクロック数だけ通常動作させ、他のタイミングではＣＰＵとワークメモリへのクロックを停止させるように転送動作と同時にクロックを制御するスリープ動作モードを持つことを特徴とするデータ転送制御装置。
2. ＣＰＵと、
   動作クロックの生成と制御を行うクロック生成部と、
   ダイレクトメモリアクセス制御を行うとともに定期的に処理出力を生成するＤＭＡ処理部と、
   前記ＣＰＵと前記ＤＭＡ処理部との間のＤＭＡ転送に関する情報を転送すると共に前記クロック生成部へのクロック制御指令を発する転送制御部と、
   処理中のデータを記憶するワークメモリと、
   外部からデータを受け取ると共に前記ＣＰＵ、前記転送制御部および前記メモリ間を接続するメモリバスとを備え、
   前記クロック制御部は動作クロックを前記データ転送制御部には常時供給すると共に、前記転送制御部の指令を受けて前記ＣＰＵと前記ワークメモリへはパイプライン処理を含む少なくとも１つのダイレクトメモリアクセス転送に必要な期間だけ動作クロックを与えることを特徴とするデータ転送制御装置。

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