JP3603474B2 - ディスク装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ディスク装置に関し、特にサーボ情報の処理回路に関する。
【0002】
【従来の技術】
近年、パーソナルコンピュータの性能向上と低コスト化に伴い、データ記憶装置、特に磁気ディスク装置に対して大容量化と低コスト化が強く求められている。こうした背景から、ディスク装置の電子回路は年々大容量化技術を盛り込みながら集積化されている。ここで前記電子回路の動作を説明するために、まずディスクフォーマットについて説明する。
【0003】
図5は、ディスクフォーマットの一例を示している。ディスクフォーマットは、データの記録/再生動作を行うヘッドの記録媒体上の位置を制御するために設けられたサーボセクタ(SSCT78)と、ユーザデータを格納するために設けられたデータセクタ(DSCT79)とに大別される。SSCT78はAGCG60、SVMK61、IDXM76/SCTM77、CYL63、SSA64、POS65から構成される。
【0004】
AGCG60は、サーボ情報の読み出しゲインを調節するために、SVMK61は、SSCT78の先頭位置を検出するために設けられた領域である。IDXM76/SCTM77は、トラック又はセクタの先頭を識別するために設けられた領域であり、CYL63はシリンダ番号(トラック番号)を、SSA64はサーボセクタアドレスを格納するための領域である。
【0005】
POS65は、シリンダ間における詳細なヘッドの位置決め情報を通常4つ(バースト信号A66、B67、C68、D69)格納しており、詳細なヘッドの位置決め動作(セトリング)と、常に目的のシリンダ上にヘッドを位置付ける追従動作(フォローイング)とを制御するために使用される。
【0006】
一方、DSCT79は、ISG70、PLO71、BS72、DATA73、ECC74、PAD75から構成される。ISG70はディスクの回転変動を吸収するために設けられた領域である。PLO71は、読み出しデータに対するクロック同期をとるために設けられた領域であり、BS72は、シリアルデータからパラレルデータに変換するタイミングを検出するために設けられた領域である。DATA73は、ユーザのデータを格納する領域であり、ECC74は読み出したDATA73に誤りがないかチェックし、また誤りがある場合、その誤りを訂正するために設けられた領域である。
【0007】
次に本フォーマットを制御するための従来の回路構成について、図6から図9を用いて説明する。
【0008】
図6は、データ面サーボ方式を採用したディスク装置1のシステム構成を示すブロック図である。ディスク装置1は、ディスク制御装置2、信号処理装置12、モータドライバ14、R/Wアンプ13、R/Wヘッド7、データ面記録媒体15から構成されている。ディスク制御装置2は、データ処理部3、サーボ制御部4、CPU5から構成され、更にデータ処理部3はホストインタフェイス制御部10、バッファ制御部9、ドライブインタフェイス制御部(以下、ドライブI/F制御部)6、ECC制御部8、から構成され、データバッファ11をデータ処理部3に含むこともある。図6は、データ処理部3に含む場合を示している。
【0009】
この構成において、一般的にデータ処理部3は一つのLSI(データ処理装置)に集積されている。また、モータドライバ14と、信号処理装置12とは各々一つのLSIに集積されている。
【0010】
以下、図5に示すディスクフォーマットを採用した場合のデータの再生動作を例に挙げ、上記各ブロックの動作について説明する。
【0011】
CPU5は、ホストコンピュータ16が要求するデータを格納している記録媒体15上のアドレスを算出し、サーボ制御部4に通知する。サーボ制御部4では、信号処理装置12を介してCYL63とPOS65を検出して、要求されたセクタが存在するシリンダ上に、R/Wヘッド7をセトリング、フォローイングさせるための制御信号をモータドライバ14に出力する。また、図5に示すSSA64を検出し、R/Wヘッド7が位置付いているDSCT79のセクタアドレスをドライブI/F制御部6に通知する。モータドライバ14は上記制御信号に基づき、ボイスコイルモータ(VCM)を制御する。また、スピンドルモータに対する制御信号も出力する。
【0012】
一方、ドライブI/F制御部6では上記サーボ制御部4から通知されたデータセクタアドレスを用いて、目的のセクタであるかを判定し、一致していればデータの読み出しを開始するため、信号処理装置12に対して読み出し指示信号を与える。R/Wヘッド7およびR/Wアンプ13を用いて読み出された信号は、信号処理装置12において、図5に示したPLO71に基づいて、読み出しデータに対する同期がとられ、クロックとNRZデータとに弁別され、さらに図5に示すDATA73は、BS72に基づいてシリアルデータからパラレルデータに変換されて、ドライブI/F制御部6に転送される。
【0013】
同制御部6では、前記パラレルデータをバッファ制御部9に転送すると同時にECC制御部8へも転送する。ECC制御部8では、読み出したDATA73とECC74からDATA73に対する誤り検出が行われ、誤りが検出された場合、該誤りを訂正することが可能である。誤りがない場合、DATA73はバッファ制御部9からデータバッファ11、更にホストインタフェイス制御部10を介して、ホストコンピュータ16に転送される。なお、データの記録動作は、再生動作のほぼ逆の経路で転送されるので、ここでは省略する。
【0014】
ここで、本発明と関連が深い回路は信号処理装置12とサーボ制御部4とドライブI/F制御部6である。以下、各々のブロックに関して更に説明する。
【0015】
図7は、信号処理装置12の回路構成を示しており、AGC17、フィルタ18、バースト信号検出部22、パルスジェネレータ19、クロックジェネレータ20、EN/DEC21、CPUI/F回路93Aから構成されている。AGC17は前記R/Wアンプ13を介して記録媒体15から読み出した信号(RDATA44)の振幅ゲインを自動的に調整する。フィルタ18は該信号のノイズ成分をカットする。パルスジェネレータ19は読み出したアナログ信号からデジタル信号(パルス)を生成する。
【0016】
この際、前記SVMK61、IDXM76/SCTM77、CYL63、SSA64はリードデータパルス(RDP)39としてサーボ制御部4に送出される。更にクロックジェネレータ20は該パルスジェネレータ19で生成されたパルスに同期したクロックを生成してEN/DEC21に与える。EN/DEC21は、前記同期クロックを用いてデータの書き込み時はNRZデータに対する符号化を行い、データの読み出し時は該デジタル信号の復号を行う。更に、書き込み時はパラレルデータからシリアルデータへの変換を行い、読み出し時はシリアルデータからパラレルデータへの変換を行う。
【0017】
またバースト信号検出部22はフィルタ18から出力された前記アナログ信号から、後述するサーボ制御部4の指示に従って、各バースト領域に対応したアナログのバースト信号Aout[0:3](以下、Aout38という)を検出し、送出する。CPUI/F回路93Aは上記各回路内部に配置されたレジスタの読み出しまたは書き込みを行う回路であり、図6に示すようにCPU5とシリアルI/O92で接続されている。
【0018】
図8は、従来のサーボ制御部4のブロック構成例である。サーボ制御部4の中核を成すサーボ制御シーケンサ23は、RDP検出回路26で検出されるリードテータパルス(RDP)39から前記SVMK61、IDXM76/SCTM77を検出する。そして、これらの信号を基準に、信号処理装置12内のバースト信号検出部22に対する検出指示信号としてSG35、DCHG36、CHA37を与える。また、IDXM76を検出した場合、後述するセクタパルス(SCTP)生成回路32に対してトラックの先頭を検出したことを示すIDXMF58を生成する。
【0019】
更にサーボ制御部4では、A/D変換回路24を用いて前記Aout38をデジタル値に変換し、各デジタル値はCPU5がリードできるようにバーストレジスタ(A,B,C,D)25に保持される。また、リードテータパルス(RDP)39からシリンダアドレス(CYL)63とサーボセクタアドレス(SSA)64を求めるために、グレイコード変換器27とカレントサーボアドレスラッチ28を設けている。これらバーストレジスタ(A,B,C,D)25またはカレントサーボアドレスラッチ28への書き込みは、上記サーボ制御シーケンサ23からの書き込み指示信号(BSTLT90またはSADRLT94)によって行われる。
【0020】
サーボセクタアドレス(SSA)64はデータセクタインフォメーションテーブル31に転送され、データセクタインフォメーションテーブル31では、各SSA64に対応した、当該サーボセクタ78に続くデータセクタ79のアドレス(DSA)41と、次のデータセクタ79の先頭を示すセクタパルス(SCTP)42の位置と、次のサーボセクタ78の先頭位置を出力する。
【0021】
SCTP生成回路32は、同テーブル31で示されたSCTP42発生位置でSCTP42を生成するとともに、前記サーボ制御シーケンサ23で生成したIDXMF58からインデックスパルス(IDXP)43の生成も行う。データセクタアドレス生成回路33は、同テーブル31で示されたDSA41を出力する。スプリットレングス生成回路34は、後続のサーボセクタ78の直前に配置されたデータセクタ79の中で、データ処理を一時的に中断する位置情報(SPTL40)を出力する。
【0022】
CPUI/F回路93Bは、CPU5がサーボ制御部4内のレジスタアクセスを行うための回路であり、図6に示すようにCPUアドレス/データバス91に接続されている。
【0023】
図9は、ドライブI/F制御部6の構成を示すブロック図である。ドライブI/Fシーケンサ46は、ドライブI/F制御部6に入出力される信号の入出力タイミングを制御する。ID/DATA比較器47は、前記サーボ制御部4で検出されたDSA41とシーケンサ46で要求されたDSAとが等しいかを判定する。データ転送部49は、上記比較結果が一致している場合、データ読み出し要求時は信号処理装置12からバッファ制御部9へ、また、データ書き込み要求時はバッファ制御部9から信号処理装置12へデータを転送する。
【0024】
サーボセクタ78がデータセクタ79の途中に配置された場合、データ処理を一時的に中断するために、処理中断回路48は、前記サーボ制御部4で生成されたSPTL40とSG35から処理中断指示信号であるスプリットイネーブル(SPTEN80)を生成して、各回路に通知する。なお、CPUI/F回路93Cは、前記サーボ制御部4と同様に、CPU5がドライブI/F制御部6内のレジスタアクセスを行うための回路であり、図6に示すようにCPUアドレス/データバス91に接続されている。
【0025】
上記説明した従来のディスク装置1では、例えば特開昭57−86910号公報に記載のように、記録媒体15から読み出され信号処理装置12から出力されたバースト信号(Aout38)はアナログ値であり、A/D変換する必要がある。このA/D変換は、図8に示したようなA/D変換回路24を内蔵したサーボ制御部4か、若くは単体のA/Dコンバータを用いて行われていた。
【0026】
【発明が解決しようとする課題】
上記従来技術の様に、バースト信号のA/D変換を、図に示したようなA/D変換回路24を内蔵しLSI化したサーボ制御部で行う場合、前記サーボ制御部内でアナログ信号を取り扱うことになる。前記サーボ制御部はA/D変換回路24以外はデジタル(論理)回路であり、同デジタル回路で発生する動作ノイズがA/D変換回路24に悪影響を及ぼす。よってその対策のために前記サーボ制御部のLSI化において、設計工数が増えたり対策回路が必要になるため、コストアップを招いてしまう。更にA/D変換回路24の内蔵化によってLSIのプロセスアップによるシュリンクが困難になる点も問題である。また、単体のA/Dコンバータを用いた場合、電子回路の部品点数が増えるのでこれも得策とは言い難い。
【0027】
ここでA/D変換回路24とバーストレジスタ25を、アナログ信号を取り扱う前記信号処理装置12に内蔵する場合を考える。この場合、上記問題は軽減されるが、図8に示したバーストレジスタ(A,B,C,D)25をCPU5がリードできなくてはならない。このとき前記図6に示したCPUシリアルI/O92を用いるとバーストレジスタの読み込みに時間がかかり高速なサーボ制御には向かない。
【0028】
また図6に示すCPUアドレス/データバス91を用いるとパラレルで読み込むことができるが、信号処理装置12に該CPUアドレス/データバス91を接続するための端子が必要となる。このためLSI化されている信号処理装置12の端子数が大幅に増加してしまう。
【0029】
更に、この場合には別の問題が生じる。すなわち、媒体データの書き込みまたは読み出し処理中に、CPU5は、このバーストレジスタ25や、データ処理部3内に配置された種々のレジスタをアクセスする。このため、CPUアドレス/データバス91上の値が様々に変化するので信号処理装置12の内部にデジタルノイズが発生し、このノイズの影響により信号処理装置12のA/D変換回路24が誤動作するおそれがある。この誤動作を防止するために価格が上昇するおそれもある。
【0030】
したがって、本発明の目的は上記ディスク装置内の回路構成を最適化することにより上記課題を解決し、低価格で高信頼性のディスク装置を提供することである。
【0031】
具体的な本発明の目的は、信号処理装置、サーボ制御部、ドライブI/F制御部の回路構成を最適化することにより、ディスク装置またはディスク装置用電子回路の低コスト化を図ることである。
【0032】
また、具体的な本発明の目的は、信号処理装置、サーボ制御部、ドライブI/F制御部の回路構成を最適化することにより、ディスク装置またはディスク装置用電子回路の高信頼化を図ることである。
【0033】
また、具体的な本発明の目的は、バースト信号のアナログーデジタル変換を信号処理装置において行う際、これを集積したLSIの端子数の増加を抑制することによってディスク装置またはディスク装置用電子回路の低価格化を図ることである。
【0034】
また、具体的な本発明の目的は、バースト信号のアナログーデジタル変換を信号処理装置において行う際、ノイズの発生を抑えてディスク装置またはディスク装置用電子回路の高信頼化を図ることである。
【0035】
【課題を解決するための手段】
上記目的を達成するために、本発明は、データブロックとサーボブロックとを含む記録面を有し、サーボブロックには、データブロック中のデータを記録再生するヘッドの記録面上の位置を制御するためのサーボデータが記録されている記録媒体と、記録媒体から読み出した信号から、データブロック中のデータを検出し、第1のバスを用いて出力する信号処理装置と、記録媒体から読み出した信号から検出されたサーボデータに基づいて、データブロック中のデータを記録再生するヘッドの記録面上の位置を制御するとともに、再生されたデータを第1のバスを介して読み込むデータ処理装置と、信号処理装置と、データ処理装置とを制御するプロセッサとを備え、信号処理装置は、アナログ−デジタル変換器と、読み出し信号から検出されアナログ−デジタル変換器によって変換されたサーボデータを、第1のバスに出力する選択手段とを備え、データ処理装置は、第1のバスを介して入力されるサーボデータを保持する手段と、保持されたサーボデータを第2のバスに出力する手段とを備えたものである。
【0036】
さらに、本発明は、読み出し信号からサーボブロックのアドレスを検出する手段を有し、選択回路は、検出されたサーボブロックのアドレスを、第1のバスに出力し、データ処理装置は、第1のバスを介して入力されるサーボブロックのアドレスを保持する手段と、保持されたサーボブロックのアドレスを第2のバスに出力するものである。
【0037】
さらに、本発明のデータ処理装置は、第1のバスを介して入力されたサーボブロックのアドレスから、データブロックの先頭を示すセクタパルス、データブロックのアドレス、サーボブロックの位置情報のうち、少なくとも一つを算出する手段を備えたものである。
【0038】
さらに、本発明の信号処理装置は、第1のバスを介して読み書き可能なレジスタを備え、データ処理装置は、第2のバスから第1のバスを介して信号処理装置内の読み書き可能なレジスタへアクセスするためのアクセス手段を備え、プロセッサは、アクセス手段を用いて、信号処理装置内の読み書き可能なレジスタをアクセスするものである。
【0039】
また、本発明は、データブロックとサーボブロックとを含む記録面を有し、サーボブロックには、データブロック中のデータを記録再生するヘッドの記録面上の位置を制御するためのサーボデータが記録されている記録媒体から信号を読み出し、読み出し信号から、データブロック中のデータを検出し、第1のバスを用いて出力する信号処理装置において、アナログ−デジタル変換器と、読み出し信号から検出されアナログ−デジタル変換器によって変換されたサーボデータを、第1のバスに出力する選択手段とを備えたものである。
【0040】
さらに、アナログーデジタル変換回路は、読み出し信号から検出されたデータブロック中のデータをアナログーデジタル変換するものである。
【0041】
さらに、本発明の選択手段は、サーボブロックに対する処理を指示するサーボゲートがアサートされている期間は、サーボデータをバスに出力し、データブロックに対するリード処理を指示するリードゲートがアサートされている期間は、データブロック中のデータをバスに出力するものである。
【0042】
さらに、信号処理装置は、さらに、読み出し信号からサーボブロックのアドレスを検出する手段を有し、選択手段は、検出されたサーボブロックのアドレスを、第1のバスに出力するものである。
【0043】
さらに、本発明の選択手段は、サーボブロックに対する処理を指示するサーボゲートがアサートされている期間は、サーボブロックのアドレスまたはバースト信号のアナログーデジタル変換結果を第1のバスに出力し、データブロックに対するリード処理を指示するリードゲートがアサートされている期間はデータブロック中のデータを第1のバスに出力するものである。
【0044】
また、本発明は、データブロックとサーボブロックとを含む記録面を有する記録媒体から読み出され再生されたデータブロック中のデータを、第1のバスを介して読み込むデータ処理装置において、第1のバスを介して入力される、サーボブロック中のサーボデータを保持する手段と、保持されたサーボデータを第2のバスへ出力する手段とを備えたものである。
【0045】
さらに、本発明のデータ処理装置は、第1のバスを介して入力されるサーボブロックのアドレスを保持する手段と、保持されたサーボブロックのアドレスを第2のバスに出力するものである。
【0046】
さらに、本発明のデータ処理装置は、第1のバスを介して入力されたサーボブロックのアドレスから、データブロックの先頭を示すセクタパルス、データブロックのアドレス、サーボブロックの位置情報のうち、少なくとも一つを算出するものである。
【0047】
【発明の実施の形態】
以下、本発明の第1の実施例について図面を用いて説明する。
【0048】
図1は本発明を適用した信号処理装置12、サーボ制御部4、ドライブI/F制御部6の回路構成の一例を示している。図1の信号処理装置12において、図7に示す従来例と同じ構成要素には同じ番号を付けている。本発明の信号処理装置12においては、さらにA/D変換回路24、MPXA57Aを追加している。なお、81は、バースト信号Aout38がA/D変換されたバーストデータである。
【0049】
そして、A/D変換回路24で変換されたデジタル値であるバーストデータ81をCPU5に通知するために、前記バーストデータ81を、従来例の図7に示したNRZD50、NRZP51を送る信号線(以下、NRZデータバス82という)とMPXA57Aを用いてディスク制御装置2のドライブI/F制御部6に通知する。さらに、ドライブI/F制御部6に前記バーストデータ81を保持するためのバーストレジスタ25を設けている。CPU5はドライブI/F制御部6のCPUI/F回路93Cを介してバーストレジスタ25をアクセスすることによりバーストデータを認識する。
【0050】
ここで上記バーストデータ81をドライブI/F制御部6に通知する方法について更に詳細に説明する。信号処理装置12のMPXA57AはA/D変換回路24から出力されるバーストデータ81とEN/DEC21から出力されるリードデータ(NRZD50、NRZP51)のいずれかを選択し、ディスク制御装置2のドライブI/F制御部6に送出する。ドライブI/F制御部6では受け取ったデータがバーストデータ81であるかリードデータ(NRZD50、NRZP51)であるかを後述する方法で判別し、データをバーストレジスタ25またはデータ転送部49に転送する。
【0051】
A/D変換回路24を内蔵することによりバースト信号検出部22で検出したアナログ値のAout38を直接A/D変換回路24に出力することができる。よって電子回路基板上のノイズの影響によるAout38の信号品質の劣下を最小限に抑えることが可能となり、より高精度なヘッド位置決め制御ができる。
【0052】
図2は信号処理装置12、ドライブI/F制御部6、サーボ制御部4間のインタフェイスタイミングの一例を示している。なお本発明におけるサーボ制御部4の構成は図8に示した従来例からA/D変換回路24とバーストレジスタ(A,B,C,D)25を削除し、後述するMPXC57Cを加えた構成と等しい。この場合、アナログ回路を持たない上記サーボ制御部4とドライブI/F制御部6を1つのLSIに集積することも可能である。
【0053】
サーボ制御部4は信号処理装置12に対して、図2に示すタイミングでサーボゲート(SG35)、ディスチャージ信号(DCHG36)、チャージ信号(CHA37)を出力する。サーボゲート(SG35)は、R/Wヘッド7がサーボセクタ(SSCT78)を通過しており、SSCT78に対する読み出し処理を行っていることを示す。ディスチャージ信号(DCHG36)はバースト信号検出部22から出力される各Aout38のアナログ値を初期化するために用いられる。またチャージ信号(CHA37)は各POS(A66、B67、C68、D69)上で検出されるバースト情報を各Aout38に出力するために用いられる。
【0054】
Aout38は、CHA37に従って順次、前記A/D変換回路24でデジタル値のバーストデータ81に変換され、MPXA57Aに出力される。バーストデータ81をNRZデータバス82に出力するためにMPXA57Aは、サーボゲート(SG35)のアサート期間はバーストデータ81を、リードゲート(RG52)のアサート期間はリードデータ(NRZD50、NRZP51)を選択して出力する。選択されたバーストデータ81は、NRZデータバス82を介してドライブI/F制御部6へ送られる。
【0055】
NRZデータバス82上のデータはバーストデータ81とリードデータ(NRZD50、NRZP51)を時分割で含んでいる。その切換のため、図1、図2に示すようにサーボ制御部4は、MPXC57Cを用いて、サーボゲート(SG35)のアサート期間はサーボ制御シーケンサ23で生成するバーストデータ取り込み信号(BSTLT90)を、そうでない期間は前記セクタパルス(SCTP)42をセクタパルス(SCTP)42の制御線に出力する。ドライブI/F制御部6は、SG35アサート期間はセクタパルス42として扱わずバーストデータ81の取り込み信号として扱うことにより、端子数を増加させずにバーストデータ81を取り込み、バーストレジスタ25(A,B,C,D)に保持する。
【0056】
またNRZデータバスは双方向バスなので、信号処理装置12とドライブI/F制御部6は、SG35とRG52のアサート期間は信号処理装置12からドライブI/F制御部6へ、ライトゲート(WG53)アサート期間はドライブI/F制御部6から信号処理装置12へ、いずれのゲートもアサートされない期間はハイインピーダンス状態に、各々バスの方向を制御するものである。
【0057】
本実施例のバーストデータのバス幅は9ビットと仮定しているが、その拡張はその他のインタフェイス信号を用いて容易に行うことができる。例えばNRZデータバス82とSBD56を同時に使用すれば10ビットまで拡張できる。またNRZデータのバス幅がバーストデータのバス幅よりも小さい場合はバーストデータを時分割して転送することもできる。例えばバーストデータのバス幅が10ビットであり、NRZデータのバス幅が2ビットしかない場合でも、バーストデータを5分割して出力すれば良い。
【0058】
また、本実施例で示した回路構成を用いれば、CPU5が信号処理装置12に配置されたレジスタの書き込みまたは読み出しを行う際に、図1に示したドライブI/F制御部6のCPUI/F回路93CとNRZデータバス82を介して信号処理装置12に配置されたレジスタの書き込みまたは読み出しを行うことができるので、従来必要であったCPUI/F回路93Aが不要になる。このとき、信号処理装置12内のレジスタは、媒体データの読み書き動作時以外に、CPU5がアクセスするものなので、レジスタアクセスによって、A/D変換回路24へは影響しない。
【0059】
さらにシリアルI/O92用の端子が不要になるので、信号処理装置12の低価格化に貢献する。また、パラレルアクセスのため高速なレジスタアクセスが可能になりシステム性能の向上にも寄与できる。
【0060】
さらに信号処理装置12とCPUアドレス/データバス91とが直接接続されないので、前記デジタルノイズの影響によるアナログ回路の誤動作も低減できる。
【0061】
次に、本発明の他の実施例について説明する。
【0062】
図3は本発明を適用した信号処理装置12とドライブI/F制御部6の他の回路構成例を示している。第1の実施例で示した図1の回路構成と比較すると、信号処理装置12に図8に示したサーボ制御シーケンサ23、グレイコード変換器27、MPXB57Bを追加しており、ドライブI/F制御部6には図8に示したカレントサーボアドレスラッチ28、データセクタインフォメーションテーブル31、SCTP生成回路32、DSA生成回路33、SPTL生成回路34を追加している。
【0063】
即ち本実施例では従来例図8で示したサーボ制御部4の各機能を信号処理装置12とドライブI/F制御部6に分散し、全体の回路構成をより最適にしている。図8に示した従来例で、サーボ制御部4の動作クロックとRDP39との同期化を行うため必要であったRDP検出回路26は、本実施例ではRDP39に同期したクロックをクロックジェネレータ20で生成することができるので、不要となる。
【0064】
ここで図3と図4を用いて第2の実施例における信号処理装置12とドライブI/F制御部6の回路動作について説明する。
【0065】
図3に示した信号処理装置12にはサーボ制御シーケンサ23が内蔵されており、前記実施例で示したようにサーボゲート(SG)35、ディスチャージ信号(DCHG)36、チャージ信号(CHA)37を生成し、バースト信号検出部22に出力する。また、BSTLT90とSADRLT94を生成し、後述するMPXB57Bに出力する。グレイコード変換器27はパルスジェネレータ19から出力されたRDP39からシリンダアドレス(CYL)63とサーボセクタアドレス(SSA)64を求め、時分割でMPXA57Aに出力する。
【0066】
サーボ制御シーケンサ23は、シリンダアドレス(CYL)63とサーボセクタアドレス(SSA)64、またはA/D変換回路の出力であるバーストデータ81、またはEN/DEC21の出力であるリードデータ(NRZD50、NRZP51)の中から所定のデータを、後述するタイミングでNRZデータバス82上に出力するように、SG35、SADRLT94、BSTLT90、SBD56によって、MPXA57Aを制御する。
【0067】
この場合、信号処理装置12側では、サーボ制御シーケンサ23は、サーボゲート(SG)35のアサート期間中は図4に示すタイミングでSBD/SADRLT/BSTLT制御線95上にSADRLT94とBSTLT90を出力するようにMPXB57Bを制御する。またリードゲート(RG)52のアサート期間中は前記実施例と同様にSBD56を同制御線95上に出力する。
【0068】
図4は上記インタフェイスのタイミングの一例を示している。前記実施例と異なる点はNRZデータバス82上にシリンダアドレス(CYL)63とサーボセクタアドレス(SSA)64を出力している点である。即ちNRZデータバス82上のデータは前記バーストデータ81、シリンダアドレス(CYL)63、サーボセクタアドレス(SSA)64、前記リードデータ(NRZD50、NRZP51)を含んでいる。
【0069】
本実施例ではそれらを判別するために、ドライブI/F制御部6において前述の例と同様にサーボゲート(SG)35のアサート期間はシリンダアドレス(CYL)63、サーボセクタアドレス(SSA)64、バーストデータ81を示し、リードゲート(RG)52のアサート期間はリードデータ(NRZD50、NRZP51)を示すものとして該判別を行っている。
【0070】
更に図3に示すようにMPXB57Bを用いて従来のSBD56の制御線をSG35アサート期間はバイトシンク検出信号ではなくシリンダアドレス(CYL63)、サーボセクタアドレス(SSA64)の取り込み信号(SADRLT94)、バーストデータ81の取り込み信号(BSTLT90)として扱うことにより、端子数を増加させずに各々のデータの取り込みを行うことができる。
【0071】
各バーストデータ81はドライブI/F制御部6においてバーストレジスタ25に保持され、CPU5によってCPUI/F回路93Cを介してアクセスされる。また、シリンダアドレス(CYL)63、サーボセクタアドレス(SSA)64の値は前記SADRLT94により、各々、図8のカレントサーボラッチ28と同様のラッチCYL29とSSA30に格納される。
【0072】
本例では図4に示すようにサーボゲート(SG)35がアサートされてから、信号処理装置12が出力するシリンダアドレス(CYL)63、サーボセクタアドレス(SSA)64、バーストデータ81の取り込み信号SADRLT94、BSTLT90が出力される順番は図5に示した任意のサーボセクタSSCT78において変わらないので、ドライブI/F制御部6では、出力された順番ごとにCYL29、SSA30、バーストA25A、バーストB25B、バーストC25C、バーストD25Dの取り込みを行うことができる。
【0073】
SSA29の値はデータセクタインフォメーションテーブル31に転送され、従来例で説明したようにセクタパルス、データセクタアドレス、スプリット情報が生成され、データセクタDSCT79に対する処理が行われる。
【0074】
なお、図1または図3に示したA/D変換回路24は、パルスジェネレータ19で使用しているA/D変換回路24で代用することも可能となるので高集積化に適している。
【0075】
なお、上記データ処理部(データ処理装置)3に、CPU5を含む構成も考えられるが、その場合でも、同様の効果が得られる。
【0076】
以上述べたように、本発明によれば、サーボデータをドライブI/F制御部6内、すなわちデータ処理部3に保持するので、CPU5がサーボデータをアクセスする際にデジタルノイズが発生しても、アナログ回路を含む信号処理装置12に悪影響を与えることがなく、信号処理装置や、ディスク装置の信頼性が向上する。
【0077】
また、信号処理装置12内でアナログ−デジタル変換されたサーボデータを、従来からあるデータバスを用いてドライブI/F制御部に送るので、信号処理装置12の端子数は増えず、信号処理装置や、ディスク装置の価格上昇を招くことがない。
【0078】
【発明の効果】
以上説明したように、本発明によればサーボ信号のアナログ−デジタル変換を信号処理装置で行い、データバスを用いてデータ処理部に送り、そこで保持するので、信号処理装置の端子数の増加を防ぐことが可能であり、低価格を実現できる。
【0079】
更に、本発明において、サーボデータをデータ処理部で保持することにより、同データのアクセスによる信号処理装置のアナログ回路の誤動作を防止し、信頼性を向上させることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施例の構成を示すブロック図である。
【図2】本発明の第1の実施例におけるインタフェイスタイミングを示す図である。
【図3】本発明の第2の実施例の構成を示すブロック図である。
【図4】本発明の第2の実施例におけるインタフェイスタイミングを示す図である。
【図5】ディスクフォーマットの構成例を示す図である。
【図6】ディスク装置のシステム構成を示す図である。
【図7】従来の信号処理装置の構成を示す図である。
【図8】従来のサーボ制御部の構成を示す図である。
【図9】従来のドライブI/F制御部の構成を示す図である。
【符号の説明】
1…ディスク装置、 2…ディスク制御装置、
4…サーボ制御部、 6…ドライブI/F制御部、
12…信号処理装置、 24…A/D変換回路、
64…サーボセクタアドレス、 41…データセクタアドレス、
78…サーボセクタ、 79…データセクタ。
Claims (12)
- データブロックとサーボブロックとを含む記録面を有し、前記サーボブロックには、前記データブロック中のデータを記録再生するヘッドの前記記録面上の位置を制御するためのサーボデータが記録されている記録媒体と、
前記記録媒体から読み出した信号から、前記データブロック中のデータを検出し、第1のバスを用いて出力する信号処理装置と、
前記記録媒体から読み出した信号から検出された前記サーボデータに基づいて、前記データブロック中のデータを記録再生するヘッドの前記記録面上の位置を制御するとともに、前記再生されたデータを前記第1のバスを介して読み込むデータ処理装置と、
前記信号処理装置とデータ処理装置とを制御するプロセッサとを備え、
前記信号処理装置は、アナログ−デジタル変換器と、前記データブロック中のデータと前記読み出し信号から検出され前記アナログ−デジタル変換器によって変換された前記サーボデータを前記第1のバスに選択的に出力する手段とを備え、
前記データ処理装置は、前記第1のバスを介して入力される前記サーボデータを保持する手段と、前記保持された前記サーボデータをCPU に接続するための第2のバスに出力する手段とを備えたことを特徴とするディスク装置。 - 前記信号処理装置は、さらに、前記読み出し信号から前記サーボブロックのアドレスを検出する手段を有し、前記選択回路は、前記検出されたサーボブロックのアドレスを、前記第1のバスに出力し、
前記データ処理装置は、前記第1のバスを介して入力される前記サーボブロックのアドレスを保持する手段と、前記保持された前記サーボブロックのアドレスを前記第2のバスに出力することを特徴とする請求項1に記載のディスク装置。 - 前記データ処理装置は、前記第1のバスを介して入力された前記サーボブロックのアドレスから、前記データブロックの先頭を示すセクタパルス、データブロックのアドレス、サーボブロックのうち、少なくとも一つの位置情報を算出する手段を備えたことを特徴とする請求項2に記載のディスク装置。
- 前記信号処理装置は、前記第1のバスを介して読み書き可能なレジスタを備え、
前記データ処理装置は、前記第2のバスから前記第1のバスを介して前記信号処理装置内の読み書き可能なレジスタへアクセスするためのアクセス手段を備え、
前記プロセッサは、前記アクセス手段を用いて、前記信号処理装置内の前記読み書き可能なレジスタをアクセスすることを特徴とする請求項1ないし3いずれか一に記載のディスク装置。 - データブロックとサーボブロックとを含む記録面を有し、前記サーボブロックには、前記データブロック中のデータを記録再生するヘッドの前記記録面上の位置を制御するためのサーボデータが記録されている記録媒体から信号を読み出し、前記読み出し信号から、前記データブロック中のデータを検出し、第1のバスを用いて出力する信号処理装置において、
アナログ−デジタル変換器と、
前記データブロック中のデータを復号化する回路と、
前記復号化する回路から出力された前記データブロック中のデータと前記読み出し信号から検出され前記アナログ−デジタル変換器によって変換された前記サーボデータを、前記第1のバスに選択的に出力する手段とを備えたことを特徴とする信号処理装置。 - 前記アナログーデジタル変換回路は、前記読み出し信号から検出された前記データブロック中のデータをアナログーデジタル変換することを特徴とする請求項5に記載の信号処理装置。
- 前記選択手段は、前記サーボブロックに対する処理を指示するサーボゲートがアサートされている期間は、前記サーボデータを前記バスに出力し、前記データブロックに対するリード処理を指示するリードゲートがアサートされている期間は、前記データブロック中のデータを前記バスに出力することを特徴とする請求項5または6に記載の信号処理装置。
- 前記信号処理装置は、さらに、前記読み出し信号から前記サーボブロックのアドレスを検出する手段を有し、前記選択手段は、前記検出されたサーボブロックのアドレスを、前記第1のバスに出力することを特徴とする請求項5ないし7いずれか一に記載の信号処理装置。
- 前記選択手段は、前記サーボブロックに対する処理を指示するサーボゲートがアサートされている期間は、前記サーボブロックのアドレスまたはバースト信号のアナログーデジタル変換結果を前記第1のバスに出力し、データブロックに対するリード処理を指示するリードゲートがアサートされている期間は前記データブロック中のデータを前記第1のバスに出力することを特徴とする請求項8に記載の信号処理装置。
- データブロックとサーボブロックとを含む記録面を有する記録媒体から読み出され再生された前記データブロック中のデータを、第1のバスを介して読み込むデータ処理装置において、
前記第1のバスを介して入力される、前記サーボブロック中のサーボデータを保持する手段と、
該保持された前記サーボデータをCPU がアクセスするための第2のバスへ出力する手段とを備えたことを特徴とするデータ処理装置。 - 前記データ処理装置は、前記第1のバスを介して入力される前記サーボブロックのアドレスを保持する手段と、前記保持された前記サーボブロックのアドレスを前記第2のバスに出力し、
前記第1のバスは、双方向の NRZ バスであることを特徴とする請求項10に記載のデータ処理装置。 - 前記データ処理装置は、前記第1のバスを介して入力された前記サーボブロックのアドレスから、前記データブロックの先頭を示すセクタパルス、データブロックのアドレス、サーボブロックの位置情報のうち、少なくとも一つを算出する手段を備え、
前記データブロック中のデータは復号化されたものであることを特徴とする請求項11に記載のデータ処理装置。
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