CN105097769A - 一种三维集成电路的器件及其制备方法 - Google Patents

Abstract

本发明涉及半导体制造技术领域，尤其涉及一种三维集成电路的器件及其制备方法，通过在非器件区域的晶圆的背面表面设置有电感电容的电路元件，该电感电容接触晶圆背面的大部分面积，因此所制备的电感电容面积相对较大，电容储存电能的容量、内阻等指标以及电感的能量传输指标均可以达到器件生产的需求，同时因晶圆的背面可用来形成引线，所以超大面积的电容亦不会对其他电路元件的设计与分布造成影响。

Description

一种三维集成电路的器件及其制备方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种三维集成电路的器件及其制备方法。

背景技术

电感和电容器是电子设备中最基础、最重要的电子元器件，目前广泛的应用于计算机、通信、交通以及航空等重要领域。在定时、滤波、耦合等装置的电子设备中，电容起到储存和强化电能的效果，而电感作为电子电路的属性之一，在滤波、振荡、延迟电路中也得到了日益的广泛关注。

随着科学技术的进步以及社会信息化程度的提高，在半导体集成电路设计工艺中，往往伴随着电感、电容等复杂的电子元器件，如在实际的半导体集成电路设计工艺中会有多种器件可供选择，举电容器件来说，其具体包括金属—氧化物—半导体(Metal—Oxide—Semiconductor，简称MOS)电容、多晶硅—绝缘体—多晶硅(Polysilicon—Insulator—Polysilicon，简称PIP)电容、金属—绝缘体—金属(Metal—Insulator—Metal，简称MIM)电容以及金属—氧化物—金属(Metal—Oxide—Metal，简称MOM)电容等。另一方面一般采用金属导线结构制造电感器件。

现有技术中大多数采用的均为上述多种电容以及电感，但是MIM、MOM以及PIP等结构形成的电容或者金属导线结构制造的电感均会占用芯片本身的设计面积，因此所制备的电感电容占据芯片的面积不能过大，导致电感电容的电极面积受到限制，导致电容器储存电能的容量、内阻以及电感的能量传输指标达不到器件的生产需求。

本发明人根据多年来从事半导体制造技术方面的相关经验，细心观察且研究，提出了一种设计合理且有效改善现有技术缺陷的技术方案。

发明内容

鉴于上述问题，本发明提供一种三维集成电路的器件及其制备方法，以解决现有技术中电感电容面积受限，导致电容器储存电能的容量、内阻以及电感的能量传输指标达不到器件生产需求的缺陷。

本发明解决上述技术问题所采用的技术方案为：

一种三维集成电路的器件，其中，所述器件包括：

第一晶圆，具有正面及相对于所述正面而设定的背面，且临近所述正面于所述第一晶圆中设置有器件结构；

第二晶圆，具有正面及相对于所述正面而设定的背面，且临近所述正面于所述第二晶圆中设置有器件结构；

所述第二晶圆的正面键合至所述第一晶圆的正面上；

所述第一晶圆的背面上和/或所述第二晶圆的背面上设置有非器件区域；

第三BEOL介质层，覆盖位于所述非器件区域的所述第一晶圆的背面表面和/或所述非器件区域的所述第二晶圆的背面表面；

其中，所述第三BEOL介质层中设有电路元件。

较佳的，上述的三维集成电路的器件，其中，所述器件中：

所述电路元件为晶体管和/或电感和/或电容和/或电阻。

较佳的，上述的三维集成电路的器件，其中，所述器件中：

所述电路元件为电感和电容。

较佳的，上述的三维集成电路的器件，其中，所述器件中：

所述电感与所述电容互不接触。

较佳的，上述的三维集成电路的器件，其中，所述器件中：

所述电容包括垂直于所述非器件区域方向，交替堆叠的若干金属板和若干绝缘层。

较佳的，上述的三维集成电路的器件，其中，所述器件中：

所述电感包括若干金属导线，所述金属导线呈平面螺旋状且平行于所述第一晶圆的背面表面和/或所述第二晶圆的背面表面。

较佳的，上述的三维集成电路的器件，其中，所述器件中：

所述第一晶圆包括第一衬底和第一BEOL介质层；所述第二晶圆包括第二衬底和第二BEOL介质层；

其中，所述第二BEOL介质层覆盖所述第二衬底的上表面，所述第一BEOL介质层位于所述第二BEOL介质层之上，所述第一衬底覆盖所述第一BEOL介质层的上表面。

一种三维集成电路的器件的制备方法，其中，所述方法包括：

步骤S1、提供一正面键合晶圆，所述键合晶圆包括第一晶圆和第二晶圆，且所述第一晶圆的背面上和/或所述第二晶圆的背面上设置有非器件区域，所述非器件区域包括第一区域和第二区域；

步骤S2、于所述非器件区域的第一晶圆的背面表面和/或所述非器件区域的第二晶圆的背面表面制备一金属层；

步骤S3、去除部分所述金属层，以于所述第一区域中形成电感，且于所述第二区域中形成一金属板；

步骤S4、继续沉积绝缘层覆盖所述金属板后，在位于所述第二区域中的所述绝缘层上继续形成所述金属板，以形成电容。

较佳的，上述的三维集成电路的器件的制备方法，其中，所述方法中还包括：

步骤S5、重复步骤S4，以形成交替堆叠的若干金属板和若干绝缘层。

较佳的，上述的三维集成电路的器件的制备方法，其中，所述方法中：

所述交替堆叠的若干金属板和若干绝缘层构成所述电容；且去除部分所述金属层，以于所述第一区域中形成平面螺旋状的金属导线，构成所述电感。

较佳的，上述的三维集成电路的器件的制备方法，其中，所述方法中：

所述电感与所述电容互不接触。

较佳的，上述的三维集成电路的器件的制备方法，其中，所述方法中：

所述电感和所述电容接触所述第一晶圆的背面和/或所述第二晶圆的背面总面积的85％～95％。

较佳的，上述的三维集成电路的器件的制备方法，其中，所述方法中：

所述第一晶圆包括第一衬底和第一BEOL介质层；所述第二晶圆包括第二衬底和第二BEOL介质层；

其中，所述第二BEOL介质层覆盖所述第二衬底的上表面，所述第一BEOL介质层位于所述第二BEOL介质层之上，所述第一衬底覆盖所述第一BEOL介质层的上表面。

较佳的，上述的三维集成电路的器件的制备方法，其中，所述方法中还包括：

制备一第三BEOL介质层以覆盖所述第一晶圆的背面表面和/或所述第二晶圆的背面表面，并包覆所述电感和所述电容。

上述技术方案具有如下优点或有益效果：

本发明公开了一种三维集成电路的器件及其制备方法，通过在非器件区域的晶圆的背面表面设置有电感电容的电路元件，该电感电容接触晶圆背面的大部分面积，因此所制备的电感电容面积相对较大，电容储存电能的容量、内阻等指标以及电感的能量传输指标均可以达到器件生产的需求，同时因晶圆的背面可用来形成引线，所以超大面积的电容亦不会对其他电路元件的设计与分布造成影响。

具体附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。

图1是本发明中三维集成工艺的晶圆键合结构示意图；

图2是本发明中三维集成电路的器件示意图；

图3是本发明中电感结构示意图；

图4是本发明中三维集成电路的器件的制备流程图。

具体实施方式

本发明的核心思想为在非器件区域的背面设置有电路元件。

下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。

如图1所示，该键合晶圆具体的包括第一晶圆1和第二晶圆2，第一晶圆1位于第二晶圆2的上方，且两晶圆的正面相互键合，其中可根据本领域的常规来设定上述第一晶圆1和第二晶圆2的正面及其背面，如根据晶圆中形成器件结构的位置，设定晶圆上设置有器件的一面为正面，相应的，则将晶圆与该正面相对的另一面为背面，进而形成晶圆中相互对应的正面与背面；具体的，第一晶圆1包括第一衬底1a和第一BEOL介质层(Back—End—Of—Line，简称BEOL，也即常规所言的后段制程层，其中BEOL中形成有器件结构如晶体管、金属连线、隔离结构及其他电路元件等)1b，第二晶圆2包括第二衬底2a与第二BEOL介质层2b，在传统的键合晶圆制备时，是通过在第一衬底1a上的一表面制备第一BEOL介质层1b，在第二衬底2a上的一表面制备第二BEOL介质层2b，进一步的将第一BEOL介质层1b和第二BEOL介质层2b进行键合，形成如图1所示的晶圆键合示意图。在图1中，第二BEOL介质层2b覆盖第二衬底2a的上表面，第一BEOL介质层1b位于第二BEOL介质层2b之上，第一衬底1a覆盖第一BEOL介质层1b的上表面，以第一BEOL介质层1b与第二BEOL介质层2b的接触面作为第一晶圆1、第二晶圆2的正面，以第一衬底1a的上表面作为第一晶圆1的背面，以第二衬底2a的下表面作为第二晶圆2的背面。

在本发明的实施例中，第一晶圆1的背面或者第二晶圆2的背面或者第二晶圆2与第一晶圆1的背面设置有非器件区域(如在设置有电路元件的晶圆背面上主要用于设置引线的区域，于该区域中设置本实施例中的电路元件不会对已经制备或后续制备的其他电路元件产生不利的影响)，为便于对本发明做出进一步的详解，在一优选的实施例中，第一晶圆1的的背面设置有非器件区域，第二晶圆2的背面未设有非器件区域。

另外，为继续进行后续的制程该结构还设有一第三BEOL介质层3，该第三BEOL介质层3覆盖于非器件区域的第一晶圆1的背面表面和/或非器件区域的第二晶圆2的背面表面，并包覆电路元件，作为一个可选的实施例，第三BEOL介质层3只覆盖第一晶圆1的背面。

在本发明的实施例中，上述的第一BEOL介质层1b、第二BEOL介质层2b与第三BEOL介质层3的材质可以不相同，作为一个优选的实施例，第一BEOL介质层1b、第二BEOL介质层2b与第三BEOL介质层3的材质均相同。

优选的，上述的第一衬底1a与第二衬底2a的材质相同，均为硅衬底。

如图2所示的三维集成电路的器件示意图，其具体结构为非器件区域的第一晶圆1的背面上的第三BEOL介质层3，且第三BEOL介质层3中设置有电路元件，如晶体管和/或电感和/或电容和/或电阻，本发明实施例中，优选以电感和电容进行说明。

其中，上述电容具体的包括若干材质、结构、面积均相同的金属板和若干绝缘层，且金属板与绝缘层在垂直于非器件区域方向上且交替堆叠。另外，电感包括若干金属导线7，该金属导线7呈平面螺旋状且平行于所述第一晶圆1的背面表面，如图3所示。

在本发明的实施例中，上述电容和电感互不接触，本领域技术人员可根据工艺需求设置电感电容不同的连接方式，如并联和串联等组合。

在本发明一可选的实施例中，以在第一区域A中设置一个电感结构作为实例进行说明，当然本领域技术人员也可根据具体的工艺需求在该第一区域A中设置两个或多个电感结构，由于其实现的方法及原理均与本实施例近似，本领域技术人员参照本实施例记载的方案基础上，通过利用相关的本领域中公知的技术即可实现，故在此便不予累述。具体的，参见图2中所述的电感结构，该电感结构包括在同一个平面内(例如该平面可平行于上述第一衬底1a的上表面)呈现螺旋状延伸的金属导线7；同时该金属导线7设置在具有隔离作用的绝缘层6中，不会因较高频率的磁场而引起镜像电流效应，进一步减少电感中的涡旋电流，并增加电感值。

在本发明的实施例中，将电容底部金属板作为第一金属板4，电容顶部金属板作为第二金属板5，且该电感和电容(或者说金属板和绝缘层)被上述第三BEOL介质层3完全包覆，当然本领域技术人员可根据工艺需求进行金属导线7、金属板与绝缘层6数量的优化，但对本发明并无实质影响。同时，在本发明的实施例中，假设第一晶圆1的背面与第二晶圆2的背面均设有非器件区域，则上述电感电容可选为设置在非器件区域的同一晶圆的背面或者分别设置在非器件区域的不同晶圆的背面以及其他设置方式，对本发明无实质影响，且在实际应用中同样适用。

基于上述结构，本发明的实施例中还涉及到一种三维集成电路的器件的制备方法，具体的，如图4所示：

步骤S1、提供一正面键合晶圆，该键合晶圆包括第一晶圆1和第二晶圆2。

为对本发明做出进一步的详解，在一优选的实施例中，第一晶圆1的的背面设置有非器件区域，第二晶圆2的背面未设有非器件区域，且该非器件区域具体的包括第一区域A和第二区域B。

具体的，第一晶圆1和第二晶圆2的正面进行键合，其中，第一晶圆1包括一第一衬底1a和一第一BEOL介质层1b，第二晶圆2包括第二衬底2a与第二BEOL介质层2b，第二BEOL介质层2b覆盖第二衬底2a的上表面，第一BEOL介质层1b位于第二BEOL介质层2b之上，且第一衬底1a覆盖第一BEOL介质层1b的上表面。针对图2，第一衬底1a裸露的上表面即为第一晶圆1的背面。

步骤S2、在第一衬底1a的上表面(即非器件区域的第一晶圆1的背面表面)制备一金属层以完全覆盖所述第一衬底1a的上表面。

当然本领域技术人员可根据需求只在非器件区域的第二晶圆2的背面制备一金属层或均在非器件区域的第一晶圆1的背面与非器件区域的第二晶圆2的背面制备该金属层。

步骤S3、采用刻蚀工艺刻蚀部分该金属层，使其只位于非器件区域的第一晶圆1背面表面，且以于该非器件区域中第一区域A的第一晶圆1的背面表面之上形成若干平面螺旋状的金属导线(作为电感)7，同时以于该非器件区域中第二区域B的第一晶圆1的背面表面之上形成一第一金属板4，并作为电容的一极板；

步骤S4、继续在第一衬底1a的上表面沉积一绝缘层6，并采用离子刻蚀工艺刻蚀该绝缘层6，使其只位于第二区域B中的第一金属板4的上表面。

进一步的，继续制备上述金属层，并通过刻蚀工艺形成第二金属板5，该第二金属板5覆盖于第二区域B中的绝缘层6的上表面，并作为电容的另一极板。

因此，上述的第一金属板4、绝缘层6和第二金属板5构成了一个电容，且该电容与电感互不接触。

步骤S5、重复步骤S4，即继续制备上述绝缘层6以覆盖第二金属板5，进一步的制备第三金属板(图中为示出)覆盖第二区域B中的绝缘层6，形成以第二金属板5、绝缘层6和第三金属板构成的另一电容；当然本领域技术人员可根据工艺需求进行循环步骤S4并最终形成若干电容，同时也可以在其他非器件区域的晶圆中形成上述电感电容，对本发明并无实质影响。

进一步的，于第一晶圆1的背面表面制备一第三BEOL介质层3覆盖该第一晶圆1的背面并包覆该电感电容。

优选的，上述离子刻蚀工艺为电感耦合等离子体(InductivelyCoupledPlasma，简称ICP)或者反应离子刻蚀(ReactiveIonEtching，简称RIE)等刻蚀工艺。

在本发明的实施例中，该电感电容接触第一晶圆1背面的面积为整个第一晶圆1背面总面积的5％～95％(如5％、50％、85％、90％或95％)，较传统的半导体工艺中的电感电容而言，该电感电容为超大面积电感电容的电路元件，且因非器件区域的晶圆的背面可用来形成引线，所以超大面积的电感电容亦不会对其他电路元件的设计与分布造成影响。

因此，还可以通过本发明技术方案在非器件区域的第一晶圆1的背面表面和/或非器件区域的第二晶圆2的背面表面制备所需要的其他电路元件，在实际应用中同样适用。

综上所述，本发明公开了一种三维集成电路的器件及其制备方法，通过在非器件区域的晶圆的背面表面设置有电感电容的电路元件，该电感电容接触晶圆背面的大部分面积，因此所制备的电感电容面积相对较大，电容储存电能的容量、内阻等指标以及电感的能量传输指标均可以达到器件生产的需求，同时因晶圆的背面可用来形成引线，所以超大面积的电容亦不会对其他电路元件的设计与分布造成影响。

本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现所述变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。

以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (14)

1.一种三维集成电路的器件，其特征在于，所述器件包括：

第一晶圆，具有正面及相对于所述正面而设定的背面，且临近所述正面于所述第一晶圆中设置有器件结构；

第二晶圆，具有正面及相对于所述正面而设定的背面，且临近所述正面于所述第二晶圆中设置有器件结构；

所述第二晶圆的正面键合至所述第一晶圆的正面上；

所述第一晶圆的背面上和/或所述第二晶圆的背面上设置有非器件区域；

第三BEOL介质层，覆盖位于所述非器件区域的所述第一晶圆的背面表面和/或所述非器件区域的所述第二晶圆的背面表面；

其中，所述第三BEOL介质层中设有电路元件。

2.如权利要求1所述的三维集成电路的器件，其特征在于，所述器件中：

所述电路元件为晶体管和/或电感和/或电容和/或电阻。

3.如权利要求2所述的三维集成电路的器件，其特征在于，所述器件中：

所述电路元件为电感和电容。

4.如权利要求3所述的三维集成电路的器件，其特征在于，所述器件中：

所述电感与所述电容互不接触。

5.如权利要求3所述的三维集成电路的器件，其特征在于，所述器件中：

所述电容包括垂直于所述非器件区域方向，交替堆叠的若干金属板和若干绝缘层。

6.如权利要求3所述的三维集成电路的器件，其特征在于，所述器件中：

所述电感包括若干金属导线，所述金属导线呈平面螺旋状且平行于所述第一晶圆的背面表面和/或所述第二晶圆的背面表面。

7.如权利要求1所述的三维集成电路的器件，其特征在于，所述器件中：

所述第一晶圆包括第一衬底和第一BEOL介质层；所述第二晶圆包括第二衬底和第二BEOL介质层；

其中，所述第二BEOL介质层覆盖所述第二衬底的上表面，所述第一BEOL介质层位于所述第二BEOL介质层之上，所述第一衬底覆盖所述第一BEOL介质层的上表面。

8.一种三维集成电路的器件的制备方法，其特征在于，所述方法包括：

步骤S1、提供一正面键合晶圆，所述键合晶圆包括第一晶圆和第二晶圆，且所述第一晶圆的背面上和/或所述第二晶圆的背面上设置有非器件区域，所述非器件区域包括第一区域和第二区域；

步骤S2、于所述非器件区域的第一晶圆的背面表面和/或所述非器件区域的第二晶圆的背面表面制备一金属层；

步骤S3、去除部分所述金属层，以于所述第一区域中形成电感，且于所述第二区域中形成一金属板；

步骤S4、继续沉积绝缘层覆盖所述金属板后，在位于所述第二区域中的所述绝缘层上继续形成所述金属板，以形成电容。

9.如权利要求8所述的三维集成电路的器件的制备方法，其特征在于，所述方法中还包括：

步骤S5、重复步骤S4，以形成交替堆叠的若干金属板和若干绝缘层。

10.如权利要求9所述的三维集成电路的器件的制备方法，其特征在于，所述方法中：

所述交替堆叠的若干金属板和若干绝缘层构成所述电容；且去除部分所述金属层，以于所述第一区域中形成平面螺旋状的金属导线，构成所述电感。

11.如权利要求8所述的三维集成电路的器件的制备方法，其特征在于，所述方法中：

所述电感与所述电容互不接触。

12.如权利要求8所述的三维集成电路的器件的制备方法，其特征在于，所述方法中：

所述电感和所述电容接触所述第一晶圆的背面和/或所述第二晶圆的背面总面积的5％～95％。

13.如权利要求8所述的三维集成电路的器件的制备方法，其特征在于，所述方法中：

所述第一晶圆包括第一衬底和第一BEOL介质层；所述第二晶圆包括第二衬底和第二BEOL介质层；

其中，所述第二BEOL介质层覆盖所述第二衬底的上表面，所述第一BEOL介质层位于所述第二BEOL介质层之上，所述第一衬底覆盖所述第一BEOL介质层的上表面。

14.如权利要求8所述的三维集成电路的器件的制备方法，其特征在于，所述方法中还包括：

制备一第三BEOL介质层以覆盖所述第一晶圆的背面表面和/或所述第二晶圆的背面表面，并包覆所述电感和所述电容。