CN109860147A - 一种叠状电容制作方法及半导体器件 - Google Patents
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Abstract
本发明公开一种叠状电容制作方法及半导体器件，其中方法包括如下步骤：在底层金属层上制作第一介电层；在第一介电层进行开第一通孔；在第一通孔和第一介电层上制作中间具有间隔槽的中间层金属；在间隔槽和中间层金属上制作第二介电层；在第二介电层开设第二通孔，第二通孔置于第一通孔上方；在第二介电层和第二通孔内制作顶层金属，顶层金属与第一金属层在第一通孔处连接。上述技术方案可以获得高电容密度的叠状电容。节省芯片面积。
Description
技术领域
本发明涉及半导体器件制作领域，尤其涉及一种叠状电容制作方法及半导体器件。
背景技术
在射频芯片领域，电容是一种重要的无源器件，电容的主要作用是滤波、隔直、阻抗匹配等。目前在GaAs(砷化镓)pHEMT(异质结场效应晶体管)工艺，片上电容是由第一层互联金属M1和第二层互联金属层M2及其之间的介质层所形成，如图1所示，这是一种两层金属结构的MIM电容。如果要制作电容，需要增加一层光罩单独为电容制作一个底层金属电极，增加成本和工艺上的难度。以及无法形成容量较大的电容。
发明内容
为此，需要提供一种叠状电容制作方法及半导体器件，解决现有叠状电容的制作问题。
为实现上述目的，发明人提供了一种叠状电容制作方法，包括如下步骤：
在底层金属层上制作第一介电层；
在第一介电层进行开第一通孔；
在第一通孔和第一介电层上制作中间具有间隔槽的中间层金属；
在间隔槽和中间层金属上制作第二介电层；
在第二介电层开设第二通孔，第二通孔置于第一通孔上方；
在第二介电层和第二通孔内制作顶层金属，顶层金属与第一金属层在第一通孔处连接。
进一步地，所述制作顶层金属包括步骤：
在第二介电层上制作在间隔槽上方具有下凹槽的顶层金属。
进一步地，所述底层金属设置在砷化镓外延片上。
进一步地，所述底层金属为源极金属。
进一步地，还包括底层金属层制作步骤：
在制作源极金属和漏极金属的同时制作底层金属层。
本发明提供一种具有叠状电容的半导体器件，所述半导体器件由上述任意一项所述的一种叠状电容制作方法制得。
本发明提供一种具有叠状电容的半导体器件，包括底层金属层，底层金属层上设置有第一介电层，第一介电层设置有第一通孔，在第一通孔和第一介电层上设置有中间层金属，第一通孔上的中间层金属与第一介电层上的中间层金属之间设置有间隔槽；间隔槽和中间层金属上设置有第二介电层；第二介电层设置有第二通孔，第二通孔置于第一通孔上方，第二介电层和第二通孔内设置有顶层金属，顶层金属与第一金属层在第一通孔处连接。
进一步地，顶层金属在间隔槽上方具有下凹槽。
进一步地，所述底层金属设置在砷化镓外延片上。
进一步地，所述底层金属为源极金属。
区别于现有技术，上述技术方案可以获得高电容密度的叠状电容。节省芯片面积。底层金属可以采用现有的金属，无需额外增加光罩和工艺流程。如果直接制作在源极金属上，还可以减小源极接地电容的寄生电感。
附图说明
图1为背景技术所述电容的结构示意图；
图2为现有的砷化镓异质结场效应晶体管的结构示意图；
图3为具体实施方式所述的制作的过程结构示意图；
图4为具体实施方式所述的制作的过程结构示意图；
图5为具体实施方式所述的制作的过程结构示意图；
图6为具体实施方式所述的制作的过程结构示意图；
图7为电容制作在源极的电路原理示意图；
图8为电容制作在源极的半导体器件结构示意图。
具体实施方式
为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。
请参阅图2到图8，本实施例提供一种叠状电容制作方法，本发明的方法可以在半导体器件上进行制作，半导体器件可以是砷化镓异质结场效应晶体管(GaAs pHEMT)，这样可以实现电容与晶体管的集成。GaAs pHEMT结构如图2所示，包含有基极(Gate)、源极(Source)和漏极(Drain)，其中源极(Source)和漏极(Drain)由SD这层光罩进行制作。本发明包括如下步骤：首先在底层金属层SD上制作第一介电层，介电层为绝缘层，可以是氮化物，如SiN氮化硅。而后在第一介电层进行开第一通孔1，如图3所示。而后在第一通孔和第一介电层上制作中间具有间隔槽2的中间层金属M1；间隔槽可以设置在第一介电层上方靠近第一通孔，使得第一介电层上方的M1有较大的面积，M1与SD交叠面积构成了电容的有效面积。间隔槽将第一通孔上的中间层金属与第一介电层上中间层金属完全隔开。第一通孔内中间层金属实现上下金属连接的作用，第一介电层上的中间层金属实现电容极板的作用。
而后在间隔槽和中间层金属上制作第二介电层；第二介电层也可以是氮化硅，作为电容极板间的介质。在第二介电层开设第二通孔3，第二通孔置于第一通孔上方；在第二介电层和第二通孔内制作顶层金属，顶层金属与第一金属层在第一通孔处连接。顶层金属与中间层金属构成一个电容，底层金属与中间层金属构成另一个电容，形成相叠的两个电容。而由于顶层金属与底层金属相连接，则形成的电容并联，增大的电容的容量。
进一步地，所述制作顶层金属包括步骤：在第二介电层上制作在间隔槽上方具有下凹槽4的顶层金属。这样可以在顶层金属上实现空气桥的结构，实现更好的电容性能。
本发明的底层金属可以是半导体的外延片上单独设置，或者在某些实施例中，底层金属为源极金属，这样可以实现电容与源极的直接连接。在很多射频电路钟需要利用电容对RF信号接地，如图7所示。本发明直接做在源极金属上的电容，可以大大节省接地电容的寄生电感，并且节省芯片面积，如图8所示。
如果在半导体的外延片单独制作底层金属，为了节省工艺，可以在制作源极金属和漏极金属的同时制作底层金属层，这样可以节省制作的工艺步骤，无需增加光罩。
本发明提供一种具有叠状电容的半导体器件，所述半导体器件由上面所述的方法制得。
如图6所示，本发明提供一种具有叠状电容的半导体器件，包括底层金属层，底层金属层上设置有第一介电层，第一介电层设置有第一通孔，在第一通孔和第一介电层上设置有中间层金属，第一通孔上的中间层金属与第一介电层上的中间层金属之间设置有间隔槽；间隔槽和中间层金属上设置有第二介电层；第二介电层设置有第二通孔，第二通孔置于第一通孔上方，第二介电层和第二通孔内设置有顶层金属，顶层金属与第一金属层在第一通孔处连接。本发明的顶层金属和底层金属是连接在一起的，从而是两个电容的并联，大大提升电容在单位面积的容值
在某些实施例中，顶层金属是空气桥结构，第二通孔上形成空气桥结构的桥墩，则在顶层金属在间隔槽上方具有下凹槽，可以实现更好的电容性能。
在某些实施例中，所述底层金属设置在砷化镓外延片上，或者所述底层金属为源极金属。
需要说明的是，尽管在本文中已经对上述各实施例进行了描述，但并非因此限制本发明的专利保护范围。因此，基于本发明的创新理念，对本文所述实施例进行的变更和修改，或利用本发明说明书及附图内容所作的等效结构或等效流程变换，直接或间接地将以上技术方案运用在其他相关的技术领域，均包括在本发明的专利保护范围之内。
Claims (10)
1.一种叠状电容制作方法，其特征在于，包括如下步骤：
在底层金属层上制作第一介电层；
在第一介电层进行开第一通孔；
在第一通孔和第一介电层上制作中间具有间隔槽的中间层金属；
在间隔槽和中间层金属上制作第二介电层；
在第二介电层开设第二通孔，第二通孔置于第一通孔上方；
在第二介电层和第二通孔内制作顶层金属，顶层金属与第一金属层在第一通孔处连接。
2.根据权利要求1所述的一种叠状电容制作方法，其特征在于：所述制作顶层金属包括步骤：
在第二介电层上制作在间隔槽上方具有下凹槽的顶层金属。
3.根据权利要求1所述的一种叠状电容制作方法，其特征在于：所述底层金属设置在砷化镓外延片上。
4.根据权利要求3所述的一种叠状电容制作方法，其特征在于：所述底层金属为源极金属。
5.根据权利要求1所述的一种叠状电容制作方法，其特征在于：还包括底层金属层制作步骤：
在制作源极金属和漏极金属的同时制作底层金属层。
6.一种具有叠状电容的半导体器件，其特征在于，所述半导体器件由权利要求1到5任意一项所述的一种叠状电容制作方法制得。
7.一种具有叠状电容的半导体器件，其特征在于，包括底层金属层，底层金属层上设置有第一介电层，第一介电层设置有第一通孔，在第一通孔和第一介电层上设置有中间层金属，第一通孔上的中间层金属与第一介电层上的中间层金属之间设置有间隔槽；间隔槽和中间层金属上设置有第二介电层；第二介电层设置有第二通孔，第二通孔置于第一通孔上方，第二介电层和第二通孔内设置有顶层金属，顶层金属与第一金属层在第一通孔处连接。
8.根据权利要求7所述的一种叠状电容制作方法，其特征在于：顶层金属在间隔槽上方具有下凹槽。
9.根据权利要求7所述的一种叠状电容制作方法，其特征在于：所述底层金属设置在砷化镓外延片上。
10.根据权利要求9所述的一种叠状电容制作方法，其特征在于：所述底层金属为源极金属。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110459535A (zh) * | 2019-07-22 | 2019-11-15 | 福建省福联集成电路有限公司 | 一种叠层电感的制作方法及制得的器件 |
| CN110783321A (zh) * | 2019-10-15 | 2020-02-11 | 福建省福联集成电路有限公司 | 一种制作smim电容结构的方法及电容结构 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06132490A (ja) * | 1992-10-20 | 1994-05-13 | Hitachi Ltd | 半導体素子およびその製造方法 |
| JP2001024155A (ja) * | 1999-07-05 | 2001-01-26 | Murata Mfg Co Ltd | Ｍｉｍキャパシタ、その製造方法、半導体装置、エアブリッジ金属配線、およびその製造方法 |
| US20050219796A1 (en) * | 2004-03-31 | 2005-10-06 | Intel Corporation | Integrated ultracapacitor as energy source |
| CN102832162A (zh) * | 2011-06-13 | 2012-12-19 | 中芯国际集成电路制造(上海)有限公司 | 空气桥立体电路及其制作方法 |
| CN103928301A (zh) * | 2014-04-18 | 2014-07-16 | 中国科学院微电子研究所 | 一种金属-介质-金属结构电容的制作方法 |
| CN203859119U (zh) * | 2014-01-22 | 2014-10-01 | 中芯国际集成电路制造(北京)有限公司 | Mim 电容及包括该mim 电容的半导体器件 |
| CN105118771A (zh) * | 2015-09-01 | 2015-12-02 | 中国科学院上海微系统与信息技术研究所 | 一种高品质因数电容制造方法 |
| CN107910347A (zh) * | 2017-10-18 | 2018-04-13 | 深圳市华星光电半导体显示技术有限公司 | 一种显示器件及oled显示面板 |
-
2019
- 2019-02-22 CN CN201910131306.3A patent/CN109860147B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06132490A (ja) * | 1992-10-20 | 1994-05-13 | Hitachi Ltd | 半導体素子およびその製造方法 |
| JP2001024155A (ja) * | 1999-07-05 | 2001-01-26 | Murata Mfg Co Ltd | Ｍｉｍキャパシタ、その製造方法、半導体装置、エアブリッジ金属配線、およびその製造方法 |
| US20050219796A1 (en) * | 2004-03-31 | 2005-10-06 | Intel Corporation | Integrated ultracapacitor as energy source |
| CN102832162A (zh) * | 2011-06-13 | 2012-12-19 | 中芯国际集成电路制造(上海)有限公司 | 空气桥立体电路及其制作方法 |
| CN203859119U (zh) * | 2014-01-22 | 2014-10-01 | 中芯国际集成电路制造(北京)有限公司 | Mim 电容及包括该mim 电容的半导体器件 |
| CN103928301A (zh) * | 2014-04-18 | 2014-07-16 | 中国科学院微电子研究所 | 一种金属-介质-金属结构电容的制作方法 |
| CN105118771A (zh) * | 2015-09-01 | 2015-12-02 | 中国科学院上海微系统与信息技术研究所 | 一种高品质因数电容制造方法 |
| CN107910347A (zh) * | 2017-10-18 | 2018-04-13 | 深圳市华星光电半导体显示技术有限公司 | 一种显示器件及oled显示面板 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110459535A (zh) * | 2019-07-22 | 2019-11-15 | 福建省福联集成电路有限公司 | 一种叠层电感的制作方法及制得的器件 |
| CN110783321A (zh) * | 2019-10-15 | 2020-02-11 | 福建省福联集成电路有限公司 | 一种制作smim电容结构的方法及电容结构 |
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