TW201725736A - 半導體積體電路的電容器以及其製造方法 - Google Patents

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Abstract

本發明提供一種半導體積體電路的電容器以及一種其製造方法，例如，一種半導體積體電路的金屬-絕緣體-金屬(MIM)類型電容器以及一種其製造方法，所述半導體積體電路的MIM類型電容器能夠提高電容器的電極層與介電層之間的黏附力。例如，本發明提供一種具有新結構的半導體積體電路的電容器以及一種其製造方法，所述電容器通過在金屬電極層與介電層之間(具體來說，在下部電極層與介電層之間)另外形成能夠減小或補償熱膨脹係數差的緩衝層來防止所述下部電極層與所述介電層之間的介面上的分層現象。

Description

半導體積體電路的電容器以及其製造方法 相關申請案之交互參考
本申請引用2016年1月11日遞交的第10-2016-0003347號韓國專利申請、主張所述韓國專利申請的優先權並主張所述韓國專利申請的權益，所述韓國專利申請的內容在此以全文引入的方式併入本文中。
本發明包含的實施例涉及一種半導體積體電路的電容器以及一種其製造方法，且更具體地說，涉及一種半導體積體電路的金屬-絕緣體-金屬類型電容器以及一種其製造方法，所述半導體積體電路的金屬-絕緣體-金屬類型電容器能夠提高電容器的電極層與介電層之間的黏附力。
一般來說，半導體積體電路(例如，記憶體裝置)根據信號處理方法分成數位積體電路和模擬積體電路，並且眾所周知，每個積體電路根據電容器中積累的電荷的存在和不存在來記錄資訊而不論數位類型和類比類型。
電容器是一種存儲能量的半導體裝置，並且以其中層合兩個電極層和安置在電極層之間的介電層的結構來製造。
因此，當施加DC電壓(例如正電壓)到一個電極層時，在 一個帶電的電極層中積累正電荷，在相對的電極層中積累負電荷，以這種方式使得積累電荷以便與所施加的電壓均衡，因此電容器處於充電完成狀態，並且在此狀態中的電流處於截止狀態。
另一方面，電容器的放電是充電過程的反向過程，並且當連接電阻而不是施加電壓時，電荷放電多達充電量，因此電流變為流動狀態，並且此外，在AC電壓下重複充電和放電過程，因此電流始終處於通過電容器的流動狀態。
下文將描述相關技術中執行上述功能的半導體積體電路的電容器的結構。
圖1示出相關技術的電容器的結構。
如圖1中所示，電容器20包含：下部電極層12，所述下部電極層形成於晶圓10(例如，矽或玻璃)上並且由金屬(例如，銅)製成；形成於下部電極層12上的介電層14(例如，氮化矽(SiN))；以及上部電極層16，所述上部電極層形成於介電層14上並且由金屬(例如，銅)製成，因此電容器20總體上具有金屬-絕緣體-金屬(MIM)類型結構。
相關技術的電容器通過以下過程製造。
首先，使用濺鍍法在晶圓10上塗佈用於電鍍下部電極層的第一晶種層11(鈦鎢(TiW)層)。
隨後，使用典型電鍍過程在第一晶種層11上形成由金屬(例如，銅)製成的下部電極層12。
接著，使用等離子體增強化學氣相沉積(PECVD)法在下部電極層12上塗佈氮化矽(SiN)作為介電層14。
隨後，使用濺鍍法在介電層14上塗佈用於電鍍上部電極層的第二晶種層15(鈦鎢(TiW)層)。
隨後，使用典型電鍍過程在第二晶種層15上形成由金屬(例如，銅)製成的上部電極層16。
通過依次執行上述過程，完成其中依次層合下部電極層12、介電層14以及上部電極層16的相關技術的MIM類型電容器。
因此，當施加電壓到下部電極層12時，積累正電荷，並且在相對的上部電極層16中積累負電荷，因此對電容器充電，電容器的放電是充電過程的反向過程，並且當施加電阻而不是電壓時，電荷放電，且電流變為流動狀態。
然而，相關技術的MIM類型電容器存在以下問題。
歸因於配置電容器的電極層與介電層之間熱膨脹係數(CTE)的不匹配，在電極層與介電層之間的介面上會出現分層(delamination)現象。
電容器的製造過程經過例如電鍍、濺鍍和PECVD等過程，由此熱影響每個配置，並且上部和下部電極層(例如銅)的CTE是16到18ppm/℃，介電層(例如，SiN)的CTE是2.1到3.1ppm/℃，並且第一和第二晶種層(例如，TiW)的CTE是4.5到4.6ppm/℃。
因此，如圖1中所示，上部電極層16通過插入在上部電極層16與介電層14之間的第二晶種層15與介電層14接觸，因此不容易出現上部電極層16與介電層14之間的介面分層，但是下部電極層12與介電層14直接接觸，因此在下部電極層12與介電層14之間的介面上會因下部電 極層12和介電層14的CTE的過大差而出現分層現象。
本發明提供一種具有新結構的半導體積體電路的電容器以及一種其製造方法，所述電容器通過在金屬電極層與介電層(具體來說，下部電極層與介電層)之間另外形成能夠減小或補償熱膨脹係數差的緩衝層來防止下部電極層與介電層之間的介面上的分層現象。
將在優選實施例的以下描述中描述或從以下描述中清楚本發明的上述和其它目的。
根據本發明的一個態樣，提供一種半導體積體電路電容器，其包含：下部電極層，所述下部電極層形成於晶圓上，具有插入在其間的第一晶種層；介電層，所述介電層形成於所述下部電極層上；以及上部電極層，所述上部電極層形成於所述介電層上，具有插入在其間的第二晶種層，另外在下部電極層與介電層之間形成緩衝層，所述緩衝層用於減小下部電極層與介電層之間的熱膨脹係數差。
緩衝層可以由選自TiW、Ti、Cr和W的任何一種材料形成。
介電層可以塗佈有選自氮化矽SiN、氧化鋁(Al2O3)和二氧化鉿(HfO3)中的任何一種。
根據本發明的一個態樣，提供一種製造半導體積體電路的電容器的方法，所述方法依次包含：i)在晶圓上塗佈用於電鍍下部電極層的第一晶種層；ii)在第一晶種層上電鍍由金屬製成的下部電極層；iii)在下部電極層上塗佈用於減小下部電極與介電層之間的熱膨脹係數差的緩衝層；iv)在緩衝層上塗佈介電層；v)在介電層上塗佈用於電鍍上部電極層 的第二晶種層；以及vi)在第二晶種層上電鍍由金屬製成的上部電極層。
緩衝層可以由選自TiW、Ti、Cr和W的任何一種材料形成，並且可以通過濺鍍法塗佈在下部電極層上
介電層可以塗佈有選自氮化矽SiN、氧化鋁(Al2O3)和二氧化鉿(HfO3)中的任何一種，並且可以通過等離子體增強化學氣相沉積(PECVD)塗佈在緩衝層上。
通過上述技術解決方案，本發明提供下文效果。
根據本發明，通過在電容器的金屬電極層與介電層之間(具體來說，在下部電極層與介電層之間)形成能夠減小熱膨脹係數差的緩衝層，有可能減小下部電極層與介電層之間的熱膨脹係數差，並且容易地防止下部電極層與介電層之間的介面上的分層現象。
10‧‧‧晶圓
11‧‧‧第一晶種層
12‧‧‧下部電極層
14‧‧‧介電層
15‧‧‧第二晶種層
16‧‧‧上部電極層
18‧‧‧緩衝層
圖1是示出相關技術的半導體積體電路的電容器結構的截面視圖。
圖2是示出根據本發明的半導體積體電路的電容器結構的截面視圖。
圖3是通過電子顯微鏡比較的相關技術的電容器和本發明的電容器的實際圖像。
在下文中，將參考附圖詳細描述本發明的示例性實施例。
圖2是示出根據本發明的半導體積體電路的電容器結構的截面視圖。
如圖2中所示，根據本發明的電容器20具有金屬-絕緣體-金屬(MIM)類型結構，包含：下部電極層12，所述下部電極層形成於晶圓10(例如，矽或玻璃)上並且由金屬(例如，銅)製成；形成於下部電極層12上的介電層14(例如，氮化矽(SiN))；以及上部電極層16，所述上部電極層形成於介電層14上並且由金屬(例如，銅)製成，並且另外形成緩衝層18，所述緩衝層能夠減小相應金屬電極12和16與介電層14(具體來說，下部電極層16與介電層14)之間的熱膨脹係數差。
本發明的電容器通過以下過程製造。
首先，使用濺鍍法在晶圓10上塗佈用於電鍍下部電極層的第一晶種層(鈦鎢(TiW)層)。
隨後，使用典型電鍍過程在第一晶種層11上形成由金屬(例如，銅)製成的下部電極層12。
隨後，使用濺鍍法在下部電極層12的表面上塗佈緩衝層18，所述緩衝層能夠減小下部電極層12與介電層14之間的熱膨脹係數差。
緩衝層18可以由TiW製成，其與電容器製造過程期間使用的第一和第二晶種層的材料(TiW)相同，與能夠減小下部電極層12與介電層14之間的熱膨脹係數差的材料相同，但是緩衝層18的材料不限於TiW，並且考慮熱膨脹係數和電特性可以使用例如Ti、Cr和W等材料。
因此，將選自TiW、Ti、Cr和W的任何一種材料用作緩衝層18並且通過濺鍍法塗佈在下部電極層12上。
接著，使用等離子體增強化學氣相沉積(PECVD)法在下部電極層12上塗佈氮化矽(SiN)作為介電層14。
或者，使用PECVD法在下部電極層12上塗佈氧化鋁(Al2O3)或二氧化鉿(HfO3)作為介電層14以便提高電容密度。
隨後，使用濺鍍法在介電層14上塗佈用於電鍍上部電極層的第二晶種層15(鈦鎢(TiW)層)。
隨後，使用典型電鍍過程在第二晶種層15上形成由金屬(例如，銅)製成的上部電極層16。
通過依次執行上述過程，完成其中依次層合下部電極層12、介電層14以及上部電極層16的相關技術的MIM類型電容器，並且在下部電極層12與介電層14之間存在緩衝層18，在介電層14與上部電極層16之間存在由與緩衝層的材料相同的材料製成的第二晶種層15，因此有可能減小相應電極層12和16與介電層14(具體來說，下部電極層12與介電層14)之間的熱膨脹係數差，由此容易地防止下部電極層12和介電層14的介面上的分層現象。
下部電極層12和上部電極層16的熱膨脹係數是16到18ppm/℃，介電層(例如，SiN)的熱膨脹係數是2.1到3.1ppm/℃，第一和第二晶種層(例如，TiW)的熱膨脹係數是4.5到4.6ppm/℃，並且緩衝層(例如，TiW)的熱膨脹係數也是4.5到4.6ppm/℃。
所以，在相關技術中，下部電極層12與介電層14直接接觸，因此存在這樣的問題：在下部電極層12與介電層14之間的介面上會因下部電極層12和介電層14之間的熱膨脹係數的過大差而出現分層現象。然而，在本發明中，在下部電極層12與介電層14之間存在緩衝層18，所述緩衝層用以減小下部電極層12與介電層14之間的熱膨脹係數差，由此能容易地 防止下部電極層12與介電層14之間的介面上的分層現象。
作為本發明的測試實例，使用電子顯微鏡觀察了包含如上所述緩衝層的本發明的電容器的橫截面以及相關技術的電容器的橫截面，並且圖3中示出了觀測結果。
如圖3中可見，可以觀察到，在相關技術的電容器中，在下部電極層12與介電層14之間的介面上出現分層現象，但是在本發明中，通過存在於下部電極層12與介電層14之間的緩衝層18，下部電極層12與介電層14之間的介面牢固地黏合而沒有分層。
10‧‧‧晶圓
11‧‧‧第一晶種層
12‧‧‧下部電極層
14‧‧‧介電層
15‧‧‧第二晶種層
16‧‧‧上部電極層
18‧‧‧緩衝層

Claims (20)

  1. 一種半導體積體電路，包括：基板，所述基板包括基板熱膨脹係數(CTE)；以及電容器，所述電容器在所述基板上並且包括：下部晶種層，所述下部晶種層在所述基板的最頂層基板表面上並且包括下部晶種熱膨脹係數；下部電極層，所述下部電極層在所述下部晶種層上並且包括下部電極熱膨脹係數；緩衝層，所述緩衝層在所述下部電極層上並且包括緩衝熱膨脹係數；介電層，所述介電層在所述緩衝層上並且包括介電熱膨脹係數；上部晶種層，所述上部晶種層在所述介電層上並且包括上部晶種熱膨脹係數；以及上部電極層，所述上部電極層在所述上部晶種層上並且包括上部電極熱膨脹係數；其中：所述下部電極熱膨脹係數大於所述緩衝熱膨脹係數；所述緩衝熱膨脹係數大於所述介電熱膨脹係數；所述下部電極熱膨脹係數大於所述下部晶種熱膨脹係數；所述下部晶種熱膨脹係數大於所述基板熱膨脹係數；所述上部電極熱膨脹係數大於所述上部晶種熱膨脹係數；所述上部晶種熱膨脹係數大於所述介電熱膨脹係數；並且所述下部電極熱膨脹係數與所述緩衝熱膨脹係數之間的差大於所述緩 衝熱膨脹係數與所述介電熱膨脹係數之間的差。
  2. 根據申請專利範圍第1項所述的半導體積體電路，其中：所述基板包括半導體材料和/或玻璃材料中的一種或兩種；所述電容器的每一層形成於所述基板上；所述下部晶種層的材料、所述緩衝層的材料以及所述上部晶種層的材料彼此相同；所述下部晶種層包括設置到所述最頂層基板表面上的電鍍層；所述下部電極層包括電鍍到所述下部晶種層上的電鍍層；所述緩衝層包括濺鍍到所述下部電極層上的濺鍍層；所述介電層包括沉積到所述緩衝層上的化學氣相沉積層；所述上部晶種層包括電鍍到所述介電層上的電鍍層；並且所述上部電極層包括電鍍到所述上部晶種層上的電鍍層。
  3. 一種半導體積體電路，包括：基板；以及電容器，所述電容器在所述基板上並且包括：下部電極層，所述下部電極層耦合到所述基板並且包括下部電極熱膨脹係數(CTE)；緩衝層，所述緩衝層在所述下部電極層上並且包括緩衝熱膨脹係數；介電層，所述介電層在所述緩衝層上並且包括介電熱膨脹係數；以及上部電極層，所述上部電極層在所述介電層上；其中：所述下部電極熱膨脹係數大於所述緩衝熱膨脹係數；並且 所述緩衝熱膨脹係數大於所述介電熱膨脹係數。
  4. 根據申請專利範圍第3項所述的半導體積體電路，其中：所述緩衝層包括以下各項中的一種或多種：鈦鎢(TiW)、鈦(Ti)、鉻(Cr)和/或鎢(W)。
  5. 根據申請專利範圍第3項所述的半導體積體電路，其中：所述介電層包括以下各項中的一種或多種：氮化矽(SiN)、氧化鋁(Al2O3)和/或二氧化鉿(HfO3)。
  6. 根據申請專利範圍第3項所述的半導體積體電路，其中：所述電容器的每一層形成於所述基板上。
  7. 根據申請專利範圍第3項所述的半導體積體電路，其中：所述基板包括半導體材料和/或玻璃材料中的一種或兩種。
  8. 根據申請專利範圍第3項所述的半導體積體電路，其中：所述下部電極熱膨脹係數與所述緩衝熱膨脹係數之間的差大於所述緩衝熱膨脹係數與所述介電熱膨脹係數之間的差。
  9. 根據申請專利範圍第3項所述的半導體積體電路，包括：下部晶種層，所述下部晶種層在所述基板與所述下部電極層之間並且包括下部晶種熱膨脹係數；其中：所述下部電極熱膨脹係數大於所述下部晶種熱膨脹係數；並且所述下部晶種熱膨脹係數大於所述基板的熱膨脹係數。
  10. 根據申請專利範圍第9項所述的半導體積體電路，其中：所述下部晶種層的材料和所述緩衝層的材料彼此相同。
  11. 根據申請專利範圍第9項所述的半導體積體電路，包括：上部晶種層，所述上部晶種層在所述介電層與所述上部電極層之間並且包括上部晶種熱膨脹係數；其中：所述上部電極熱膨脹係數大於所述上部晶種熱膨脹係數；並且所述上部晶種熱膨脹係數大於所述介電熱膨脹係數。
  12. 根據申請專利範圍第11項所述的半導體積體電路，其中：所述下部晶種層的材料、所述緩衝層的材料以及所述上部晶種層的材料彼此相同。
  13. 根據申請專利範圍第3項所述的半導體積體電路，其中：所述緩衝層包括濺鍍到所述下部電極層上的濺鍍層。
  14. 一種製造半導體積體電路的電容器的方法，所述方法包括：提供基板；以及在所述基板上形成電容器，所述形成包括：在所述基板上形成下部電極層；在所述下部電極層上形成緩衝層；在所述緩衝層上形成介電層；以及在所述第二晶種層上形成上部電極層；其中：所述下部電極層的下部電極熱膨脹係數大於所述緩衝層的緩衝熱膨脹係數；並且所述緩衝熱膨脹係數大於所述介電層的介電熱膨脹係數。
  15. 根據申請專利範圍第14項所述的方法，其中：所述緩衝層濺鍍到所述下部電極層上，並且包括鈦鎢(TiW)、鈦(Ti)、鉻和/或鎢中的一種或多種。
  16. 根據申請專利範圍第14項所述的方法，其中：所述介電層通過化學氣相沉積形成於所述緩衝層上，並且包括氮化矽(SiN)、氧化鋁(Al2O3)和/或二氧化鉿(HfO3)中的一種或多種。
  17. 根據申請專利範圍第14項所述的方法，其中：形成所述電容器包括將下部晶種層電鍍於所述基板上；並且形成所述下部電極層包括將所述下部電極層電鍍於所述下部晶種層上。
  18. 根據申請專利範圍第17項所述的方法，其中：形成所述電容器包括將上部晶種層電鍍於所述介電層上；並且形成所述上部電極層包括將所述上部電極層電鍍於所述上部晶種層上。
  19. 根據申請專利範圍第18項所述的方法，其中：所述緩衝層的材料與以下各項中的至少一者相同：所述上部晶種層的材料；或所述下部晶種層的材料。
  20. 根據申請專利範圍第14項所述的方法，其中：形成所述下部電極層包括：將所述下部電極層形成於所述基板的最頂層表面之上。
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