JP5817441B2 - Ｓｏｉウェーハ - Google Patents

Description

本発明は、ＳＯＩウェーハに関し、より特定的には、半導体素子の形成に用いられるＳＯＩ（Silicon On Insulator）ウェーハに関する。

半導体素子用のウェーハの１つとして、絶縁層であるシリコン酸化膜の上にシリコン層を形成したＳＯＩウェーハがある。このＳＯＩウェーハは、デバイス作製領域となる基板表層部のシリコン層が、シリコン酸化膜によって基板内部と電気的に分離されているため、寄生容量が小さく、耐放射性能力が高い等の特徴を有する。そのため、ＳＯＩウェーハは、従来のバルクシリコンウェーハと比べて、高速スイッチング動作、低消費電力動作、及びソフトエラー防止等の面で有利であり、高性能半導体素子を形成する基板として広く利用されている。

ＳＯＩウェーハは、例えば図６に示す構造を有しており、表面にシリコン酸化膜１１１が成膜された支持基板用半導体ウェーハ１１０と、支持基板用半導体ウェーハ１１０の上面に形成された活性層１２２とを備える。このＳＯＩウェーハ１０１の製造方法の１つとして、従来の貼り合わせ方法を挙げることができる。従来の貼り合わせ方法を用いたＳＯＩウェーハ１０１の製造方法は、図７に示す工程Ａ〜工程Ｃが行われることが一般的である。例えば、特許文献１を参照。

単結晶シリコン（Ｓｉ）からなる支持基板用半導体ウェーハ１１０と、同じく単結晶シリコンからなる活性層用半導体ウェーハ１２０とを、用意する。
工程Ａ：支持基板用半導体ウェーハ１１０に熱酸化処理を施して、ウェーハの表面全体に絶縁性のシリコン酸化膜１１１を成膜する。
工程Ｂ：シリコン酸化膜１１を成膜した支持基板用半導体ウェーハ１１０と、活性層用半導体ウェーハ１２０とを密着させ、熱処理（例えば、約１０００℃で約２時間）を施して２つの半導体ウェーハ１１０及び１２０を貼り合わせる。
工程Ｃ：活性層用半導体ウェーハ１２０を、支持基板用半導体ウェーハ１１０が貼り合わされていない側の表面（工程Ｂの点線）及び端面を研磨処理し、所望の厚さ及び形状を有した活性層１２２を形成する。
これにより、図６に示した従来のＳＯＩウェーハ１０１が完成する。

特開２００４−２３５２５１号公報

周知のように、半導体ウェーハの製造プロセスでは、イオン注入等の支持基板用半導体ウェーハ１１０の内部に電荷が注入される工程が存在する。ここで、上述したように、シリコン酸化膜１１１は、支持基板用半導体ウェーハ１１０の表面全体を覆うように成膜される。一般的に、イオン注入工程において注入されるイオンはプラス（＋）に帯電しているため、シリコン酸化膜１１１で覆われている支持基板用半導体ウェーハ１１０は、プラスに帯電することとなる（図８（ａ））。

ここで、支持基板用半導体ウェーハ１１０の内部に注入されたプラス電荷は、シリコン酸化膜１１１の厚みが薄ければ（１μｍ未満）大気中に放電される（大気中に漂うマイナスイオンのマイナス電荷によって打ち消される）。しかし、シリコン酸化膜１１１が厚くなればなる程（１μｍ以上）、支持基板用半導体ウェーハ１１０の内部に注入されたプラス電荷は、大気中に放電され難くなる。

この支持基板用半導体ウェーハ１１０の内部にプラス電荷が溜まった状態のままで半導体製造を継続した場合、ウェーハ製造設備で使用される搬送ステージ５０に載置したときに支持基板用半導体ウェーハ１１０の最表層部に集まったプラス電荷によって、搬送ステージ５０の表面にマイナス電荷が引き寄せられ、搬送ステージ５０がマイナス（−）に帯電する（図８（ｂ））。

従って、ＳＯＩウェーハ１０１と搬送ステージ５０とが接触する境界（図８（ｂ）、矢印Ｙの部分）は、プラス電荷が集まった支持基板用半導体ウェーハ１１０の最表層部とマイナスに帯電した搬送ステージ５０の表面との間となり、この境界を跨いだ２つの帯電電荷はプラスとマイナスの異極性となる。従って、搬送ステージ５０からＳＯＩウェーハ１０１を引き離す際には、境界を跨いだ２つの帯電電荷が異なる極性であるため静電吸着現象が生じてしまう。

その結果、例えば、静電吸着現象が起因となるＳＯＩウェーハ１０１とウェーハ製造設備で使用される搬送ステージ５０との貼り付きによる搬送不良等が発生するという問題がある。
また、シリコン酸化膜１１１の寿命が低下したり、活性層１２２側の帯電が原因となる閾値電圧変動や耐圧低下等が起こったりするおそれもある。

なお、支持基板用半導体ウェーハ１１０の内部に注入されたプラス電荷を大気中に放電するための他の手法として、支持基板用半導体ウェーハ１１０の側面を切削等してシリコン酸化膜１１１を剥がし、単結晶シリコン部分を露出させる手法が存在する。しかし、単結晶シリコン部分を露出させる切削処理には微細な加工が要求され、制御・管理が難しいという新たな課題も生じる。

それ故に、本発明の目的は、簡単な方法を用いて、ＳＯＩウェハとウェーハ製造設備で使用される搬送ステージと間における静電吸着現象の発生を無くし、静電吸着現象を起因とするウェーハの搬送不良等の発生を防止することができるＳＯＩウェーハを提供することである。

本発明は、表面に酸化膜が成膜された支持基板用半導体ウェーハの第１主面に、活性層用半導体層が形成されたＳＯＩウェーハに向けられている。そして、上記目的を達成するために、本発明のＳＯＩウェーハは、活性層用半導体層が形成された第１主面と対向する第２主面に、導電性膜が形成されている。
この導電性膜は、ＳＯＩウェーハの製造プロセスにおいて、第２の主面が帯電可能な導電性部材に接触することを防ぐ位置かつ形状によって形成されていることを特徴とする。
また、典型的には、帯電可能な導電性部材には、ウェーハ製造設備で使用される搬送アーム、搬送ステージ、及びチャンバーステージが含まれる。

上記本発明によれば、ＳＯＩウェーハの第２主面に導電性膜が形成されているので、支持基板用半導体ウェーハの内部がプラスに帯電していても、ウェーハ製造設備で使用される搬送ステージとの間で静電吸着現象が生じない。
よって、ＳＯＩウェーハの製造プロセスにおいて、静電吸着現象が起因となるウェーハの搬送不良等の発生を防止することができる。

本発明の一実施形態に係るＳＯＩウェーハ１の構造を説明する断面図 本発明の一実施形態に係るＳＯＩウェーハ１の構造によって静電吸着現象を防止できる原理を説明するための図 本発明の一実施形態に係るＳＯＩウェーハ１の製造方法例１を説明する図 本発明の一実施形態に係るＳＯＩウェーハ１の製造方法例２を説明する図 本発明の一実施形態に係るＳＯＩウェーハ１の製造方法例３を説明する図 従来のＳＯＩウェーハ１０１の構造を説明する断面図 従来のＳＯＩウェーハ１０１の製造方法例を説明する図 従来のＳＯＩウェーハ１０１の構造で発生する静電吸着現象を説明するための図

以下、本発明が提供する半導体素子の形成に用いられるＳＯＩウェーハについて、そのＳＯＩウェーハの構造、課題が解決される原理、及びＳＯＩウェーハの製造方法を、図面を参照しながら順に説明する。

１．ＳＯＩウェーハの構造
図１は、本発明の一実施形態に係るＳＯＩウェーハ１の構造を説明する断面図である。図１に示すＳＯＩウェーハ１は、表面に酸化膜１１が成膜された支持基板用半導体ウェーハ１０と、支持基板用半導体ウェーハ１０の第１主面（図１では上面）に形成された活性層２２と、支持基板用半導体ウェーハ１０の活性層２２が形成された第１主面と対向する第２主面（図１では下面）に形成された導電性膜３３とを備えている。

支持基板用半導体ウェーハ１０は、単結晶シリコン（Ｓｉ）からなり、ウェーハ表面の全体には熱酸化処理によって絶縁性を有するシリコン酸化膜１１が成膜されている。この支持基板用半導体ウェーハ１０の第１主面には、単結晶シリコンからなる活性層２２が形成されている。すなわち、シリコン酸化膜１１が、支持基板用半導体ウェーハ１０と活性層２２とで挟まれた構造となる。この支持基板用半導体ウェーハ１０と活性層２２とで挟まれたシリコン酸化膜１１は、ＢＯＸ層やＢＯＸ酸化膜とも称される。

さらに、この支持基板用半導体ウェーハ１０の第２主面には、導電性を有する導電性膜３３が形成されている。この導電性膜３３には、導電性のある材料、例えば単結晶シリコン、ポリシリコン、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、二酸化クロム（ＣｒＯ２）、及び酸化チタン（ＴｉＯ）等が用いられる。

この導電性膜３３は、後述するように、ＳＯＩウェーハ１の製造プロセスにおいて、ウェーハ製造設備で使用される搬送アーム、搬送ステージ、及びチャンバーステージ等（以下、総称して搬送ステージと記す）の帯電可能な導電性部材と、支持基板用半導体ウェーハ１０の第２主面との間において、静電吸着現象の発生を無くす目的で設けられる。このため、導電性膜３３は、支持基板用半導体ウェーハ１０の第２主面が搬送ステージに接触してしまうことを防止することができる位置かつ形状によって形成される。

つまり、本発明のＳＯＩウェーハ１は、「シリコン（Ｓｉ）／二酸化シリコン（ＳｉＯ₂）／シリコン（Ｓｉ）／二酸化シリコン（ＳｉＯ₂）／シリコン（Ｓｉ）」の５層構造を有することを基本とする。
なお、導電性膜３３側となるシリコンについては、上述した他の導電性のある材料に置き換えることが可能である。

２．課題が解決される原理
図２は、本発明の一実施形態に係るＳＯＩウェーハ１の構造によって、従来の解決課題であった静電吸着現象の発生を防止できる原理を説明するための図である。

今、本発明のＳＯＩウェーハ１が、プラスイオンの注入工程を終えて、支持基板用半導体ウェーハ１０の内部がプラス（＋）に帯電した状態を考える（図２（ａ））。
背景技術で述べたように、支持基板用半導体ウェーハ１０に成膜されたシリコン酸化膜１１の厚みが１μｍ未満と薄ければ、支持基板用半導体ウェーハ１０に帯電したプラス電荷はシリコン酸化膜１１を通過して大気中に放電される（すなわち、大気中に漂うマイナスイオンのマイナス電荷によって打ち消される）。
しかし、支持基板用半導体ウェーハ１０に成膜されたシリコン酸化膜１１の厚みが１μｍ以上になると、支持基板用半導体ウェーハ１０に帯電したプラス電荷の大半は大気中に放電されることなく、支持基板用半導体ウェーハ１０の内部に溜まることになる（図２（ａ））。

この支持基板用半導体ウェーハ１０の内部にプラス電荷が溜まった本発明のＳＯＩウェーハ１を、導電性膜３３が形成された側を下面としてウェーハ製造設備で使用される搬送ステージ５０に載置した場合の帯電状態を、図２（ｂ）に示す。
この図２（ｂ）に示すように、支持基板用半導体ウェーハ１０の内部に溜まったプラス電荷は、搬送ステージ５０に近い側の最表層部に集まるため、この最表層部に集まったプラス電荷によって、従来と同様に搬送ステージ５０の表面にマイナス電荷が引き寄せられる。従って、搬送ステージ５０がマイナス（−）に帯電する。

ところが、本発明の特徴的なＳＯＩウェーハ１の構造では、支持基板用半導体ウェーハ１０と搬送ステージ５０との間に介在する導電性膜３３も、搬送ステージ５０と同じく、搬送ステージ５０に近い側の最表層部に集まった支持基板用半導体ウェーハ１０内部のプラス電荷によって、マイナス（−）に帯電することとなる（図２（ｂ））。

このため、本発明のＳＯＩウェーハ１の構造では、ＳＯＩウェーハ１と搬送ステージ５０とが接触する境界（図２（ｂ）、矢印Ｘの部分）は、マイナスに帯電した導電性膜３３とマイナスに帯電した搬送ステージ５０の表面との間となり、この境界を跨いだ２つの帯電電荷はマイナスとマイナスの同極性となる。従って、搬送ステージ５０からＳＯＩウェーハ１を引き離す際には、境界を跨いだ２つの帯電電荷が同じ極性であるため静電吸着現象が生じない。
よって、ＳＯＩウェーハの製造プロセスにおいて、静電吸着現象が起因となるウェーハの搬送不良等の発生を防止することができる。

３．ＳＯＩウェーハの製造方法
上述した構造による本発明のＳＯＩウェーハ１を実現するための製造方法として、例えば以下の製造方法が考えられる。
図３〜図５は、本発明の一実施形態に係るＳＯＩウェーハ１の製造方法例１〜例３をそれぞれ説明する図である。

＜製造方法例１＞
図３は、本発明の一実施形態に係るＳＯＩウェーハ１の製造方法例１を説明する図である。この製造方法例１では、次の工程Ａ〜工程Ｄが実行される。
単結晶シリコンからなる３つの半導体ウェーハ１０、２０、及び３０を用意する。
工程Ａ：この３つの内、１つの半導体ウェーハ１０に熱酸化処理を施して、ウェーハの表面全体に絶縁性のシリコン酸化膜１１を成膜する。
工程Ｂ：シリコン酸化膜１１を成膜した半導体ウェーハ１０を残る２つの半導体ウェーハ２０及び３０で挟み、熱処理（例えば、約１０００℃で約２時間）を施して３つの半導体ウェーハ１０、２０、及び３０を貼り合わせる。
工程Ｃ：半導体ウェーハ２０を、半導体ウェーハ１０が貼り合わされていない側の表面（工程Ｂの点線）及び端面を研磨処理し、所望の厚さ及び形状を有した活性層（ＳＯＩ層）２２を形成する。
工程Ｄ：半導体ウェーハ３０を、半導体ウェーハ１０が貼り合わされていない側の表面（工程Ｂの点線）及び端面を研磨処理し、所望の厚さ及び形状を有した導電性膜３３を形成する。

＜製造方法例２＞
図４は、本発明の一実施形態に係るＳＯＩウェーハ１の製造方法例２を説明する図である。この製造方法例２では、次の工程Ａ〜工程Ｄが実行される。
単結晶シリコンからなる２つの半導体ウェーハ１０及び２０を用意する。
工程Ａ：この２つの内、１つの半導体ウェーハ１０に熱酸化処理を施して、ウェーハの表面全体に絶縁性のシリコン酸化膜１１を成膜する。
工程Ｂ：シリコン酸化膜１１を成膜した半導体ウェーハ１０ともう１つの半導体ウェーハ２０とを密着させ、熱処理を施して２つの半導体ウェーハ１０及び２０を貼り合わせる。
工程Ｃ：半導体ウェーハ２０を、半導体ウェーハ１０が貼り合わされていない側の表面（工程Ｂの点線）及び端面を研磨処理し、所望の厚さ及び形状を有した活性層（ＳＯＩ層）２２を形成する。
工程Ｄ：半導体ウェーハ１０の半導体ウェーハ２０が貼り合わされていない側の表面に、ＣＶＤ（chemical vapor deposition）法等を用いて、ポリシリコン等の導電性膜３３を所望の厚さで形成する。

＜製造方法例３＞
図５は、本発明の一実施形態に係るＳＯＩウェーハ１の製造方法例３を説明する図である。この製造方法例３では、次の工程Ａ〜工程Ｄが実行される。
単結晶シリコンからなる２つの半導体ウェーハ１０及び２０を用意する。
工程Ａ：２つの半導体ウェーハ１０及び２０に熱酸化処理を施して、各ウェーハの表面全体に絶縁性のシリコン酸化膜１１及び２１をそれぞれ成膜する。
工程Ｂ：シリコン酸化膜１１を成膜した半導体ウェーハ１０とシリコン酸化膜２１を成膜した半導体ウェーハ２０とを密着させ、熱処理を施して２つの半導体ウェーハ１０及び２０を貼り合わせる。
工程Ｃ：半導体ウェーハ１０の半導体ウェーハ２０が貼り合わされていない側の表面に、ＣＶＤ法等を用いて、ポリシリコン等の導電性膜３３を所望の厚さで形成する。この状態における半導体ウェーハ２０は、活性層２２を形成する前段階の活性層用半導体層に該当する。
工程Ｄ：半導体ウェーハ２０を、半導体ウェーハ１０が貼り合わされていない側の表面（工程Ｃの点線）及び端面を研磨処理し、所望の厚さ及び形状を有した活性層（ＳＯＩ層）２２を形成する。

上述した製造方法例１〜例３のいずれかを用いることで、シリコン（活性層２２）／二酸化シリコン（酸化膜１１）／シリコン（ウェーハ１０）／二酸化シリコン（酸化膜１１）／シリコン（導電性膜３３）による５層構造のＳＯＩウェーハ１を、完成させることができる。なお、導電性膜３３は、上述したようにシリコン以外で形成しても構わない。

なお、図４及び図５では、外周部分を研磨処理していない導電性膜３３の形状を図示しているが、図１に示したように導電性膜３３の外周部分を研磨処理してもよい。つまり、支持基板用半導体ウェーハ１０の第２主面が、製造設備に使用される搬送ステージ等の帯電可能な導電性部材に接触することを防ぐという目的が達成されるならば、導電性膜３３の位置及び形状は特に限定されない。

以上のように、本発明の一実施形態に係るＳＯＩウェーハ１によれば、支持基板用半導体ウェーハ１０の活性層２２が形成されていない第２主面に、導電性を有する導電性膜３３を形成する。
この導電性膜３３により、支持基板用半導体ウェーハ１０の内部がプラスに帯電したＳＯＩウェーハ１を、ウェーハ製造設備で使用される搬送ステージ５０に載置させても、静電吸着現象が生じない。
従って、ＳＯＩウェーハの製造プロセスにおいて、静電吸着現象が起因となるウェーハの搬送不良等の発生を防止することができる。

また、本発明の一実施形態に係るＳＯＩウェーハ１の構造では、支持基板用半導体ウェーハ１０の単結晶シリコン部分を露出させることを行わないため、支持基板用半導体ウェーハ１０の側面を切削してシリコン酸化膜１１を剥がすという微細な切削加工処理が必要ないという利点がある。

本発明のＳＯＩウェーハは、支持基板用半導体ウェーハに１μｍ厚以上のシリコン酸化膜を成膜させるＳＯＩウェーハの製造等に利用可能であり、特にＳＯＩウェーハの製造プロセスにおいて、静電吸着現象が起因となるウェーハの搬送不良等の発生を防止したい場合等に有用である。

１、１０１ ＳＯＩウェーハ
１０、２０、３０、１１０、１２０ 半導体ウェーハ
１１、２１、１１１ シリコン酸化膜
２２、１２２ 活性層（ＳＯＩ層）
３３ 導電性膜
５０ 搬送ステージ
Ｘ、Ｙ 境界

Claims (3)

1. 表面に酸化膜が成膜された支持基板用半導体ウェーハの第１主面に、活性層用半導体層が形成されたＳＯＩウェーハであって、
   前記活性層用半導体層が形成された前記第１主面と対向する第２主面に、前記支持基板用半導体ウェーハが帯電する第１電荷と逆極性の第２電荷を帯電させるための導電性膜が形成された、ＳＯＩウェーハ。
2. 前記導電性膜は、前記ＳＯＩウェーハの製造プロセスにおいて、前記第２の主面が帯電可能な導電性部材に接触することを防ぐ位置かつ形状によって形成されていることを特徴とする、請求項１に記載のＳＯＩウェーハ。
3. 前記帯電可能な導電性部材には、ウェーハ製造設備で使用される搬送アーム、搬送ステージ、及びチャンバーステージが含まれる、請求項２に記載のＳＯＩウェーハ。

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