KR102042819B1 - 멤브레인 게이트 fet 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명의 멤브레인 게이트 FET 소자의 제조방법은 실리콘 기판에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역을 형성하는 단계; 상기 실리콘 기판 상에 상기 금속-실리콘 접합 영역의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역 사이를 노출시킬 산화물 트렌치 패턴을 형성하는 단계; 핸들층(handle layer), 매립 산화층(Buried Oxide layer) 및 소자층(device layer)이 순차적으로 배치된 SOI(Silicon On Insulator) 웨이퍼에서 상기 소자층에 불순물을 도핑하고 열처리를 하는 단계; 상기 한 쌍의 금속-실리콘 접합 영역 사이의 상부 공간으로 진공 절연되도록 상기 산화물 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩(bonding)하는 단계; 상기 본딩 후에 상기 SOI 웨이퍼에서 상기 핸들층과 상기 매립 산화층을 순차적으로 제거하는 단계; 상기 소자층을 패터닝하여 멤브레인 게이트를 형성하는 단계; 및 상기 산화물 트렌치 패턴 또는 상기 멤브레인 게이트 상에 금속 배선을 형성하는 단계;를 포함한다.

Description

멤브레인 게이트 FET 소자 및 그 제조방법{Membrane Gate FET device and mehtod of fabricating the same}
본 발명은 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 멤브레인 게이트 FET 소자 및 그 제조방법에 관한 것이다.
전계효과 트랜지스터(Field Effect Transistor; FET)는 게이트 전극에 전압을 걸어 채널의 전기장에 의하여 전자 또는 양공이 흐르는 관문이 생기게 하는 원리로 소스, 드레인의 전류를 제어하는 트랜지스터이다. 최근 고성능의 트랜지스터 구현을 위해서 낮은 열 버짓(thermal budget)의 제조 공정이 필수적으로 요구되고 있다.
1. 한국 특허 공개 공보 KR20070039966A (2007-04-13)
본 발명은 저온 공정 기반의 멤브레인 게이트 FET 소자 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 멤브레인 게이트 FET 소자의 제조방법을 제공한다. 상기 멤브레인 게이트 FET 소자의 제조방법은 실리콘 기판에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역을 형성하는 단계; 상기 실리콘 기판 상에 상기 금속-실리콘 접합 영역의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역 사이를 노출시킬 산화물 트렌치 패턴을 형성하는 단계; 핸들층(handle layer), 매립 산화층(Buried Oxide layer) 및 소자층(device layer)이 순차적으로 배치된 SOI(Silicon On Insulator) 웨이퍼에서 상기 소자층에 불순물을 도핑하고 열처리를 하는 단계; 상기 한 쌍의 금속-실리콘 접합 영역 사이의 상부 공간으로 진공 절연되도록 상기 산화물 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩(bonding)하는 단계; 상기 본딩 후에 상기 SOI 웨이퍼에서 상기 핸들층과 상기 매립 산화층을 순차적으로 제거하는 단계; 상기 소자층을 패터닝하여 멤브레인 게이트를 형성하는 단계; 및 상기 산화물 트렌치 패턴 또는 상기 멤브레인 게이트 상에 금속 배선을 형성하는 단계;를 포함한다.
상기 멤브레인 게이트 FET 소자의 제조방법에서, 상기 실리콘 기판에 상기 한 쌍의 금속-실리콘 접합 영역을 형성하는 공정온도는 상기 소자층에 불순물을 도핑하고 열처리를 하는 공정온도 보다 더 낮을 수 있다.
상기 멤브레인 게이트 FET 소자의 제조방법에서, 상기 실리콘 기판에 상기 한 쌍의 금속-실리콘 접합 영역을 형성하는 공정온도는 400℃ 이하일 수 있다.
상기 멤브레인 게이트 FET 소자의 제조방법에서, 상기 소자층에 불순물을 도핑하고 열처리를 하는 단계는 상기 상기 산화물 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩하는 단계 이전에 수행될 수 있다.
상기 멤브레인 게이트 FET 소자의 제조방법에서, 상기 산화물 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩하는 단계는 서로 맞닿는 접촉면을 모두 플라즈마 처리를 수행한 후 진공 퍼지를 수행하고 압력을 인가하면서 어닐링하는 단계를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 멤브레인 게이트 FET 소자를 제공한다. 상기 멤브레인 게이트 FET 소자는 실리콘 기판에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역; 상기 실리콘 기판 상에 상기 금속-실리콘 접합 영역의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역 사이를 노출시킬 산화물 트렌치 패턴; 상기 산화물 트렌치 패턴의 트렌치 공간으로 진공 절연되도록 상기 산화물 트렌치 패턴 상에 상기 트렌치 공간을 덮도록 배치된 멤브레인 게이트;및 상기 산화물 트렌치 패턴 또는 상기 멤브레인 게이트 상에 형성된 금속 배선;을 포함한다.
상기 멤브레인 게이트 FET 소자에서, 상기 멤브레인 게이트는 상기 산화물 트렌치 패턴과 서로 맞닿도록 배치한 후 본딩된 SOI 웨이퍼의 소자층을 패터닝하여 구현될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 저온 공정 기반의 멤브레인 게이트 FET 소자 및 그 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 멤브레인 게이트 FET 소자의 제조방법을 순차적으로 도해하는 순서도이다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 멤브레인 게이트 FET 소자의 제조방법의 각 단계를 도해하는 도면들이다.
도 10은 최종 구현된 저온 기반 멤브레인 게이트 FET 소자의 광학 평면 이미지를 촬영한 사진이다.
도 11은 최종 구현된 저온 기반 멤브레인 게이트 FET 소자의 FIB-TEM 단면 이미지이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 멤브레인 게이트 FET 소자의 제조방법을 순차적으로 도해하는 순서도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 멤브레인 게이트 FET 소자의 제조방법은 실리콘 기판에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역을 형성하는 단계(S100); 상기 실리콘 기판 상에 상기 금속-실리콘 접합 영역의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역 사이를 노출시킬 산화물 트렌치 패턴을 형성하는 단계(S200); 핸들층(handle layer), 매립 산화층(Buried Oxide layer) 및 소자층(device layer)이 순차적으로 배치된 SOI(Silicon On Insulator) 웨이퍼에서 상기 소자층에 불순물을 도핑하고 열처리를 하는 단계(S300); 상기 한 쌍의 금속-실리콘 접합 영역 사이의 상부 공간으로 진공 절연되도록 상기 산화물 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩(bonding)하는 단계(S400); 상기 본딩 후에 상기 SOI 웨이퍼에서 상기 핸들층과 상기 매립 산화층을 순차적으로 제거하고, 상기 소자층을 패터닝하여 멤브레인 게이트를 형성하는 단계(S500); 및 상기 산화물 트렌치 패턴 또는 상기 멤브레인 게이트 상에 금속 배선을 형성하는 단계(S600);를 포함한다. 상기 모든 단계들은 공정 온도가 400℃ 이하에서 수행되는 것을 특징으로 한다.
상기 실리콘 기판에 상기 한 쌍의 금속-실리콘 접합 영역을 형성하는 공정온도는 상기 소자층에 불순물을 도핑하고 열처리를 하는 공정온도 보다 더 낮을 수 있다. 예를 들어, 상기 실리콘 기판에 상기 한 쌍의 금속-실리콘 접합 영역을 형성하는 공정온도는 400℃ 이하일 수 있다.
상기 소자층에 불순물을 도핑하고 열처리를 하는 단계(S300)는 상기 상기 산화물 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩하는 단계(S400) 이전에 수행될 수 있다.
상기 산화물 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩하는 단계(S400)는 서로 맞닿는 접촉면을 모두 플라즈마 처리를 수행한 후 진공 퍼지를 수행하고 압력을 인가하면서 어닐링하는 단계를 포함할 수 있다.
이하에서는 각 단계들을 도 2 내지 도 9를 참조하여 상세하게 설명한다.
도 2 및 도 3을 참조하면, 실리콘 기판(110)에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역(130)을 형성하는 단계(S100)를 수행한다.
먼저, 도 2를 참조하면, 금속-실리콘 접합(Shottky Junction) 영역을 개방(open)하는 공정이 수행된다. 실리콘 기판(110)은, 예를 들어, n-타입의 실리콘 기판일 수 있으며, 낮은 면저항을 가지는 것이 바람직하다. 클리닝 공정을 수행한 실리콘 기판(110) 상에 실리사이드 블로킹 산화막을 증착한 후, 실리사이드 정션 영역을 오픈하는 포토리소그래피 공정으로 실리사이드 블로킹 산화막 패턴(120)을 형성한다.
계속하여, 도 3을 참조하면, 금속-실리콘 접합(Shottky Junction)을 구현한다. 실리사이드를 형성하기 위한 전세정을 수행한 후에, 금속층을 형성한다. 상기 금속층은, 예를 들어, 스퍼터링 공정으로 구현된 Ni/TiN 금속층을 포함할 수 있다. 상기 금속층을 형성한 후에 RTP 공정으로 열을 인가하여 실리사이드(예를 들어, 니켈 실리사이드)를 구현함으로써, 실리콘 기판(110)에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역(130)을 형성한다. 상기 RTP 공정 온도는 400℃ 이하로 수행되는 것이 바람직하다. 본 실시예에서는 금속-실리콘 접합(Shottky Junction)으로서 낮은 열처리 하에서 상변이가 가능하며 접촉 저항이 낮은 니켈 실리사이드를 채택하며, 금속-실리콘 접합(Shottky Junction)을 먼저 형성하여 게이트 영역과의 오버랩(overlap)을 충분히 확보하는 방법을 채택한다. 계속하여, 실리사이드 반응에 참여하지 않은 금속층을 제거하고, 실리사이드 블로킹 산화막 패턴(120)을 제거한다.
도 4를 참조하면, 실리콘 기판(110) 상에 상기 금속-실리콘 접합 영역(130)의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역(130) 사이를 노출시킬 산화물 트렌치 패턴(200)을 형성하는 단계(S200)를 수행한다.
구체적으로, 산화물 트렌치 패턴(200)은 금속-실리콘 접합 영역(130)의 적어도 일부를 덮는 제 1 산화물 패턴(210)과 한 쌍의 금속-실리콘 접합 영역(130) 사이를 가로지르는 제 2 산화물 패턴(220)을 포함한다. 한 쌍의 금속-실리콘 접합 영역(130) 사이의 상부 공간(250)은 최종 구조에서 진공 트렌치(vacuum trench)를 구성할 수 있다. 상기 진공 트렌치는 전계 효과를 감안하여 1000Å 깊이 이내로 형성할 수 있다.
산화물 트렌치 패턴(200)은, 예를 들어, 플라즈마 강화 계열의 증착 공정으로 산화물 레이어를 형성한 후에 상기 진공 트렌치(vacuum trench)에 해당하는 영역을 오픈하는 포토레지스트 패턴을 형성하고 산화물 레이어를 식각하여 구현할 수 있다. 이 때, 제 2 산화물 패턴(220)은 후속 공정의 세정에 의한 니켈 실리사이드의 손상을 방지하기 위하여 상기 산화물 레이어를 전부 식각하지 않고 일부(예를 들어, 100Å 이하의 두께를 가지는 일부) 잔존하도록 식각하여 구현한 것이다. 즉, 진공 트렌치(vacuum trench)을 건식 식각 공정으로 형성함에 있어서, 실리콘 채널의 보호를 위해 산화물을 100Å 이하로 남긴 것이 제 2 산화물 패턴(220)이다. 후속 공정에서 실리콘 채널을 보호하는 잔류 산화물인 제 2 산화물 패턴(220)을 습식 스트립(wet strip)하여 순수한 진공 게이트(vacuum gate)를 구현할 수 있다. 제 2 산화물 패턴(220)을 제거하는 용매로서 HF 희석액을 사용하여 전면 제거할 수 있다.
도 5를 참조하면, 핸들층(미도시, handle layer), 매립 산화층(320, Buried Oxide layer) 및 소자층(310, device layer)이 순차적으로 배치된 SOI(Silicon On Insulator) 웨이퍼에서 상기 소자층(310)에 불순물을 도핑하고 열처리를 하는 단계(S300)를 수행한다. 소자층(310)은 실리콘을 포함하는 층이다. SOI 웨이퍼를 이용하여 게이트 영역을 도핑한다.
구체적으로 살펴보면, SOI 웨이퍼를 전세정한 후에, 열산화막(350)을 100Å 이내의 두께로 형성한다. 소자층(310)의 두께는 예를 들어 500 내지 3000Å일 수 있으며, 최종적인 실리콘 멤브레인 게이트 두께는 1000Å 이내로 최적화될 수 있다. 소자층(310)에, 예를 들어, p 타입 불순물을 고농도로 도핑하고 활성화 RTP 처리를 할 수 있다. 실리콘 멤브레인 게이트로 사용될 개별적인 SOI 웨이퍼의 소자층에 고농도의 도핑 및 열처리를 먼저 진행하므로 고온의 도펀트 활성화 처리가 가능하다.
도 6을 참조하면, 상기 한 쌍의 금속-실리콘 접합 영역(130) 사이의 상부 공간(250)으로 진공 절연되도록 상기 산화물 트렌치 패턴(210)과 상기 소자층(310)을 서로 맞닿도록 배치한 후 본딩(bonding)하는 단계(S400)를 수행한다. 즉, 웨이퍼와 웨이퍼를 용융 본딩(fusion bonding)하는 공정을 수행한다.
구체적으로, SOI 웨이퍼의 열산화막(350)을 습식 제거한 후에 전세정한 후, 서로 맞닿는 접촉면인 산화물 트렌치 패턴(210)과 소자층(310)을 모두 산소 플라즈마 처리를 수행하고 웨이퍼 본딩 공정을 진행한다. 웨이퍼 본딩 공정은, 예를 들어, 진공 퍼지를 수행하고 350℃ 미만의 어닐링과 수 kN의 압력을 인가함으로써 구현된다. 산화물과 산화물의 본딩은 고온이지만, 본 실시예에서는 본질적으로 실리콘과 산화물의 본딩을 적용하므로, 상기 웨이퍼 본딩의 공정 온도는 200 내지 400℃의 저온이며, 특히, 금속-실리콘 접합(Shottky Junction) 영역의 재형성(Re-formation)을 최소화하기 위해 본딩 온도를 350℃로 최적화할 수 있다.
한편, 웨이퍼 본딩 전처리 단계로서, SOI 웨이퍼의 열산화막(350)을 제거한 다음 SOI 웨이퍼는 친수 표면(Hydrophilic surface) 상태를 유지하기 위해 SC1 세정을 진행할 수도 있다. 그러나, 금속-실리콘 접합 영역(130)이 형성된 기판은 실리사이드 손상을 방지하기 위해 SC1 세정을 진행하지 않는다. 웨이퍼 본딩 전처리 마지막 단계로서, 앞에서 설명한 것처럼, 서로 맞닿는 접촉면인 산화물 트렌치 패턴(210)과 소자층(310)을 모두 산소 플라즈마 처리를 수행할 수 있으며, 플라즈마 처리 조건은 산소 분위기 하에서 2분 이내일 수 있다.
도 7 및 도 8을 참조하면, 상기 본딩 후에 상기 SOI 웨이퍼에서 상기 핸들층과 상기 매립 산화층을 순차적으로 제거하고, 상기 소자층을 패터닝하여 멤브레인 게이트를 형성하는 단계(S500)를 수행한다.
먼저, 도 7을 참조하면, 상기 본딩 후에 상기 SOI 웨이퍼에서 상기 핸들층을 후면 그라인딩 공정으로 제거할 수 있다. 웨이퍼 본딩이 완료된 후 1시간 이내에 SOI 웨이퍼의 핸들층을 그라인딩 공정으로 제거하는 것이 바람직하다. SOI 웨이퍼의 휨(warpage)로 인한 분리(de-bonding) 현상을 방지하기 위함이다. 그라인딩 공정은 핸들층인 실리콘이 30㎛ 정도 잔류하는 수준에서 종료된다. 이는 후속의 에치백 공정의 스트레스를 최소화하기 위함이다. 잔류하는 핸들층인 실리콘은 에치백 공정으로 제거될 수 있다.
계속하여, 상기 매립 산화층(320)은 습식 스트립(wet strip) 공정으로 제거될 수 있다. SOI 웨이퍼의 매립 산화층(320)은 HF 희석액을 이용하여 전면 습식 식각을 진행하여 단결정의 실리콘 단일층만을 실리콘 기판(110)에 최종 전사한다.
도 8을 참조하면, 소자층(310)을 패터닝하여 멤브레인 게이트(310a)를 형성한다. 상기 전사된 실리콘 멤브레인층을 패터닝하여 FET의 게이트를 형성하고 진공을 유지한다. 멤브레인 게이트(310a)와 실리콘 기판(110) 사이는 진공으로 유지된 공간이 배치되어 진공 절연(vacuum insulation)이 형성된다.
도 9를 참조하면, 산화물 트렌치 패턴(210a) 및/또는 멤브레인 게이트(310a) 상에 금속 배선(600)을 형성하는 단계(S600)를 수행한다. 구체적으로, 금속 배선을 위한 콘택(contact) 영역을 개방하고, 금속 리프트-오프(lift-off)용 포토리소그래피 공정을 진행한다. 직진성이 좋은 전자빔 증착 (E-beam Evaporator) 장비를 이용하여 접착층 및 금속층을 증착할 수 있다. 일 예로, 본 실시예에서는 Cr/Au 스택으로 구성될 수 있다.
도 9에 도시된 멤브레인 게이트 FET 소자는 실리콘 기판(110)에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역(130); 상기 실리콘 기판(110) 상에 상기 금속-실리콘 접합 영역(130)의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역(130) 사이를 노출시킬 산화물 트렌치 패턴(210a); 상기 산화물 트렌치 패턴(210a)의 트렌치 공간(250)으로 진공 절연되도록 상기 산화물 트렌치 패턴(210a) 상에 상기 트렌치 공간을 덮도록 배치된 멤브레인 게이트(310a);및 상기 산화물 트렌치 패턴(210a) 또는 상기 멤브레인 게이트(310a) 상에 형성된 금속 배선(600);을 포함한다. 상기 멤브레인 게이트(310a)는 상기 산화물 트렌치 패턴(210a)과 서로 맞닿도록 배치한 후 본딩된 SOI 웨이퍼의 소자층을 패터닝하여 구현될 수 있다.
도 10은 최종 구현된 저온 기반 멤브레인 게이트 FET 소자의 광학 평면 이미지를 촬영한 사진이다. 도 10을 참조하면, 소자 중앙부의 연두색 영역이 진공 갭(vacuum gap)을 갖는 멤브레인 게이트 영역에 해당한다. 한편, 소스와 드레인 사이의 검은색 영역은 금속-실리콘 접합 영역에 해당한다.
도 11은 최종 구현된 저온 기반 멤브레인 게이트 FET 소자의 FIB-TEM 단면 이미지이다. 도 11을 참조하면, 금속 정션(metal juction) 및 진공 갭(vacuum gap), 실리콘 멤브레인 구조를 확인할 수 있다.
지금까지 설명한 본 발명의 기술적 사상은 400℃ 이하의 저온(Low Temperature) 반도체 공정 및 용융 웨이퍼 본딩(Fusion Wafer Bonding)을 이용한 FET 소자 제작에 관한 것으로서, 상세하게는 금속-실리콘 접합(Shottky Barrier Junction) 및 멤브레인 게이트 FET 소자의 제조기술을 제공한다. 이는 낮은 열 버짓(Thermal Budget)으로 고성능 트랜지스터 구현을 가능하게 하는 기술로서, 특히, 진공(Vacuum)의 유전율을 갖는 멤브레인 게이트 구조의 FET를 제조할 수 있는 기술을 제공한다.
본 발명에서 제안하는 저온 공정 기반 멤브레인 게이트 FET 소자는 고온 공정이 불가능한 제반적 환경 하에서 고성능 FET 성능을 확보 가능하게 하는 소자 제조 방법이다. 이 기술은 일차적으로 하부 소자의 열적 안정성이 필수적인 3차원 Monolithic Stacking 집적기술 등에 상위 소자로서 적용 가능하다. 또한 고온 트랜지스터 공정이 불가능한 특수 복합 소자(예, Active Matrix형 발광부 및 트랜지스터 온-칩 집적) 제작 등에 응용 가능하며, 이종 기판에 전사된 실리콘 상에도 다이렉트(Direct) 방식으로 FET 소자를 구현할 수 있는 등 활용처가 광범위하다. 즉, 저전력, 고성능의 신개념 3차원 소자 집적 기술 및 디스플레이, 유연소자(Flexible Device), 바이오 진단기기 등 산업 전반에 영향을 미칠 수 있는 근간기술로 활용이 가능하다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
110 : 실리콘 기판
130 : 금속-실리콘 접합 영역
210, 210a : 산화물 트렌치 패턴
250 : 트렌치 공간
310a : 멤브레인 게이트
600 : 금속 배선

Claims (7)

  1. 실리콘 기판에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역을 형성하는 단계;
    상기 실리콘 기판 상에 상기 금속-실리콘 접합 영역의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역 사이를 노출시킬 트렌치 패턴을 형성하는 단계;
    핸들층(handle layer), 매립 산화층(Buried Oxide layer) 및 소자층(device layer)이 순차적으로 배치된 SOI(Silicon On Insulator) 웨이퍼에서 상기 소자층에 불순물을 도핑하고 열처리를 하는 단계;
    상기 한 쌍의 금속-실리콘 접합 영역 사이의 상부 공간으로 진공 절연되도록 상기 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩(bonding)하는 단계;
    상기 본딩 후에 상기 SOI 웨이퍼에서 상기 핸들층과 상기 매립 산화층을 순차적으로 제거하는 단계;
    상기 소자층을 패터닝하여 멤브레인 게이트를 형성하는 단계; 및
    상기 트렌치 패턴 또는 상기 멤브레인 게이트 상에 금속 배선을 형성하는 단계;
    를 포함하는, 멤브레인 게이트 FET 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 실리콘 기판에 상기 한 쌍의 금속-실리콘 접합 영역을 형성하는 공정온도인 실리사이드를 형성하는 온도는 상기 소자층에 불순물을 도핑하고 열처리를 하는 공정온도 보다 더 낮은 것을 특징으로 하는,
    멤브레인 게이트 FET 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 실리콘 기판에 상기 한 쌍의 금속-실리콘 접합 영역을 형성하는 공정온도인 실리사이드를 형성하는 온도는 400℃ 이하인 것을 특징으로 하는,
    멤브레인 게이트 FET 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 소자층에 불순물을 도핑하고 열처리를 하는 단계는 상기 상기 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩하는 단계 이전에 수행하는 것을 특징으로 하는,
    멤브레인 게이트 FET 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩하는 단계는 서로 맞닿는 접촉면을 모두 플라즈마 처리를 수행한 후 진공 퍼지를 수행하고 압력을 인가하면서 어닐링하는 단계를 포함하는,
    멤브레인 게이트 FET 소자의 제조방법.
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