KR102042820B1 - 3차원 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명의 3차원 반도체 소자의 제조방법은 CMOS 소자를 제공하는 단계; 및 상기 CMOS 소자 상에, 실리콘 기판에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역, 상기 실리콘 기판 상에 상기 금속-실리콘 접합 영역의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역 사이를 노출시킬 트렌치 패턴, 상기 트렌치 패턴의 트렌치 공간으로 진공 절연되도록 상기 트렌치 패턴 상에 상기 트렌치 공간을 덮도록 배치된 멤브레인 게이트를 포함하는, 멤브레인 게이트 FET 소자를 형성하는 단계;를 포함한다.

Description

3차원 반도체 소자 및 그 제조방법{3-D semiconductor device and mehtod of fabricating the same}
본 발명은 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 3차원 반도체 소자 및 그 제조방법에 관한 것이다.
3차원 반도체 단일(Monolithic) 집적 기술은 2차원 구조가 갖는 미세화 및 집적 한계를 극복할 수 있는 대안 기술로서, 디바이스 성능 향상과 동시에 초저전력 시스템 구현을 가능하게 하는 미래 반도체 산업의 핵심 기술이다. 특히 기존의 반도체 제조 인프라(infrastructure)의 급격한 변화 없이 고성능 메모리/아날로그/센서 소자 등에 고성능ㅇ초절전 기능을 부여할 수 있는 경제적 이점을 지니므로, IoT 향 전자산업 전반에 걸쳐 근간 기술로서 활용이 가능하다.
한편, 전계효과 트랜지스터(Field Effect Transistor; FET)는 게이트 전극에 전압을 걸어 채널의 전기장에 의하여 전자 또는 양공이 흐르는 관문이 생기게 하는 원리로 소스, 드레인의 전류를 제어하는 트랜지스터이다. 최근 고성능의 트랜지스터 구현을 위해서 낮은 열 버짓(thermal budget)의 제조 공정이 필수적으로 요구되고 있다.
1. 한국 특허 공개 공보 KR20070039966A (2007-04-13)
본 발명은 CMOS 소자와 저온 공정 기반의 멤브레인 게이트 FET 소자를 구비하는 3차원 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 3차원 반도체 소자의 제조방법을 제공한다. 상기 3차원 반도체 소자의 제조방법은 CMOS 소자를 제공하는 단계; 및 상기 CMOS 소자 상에, 실리콘 기판에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역, 상기 실리콘 기판 상에 상기 금속-실리콘 접합 영역의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역 사이를 노출시킬 트렌치 패턴, 상기 트렌치 패턴의 트렌치 공간으로 진공 절연되도록 상기 트렌치 패턴 상에 상기 트렌치 공간을 덮도록 배치된 멤브레인 게이트를 포함하는, 멤브레인 게이트 FET 소자를 형성하는 단계;를 포함한다.
상기 3차원 반도체 소자의 제조방법에서, 상기 CMOS 소자를 제공하는 단계는 최상부층에 산화막으로 이루어진 캐핑막을 구비하는 CMOS 소자를 제공하는 단계를 포함하고, 상기 멤브레인 게이트 FET 소자를 형성하는 단계는, 도핑된 실리콘 웨이퍼에 클리비지(cleavage) 인터페이스를 형성하기 위하여 수소 이온을 주입하는 단계; 상기 실리콘 웨이퍼를 상기 캐핑막에 본딩하는 단계; 및 상기 클리비지 인터페이스를 경계로 하여 상기 실리콘 웨이퍼의 일부를 상기 캐핑막 상으로 전사함으로써 상기 실리콘 기판을 구현하는 단계;를 포함할 수 있다.
상기 3차원 반도체 소자의 제조방법에서, 상기 멤브레인 게이트 FET 소자를 형성하는 단계는, 상기 실리콘 기판에 서로 이격되어 배치된 상기 한 쌍의 금속-실리콘 접합 영역을 형성하는 단계; 상기 실리콘 기판 상에 상기 금속-실리콘 접합 영역의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역 사이를 노출시킬 상기 트렌치 패턴을 형성하는 단계; 핸들층(handle layer), 매립 산화층(Buried Oxide layer) 및 소자층(device layer)이 순차적으로 배치된 SOI(Silicon On Insulator) 웨이퍼에서 상기 소자층에 불순물을 도핑하고 열처리를 하는 단계; 상기 한 쌍의 금속-실리콘 접합 영역 사이의 상부 공간으로 진공 절연되도록 상기 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩(bonding)하는 단계; 상기 본딩 후에 상기 SOI 웨이퍼에서 상기 핸들층과 상기 매립 산화층을 순차적으로 제거하는 단계; 상기 소자층을 패터닝하여 상기 멤브레인 게이트를 형성하는 단계; 및 상기 트렌치 패턴 또는 상기 멤브레인 게이트 상에 금속 배선을 형성하는 단계; 를 포함할 수 있다.
상기 3차원 반도체 소자의 제조방법에서, 상기 실리콘 기판에 상기 한 쌍의 금속-실리콘 접합 영역을 형성하는 공정온도는 상기 소자층에 불순물을 도핑하고 열처리를 하는 공정온도 보다 더 낮을 수 있다.
상기 3차원 반도체 소자의 제조방법에서, 상기 실리콘 기판에 상기 한 쌍의 금속-실리콘 접합 영역을 형성하는 공정온도는 400℃ 이하일 수 있다.
상기 3차원 반도체 소자의 제조방법에서, 상기 소자층에 불순물을 도핑하고 열처리를 하는 단계는 상기 상기 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩하는 단계 이전에 수행할 수 있다.
상기 3차원 반도체 소자의 제조방법에서, 상기 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩하는 단계는 서로 맞닿는 접촉면을 모두 플라즈마 처리를 수행한 후 진공 퍼지를 수행하고 압력을 인가하면서 어닐링하는 단계를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 3차원 반도체 소자를 제공한다. 상기 3차원 반도체 소자는 CMOS 소자; 및 상기 CMOS 소자 상에, 실리콘 기판에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역, 상기 실리콘 기판 상에 상기 금속-실리콘 접합 영역의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역 사이를 노출시킬 트렌치 패턴, 상기 트렌치 패턴의 트렌치 공간으로 진공 절연되도록 상기 트렌치 패턴 상에 상기 트렌치 공간을 덮도록 배치된 멤브레인 게이트를 포함하는, 멤브레인 게이트 FET 소자;를 포함한다.
상기 3차원 반도체 소자에서, 상기 CMOS 소자는 상기 멤브레인 게이트 FET 소자의 전류 출력 센싱 및 신호처리를 위한 CMOS 구동 소자일 수 있다.
상기 3차원 반도체 소자에서, 상기 멤브레인 게이트 FET 소자는 상단에 바이오 마커를 더 포함하고, 상기 CMOS 구동 소자 및 상기 멤브레인 게이트 FET 소자는 바이오 센서를 구성할 수 있다.
상기 3차원 반도체 소자에서, 상기 멤브레인 게이트는 상기 트렌치 패턴과 서로 맞닿도록 배치한 후 본딩된 SOI 웨이퍼의 소자층을 패터닝하여 구현될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 신개념 3차원 반도체 집적 공정 및 그 제조 방법에 관한 것으로서, 두 개 이상의 단결정 실리콘 활성층(active layer) 상에 개별 소자를 순차 형성하여 3차원으로 집적하는 소자 기술을 제안하여 CMOS 소자와 저온 공정 기반의 멤브레인 게이트 FET 소자를 구비하는 3차원 반도체 소자 및 그 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1 내지 도 10은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 제조방법의 각 단계를 도해하는 도면들이다.
도 11은 본 발명의 일 실시예에 따른 3차원 반도체 소자를 구현하는 과정에서 멤브레인 게이트 FET 소자의 제조방법을 순차적으로 도해하는 순서도이다.
도 12a 내지 도 12h는 본 발명의 일 실시예에 따른 3차원 반도체 소자를 구현하는 과정에서 멤브레인 게이트 FET 소자의 제조방법의 각 단계를 도해하는 도면들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
본 발명의 일 실시예에 따른 3차원 반도체 소자의 제조방법은 CMOS 소자를 제공하는 단계(S10); 및 상기 CMOS 소자 상에, 실리콘 기판에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역, 상기 실리콘 기판 상에 상기 금속-실리콘 접합 영역의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역 사이를 노출시킬 트렌치 패턴, 상기 트렌치 패턴의 트렌치 공간으로 진공 절연되도록 상기 트렌치 패턴 상에 상기 트렌치 공간을 덮도록 배치된 멤브레인 게이트를 포함하는, 멤브레인 게이트 FET 소자를 형성하는 단계(S20);를 포함한다.
도 1 내지 도 10은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 제조방법의 각 단계를 도해하는 도면들이다.
도 1을 참조하면, 단계(S10)에서 제공되는 CMOS 소자(1)가 개시된다. CMOS 소자(1)는 3차원 반도체 소자의 하층부를 구성하는 소자이다. 기판(10)은 n형 웰(10a)과 p형 웰(10b)이 인접하여 배치되는 n/p 트윈 웰(twin well)을 가진다. 기판(10)에 소스 영역(22)과 드레인 영역(24)이 형성되고, 기판(10) 상에 게이트 구조체(26)가 형성된다. 소스 영역(22)과 드레인 영역(24) 중의 적어도 일부는, 예를 들어, 금속-실리콘 접합 영역을 포함할 수 있으며, 구체적으로 자기 정렬된 코발트 실리사이드가 형성될 수 있다. 게이트 구조체(26)가 형성된 기판(10) 상에 제 1 산화막(32)이 증착되고 평탄화 처리될 수 있다. 이러한 구성은, 예를 들어, 180nm CMOS 공정을 활용한 IC의 트랜지스터 FEOL 구조를 포함한다.
계속하여, 제 1 산화막(32) 내에 텅스텐과 같은 고융점 금속막으로 이루어진 제 1 콘택 패턴(36)을 형성하고, 나아가, 제 1 산화막(32) 상에 상기 고융점 금속막을 증착하고 패터닝하여 제 1 배선 패턴(44)을 형성한다. 제 1 배선 패턴(44)이 형성된 후 제 1 산화막(32) 상에 제 2 산화막(42)이 증착되고 평탄화 처리될 수 있다. 제 2 산화막(42) 내에 텅스텐과 같은 고융점 금속막으로 이루어진 제 2 콘택 패턴(46)을 형성하고, 나아가, 제 2 산화막(42) 상에 상기 고융점 금속막을 증착하고 패터닝하여 제 2 배선 패턴(54)을 형성한다. 일반적인 180nm CMOS 공정 기술은 통상적으로 알루미늄 배선을 채택하고 있기 때문에, M3D 적층을 위한 하부 소자 응용에 부적합하다. 따라서, 본 발명에서는 융점이 높은 금속을 기반으로 한 공정을 적용하였는 바, 화학 기상 증착 공정으로 텅스텐을 증착하여 콘택 패턴과 배선 패턴을 동시에 형성하는 공정을 적용하여 3차원 소자 집적에 적합한 고융점 배선 기술을 채택하였다.
제 2 배선 패턴(54)이 형성된 후 제 2 산화막(42) 상에 캐핑막(52, capping layer)을 형성하고 평탄화 공정을 수행한다. 공정이 완료된 CMOS 소자(1)는 3차원 반도체 소자의 하층부 소자로서 후속 웨이퍼 본딩 및 단결정 실리콘 채널 전사가 효율적으로 이루어지도록 터치 CMP(Chemical Mechanical Polishing)를 적용하여 전면을 평탄화한다. 캐핑막(52)은 산화막으로서, 예를 들어 HDP막을 포함할 수 있다. 본 발명자는 HDP막을 최종 캐핑막으로 구성함으로써 저온 웨이퍼 본딩이 강화될 수 있음을 확인하였다.
이하에서는, 상술한 CMOS 소자(1) 상에, 실리콘 기판에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역, 상기 실리콘 기판 상에 상기 금속-실리콘 접합 영역의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역 사이를 노출시킬 트렌치 패턴, 상기 트렌치 패턴의 트렌치 공간으로 진공 절연되도록 상기 트렌치 패턴 상에 상기 트렌치 공간을 덮도록 배치된 멤브레인 게이트를 포함하는, 멤브레인 게이트 FET 소자를 형성하는 단계;를 설명한다.
도 2를 참조하면, 도핑된 실리콘 웨이퍼에 클리비지(cleavage) 인터페이스를 형성하기 위하여 수소 이온을 주입하는 단계가 수행된다. 예를 들어, 프라임급의 벌크 실리콘 웨이퍼인 채널 전사용 웨이퍼(112)를 전세정한 후에 열산화막을 형성한 후, 저농도의 n타입 불순물을 웨이퍼(112)의 제 1 영역(110)에 도핑한 후 RTP 공정으로 활성화시킨다. 웨이퍼 본딩 후 도핑 활성화를 위한 열처리는 CMOS 소자에 영향을 미치므로, 본딩 전에 웨이퍼(112)에 도핑 및 열처리를 완료하여 웰 및 채널을 먼저 형성한다. 계속하여, 수소 이온을 주입하여 후속 전사 공정의 클리비지(cleavage) 인터페이스를 형성한다. 채널 전사용 웨이퍼(112) 중에서 제 1 영역(110)은 도핑된 웰 영역에 해당하고 제 2 영역(111)은 후속 전사 공정에서 전사되지 않는 영역에 해당할 수 있다. 한편, 상기 열산화막은 후속의 본딩 공정 이전에 습식 제거될 수도 있다.
도 3을 참조하면, 도 1에 도시된 CMOS 소자(1) 상에 도 2에 도시된 채널 전사용 웨이퍼(112)를 맞대고 저온 웨이퍼 본딩 공정을 수행한 후, 채널 전사용 웨이퍼(112) 중 제 1 영역(110)이 CMOS 소자(1) 상으로 전사되는 공정이 수행된다. 즉, 상기 실리콘 웨이퍼(112)를 상기 캐핑막(52)에 본딩하는 단계; 및 상기 클리비지 인터페이스를 경계로 하여 상기 실리콘 웨이퍼의 제 1 영역을 상기 캐핑막(52) 상으로 전사함으로써 실리콘 기판(110)을 구현하는 단계;를 수행한다.
실리콘 웨이퍼(112)의 상기 제 1 영역(110)과 CMOS 소자(1)의 캐핑막(52)을 맞대기 전에 접촉될 표면을 SC1 용액으로 전처리 및/또는 산소 플라즈마 전처리할 수도 있다. 이러한 전처리는 본딩의 접촉 표면을 친수 표면(Hydrophilic Surface) 상태로 구현하기 위함이다. 웨이퍼 본딩은 300 내지 350℃의 온도범위에서 수행되는 저온 웨이퍼 본딩 공정이며, 웨이퍼 클리비지는 400℃ 미만의 저온 퍼니스 열처리를 수행하여 구현될 수 있다. 한편, 전사된 실리콘 기판(110)의 표면은 평탄화 공정을 적용할 수 있다.
도 4를 참조하면, 앞에서 설명한 전사된 실리콘 기판(110)을 상층부 멤브레인 게이트 FET 소자의 액티브 영역에 대응되도록 패터닝할 수 있다.
도 5 내지 도 10은 본 발명의 일 실시예에 따른 3차원 반도체 소자를 구현하는 과정에서, 상기 실리콘 기판(110) 상에 실리콘 기판(110)에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역(130), 상기 실리콘 기판(110) 상에 상기 금속-실리콘 접합 영역(130)의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역(130) 사이를 노출시킬 트렌치 패턴(210a), 상기 트렌치 패턴(210a)의 트렌치 공간(250)으로 진공 절연되도록 상기 트렌치 패턴(210a) 상에 상기 트렌치 공간(250)을 덮도록 배치된 멤브레인 게이트(310a)를 포함하는 멤브레인 게이트 FET 소자를 형성하는 단계들을 순차적으로 도해하는 도면이다.
이를 상세하게 설명하기 위하여, 도 11 및 도 12a 내지 도 12h를 함께 참조하여 설명한다.
도 11은 본 발명의 일 실시예에 따른 3차원 반도체 소자를 구현하는 과정에서 멤브레인 게이트 FET 소자의 제조방법을 순차적으로 도해하는 순서도이고, 도 12a 내지 도 12i는 본 발명의 일 실시예에 따른 3차원 반도체 소자를 구현하는 과정에서 멤브레인 게이트 FET 소자의 제조방법의 각 단계를 도해하는 도면들이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 3차원 반도체 소자를 구현하는 과정에서 멤브레인 게이트 FET 소자의 제조방법은 실리콘 기판에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역을 형성하는 단계(S100); 상기 실리콘 기판 상에 상기 금속-실리콘 접합 영역의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역 사이를 노출시킬 트렌치 패턴을 형성하는 단계(S200); 핸들층(handle layer), 매립 산화층(Buried Oxide layer) 및 소자층(device layer)이 순차적으로 배치된 SOI(Silicon On Insulator) 웨이퍼에서 상기 소자층에 불순물을 도핑하고 열처리를 하는 단계(S300); 상기 한 쌍의 금속-실리콘 접합 영역 사이의 상부 공간으로 진공 절연되도록 상기 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩(bonding)하는 단계(S400); 상기 본딩 후에 상기 SOI 웨이퍼에서 상기 핸들층과 상기 매립 산화층을 순차적으로 제거하고, 상기 소자층을 패터닝하여 멤브레인 게이트를 형성하는 단계(S500); 및 상기 트렌치 패턴 또는 상기 멤브레인 게이트 상에 금속 배선을 형성하는 단계(S600);를 포함한다. 상기 모든 단계들은 공정 온도가 400℃ 이하에서 수행되는 것을 특징으로 한다.
상기 실리콘 기판에 상기 한 쌍의 금속-실리콘 접합 영역을 형성하는 공정온도는 상기 소자층에 불순물을 도핑하고 열처리를 하는 공정온도 보다 더 낮을 수 있다. 예를 들어, 상기 실리콘 기판에 상기 한 쌍의 금속-실리콘 접합 영역을 형성하는 공정온도는 400℃ 이하일 수 있다.
상기 소자층에 불순물을 도핑하고 열처리를 하는 단계(S300)는 상기 상기 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩하는 단계(S400) 이전에 수행될 수 있다.
상기 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩하는 단계(S400)는 서로 맞닿는 접촉면을 모두 플라즈마 처리를 수행한 후 진공 퍼지를 수행하고 압력을 인가하면서 어닐링하는 단계를 포함할 수 있다.
이하에서는 각 단계들을 상세하게 설명한다.
도 5, 도 12a 및 도 12b를 참조하면, 실리콘 기판(110)에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역(130)을 형성하는 단계(S100)를 수행한다.
먼저, 도 12a를 참조하면, 금속-실리콘 접합(Shottky Junction) 영역을 개방(open)하는 공정이 수행된다. 실리콘 기판(110)은, 예를 들어, n-타입의 실리콘 기판일 수 있으며, 낮은 면저항을 가지는 것이 바람직하다. 클리닝 공정을 수행한 실리콘 기판(110) 상에 실리사이드 블로킹 산화막을 증착한 후, 실리사이드 정션 영역을 오픈하는 포토리소그래피 공정으로 실리사이드 블로킹 산화막 패턴(120)을 형성한다.
계속하여, 도 12b를 참조하면, 금속-실리콘 접합(Shottky Junction)을 구현한다. 실리사이드를 형성하기 위한 전세정을 수행한 후에, 금속층을 형성한다. 상기 금속층은, 예를 들어, 스퍼터링 공정으로 구현된 Ni/TiN 금속층을 포함할 수 있다. 상기 금속층을 형성한 후에 RTP 공정으로 열을 인가하여 실리사이드(예를 들어, 니켈 실리사이드)를 구현함으로써, 실리콘 기판(110)에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역(130)을 형성한다. 상기 RTP 공정 온도는 400℃ 이하로 수행되는 것이 바람직하다. 본 실시예에서는 금속-실리콘 접합(Shottky Junction)으로서 낮은 열처리 하에서 상변이가 가능하며 접촉 저항이 낮은 니켈 실리사이드를 채택하며, 금속-실리콘 접합(Shottky Junction)을 먼저 형성하여 게이트 영역과의 오버랩(overlap)을 충분히 확보하는 방법을 채택한다. 계속하여, 실리사이드 반응에 참여하지 않은 금속층을 제거하고, 실리사이드 블로킹 산화막 패턴(120)을 제거한다.
도 7 및 도 12c를 참조하면, 실리콘 기판(110) 상에 상기 금속-실리콘 접합 영역(130)의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역(130) 사이를 노출시킬 트렌치 패턴(200)을 형성하는 단계(S200)를 수행한다.
구체적으로, 트렌치 패턴(200)은 금속-실리콘 접합 영역(130)의 적어도 일부를 덮는 제 1 산화물 패턴(210)과 한 쌍의 금속-실리콘 접합 영역(130) 사이를 가로지르는 제 2 산화물 패턴(220)을 포함한다. 한 쌍의 금속-실리콘 접합 영역(130) 사이의 상부 공간(250)은 최종 구조에서 진공 트렌치(vacuum trench)를 구성할 수 있다. 상기 진공 트렌치는 전계 효과를 감안하여 1000Å 깊이 이내로 형성할 수 있다.
트렌치 패턴(200)은, 예를 들어, 플라즈마 강화 계열의 증착 공정으로 산화물 레이어를 형성한 후에 상기 진공 트렌치(vacuum trench)에 해당하는 영역을 오픈하는 포토레지스트 패턴을 형성하고 산화물 레이어를 식각하여 구현할 수 있다. 이 때, 제 2 산화물 패턴(220)은 후속 공정의 세정에 의한 니켈 실리사이드의 손상을 방지하기 위하여 상기 산화물 레이어를 전부 식각하지 않고 일부(예를 들어, 100Å 이하의 두께를 가지는 일부) 잔존하도록 식각하여 구현한 것이다. 즉, 진공 트렌치(vacuum trench)을 건식 식각 공정으로 형성함에 있어서, 실리콘 채널의 보호를 위해 산화물을 100Å 이하로 남긴 것이 제 2 산화물 패턴(220)이다. 후속 공정에서 실리콘 채널을 보호하는 잔류 산화물인 제 2 산화물 패턴(220)을 습식 스트립(wet strip)하여 순수한 진공 게이트(vacuum gate)를 구현할 수 있다. 제 2 산화물 패턴(220)을 제거하는 용매로서 HF 희석액을 사용하여 전면 제거할 수 있다.
도 12d를 참조하면, 핸들층(미도시, handle layer), 매립 산화층(320, Buried Oxide layer) 및 소자층(310, device layer)이 순차적으로 배치된 SOI(Silicon On Insulator) 웨이퍼에서 상기 소자층(310)에 불순물을 도핑하고 열처리를 하는 단계(S300)를 수행한다. SOI 웨이퍼를 이용하여 게이트 영역을 도핑한다.
구체적으로 살펴보면, SOI 웨이퍼를 전세정한 후에, 열산화막(350)을 100Å 이내의 두께로 형성한다. 소자층(310)의 두께는 예를 들어 500 내지 3000Å일 수 있으며, 최종적인 실리콘 멤브레인 게이트 두께는 1000Å 이내로 최적화될 수 있다. 소자층(310)에, 예를 들어, p 타입 불순물을 고농도로 도핑하고 활성화 RTP 처리를 할 수 있다. 실리콘 멤브레인 게이트로 사용될 개별적인 SOI 웨이퍼의 소자층에 고농도의 도핑 및 열처리를 먼저 진행하므로 고온의 도펀트 활성화 처리가 가능하다.
도 12e를 참조하면, 상기 한 쌍의 금속-실리콘 접합 영역(130) 사이의 상부 공간(250)으로 진공 절연되도록 상기 트렌치 패턴(210)과 상기 소자층(310)을 서로 맞닿도록 배치한 후 본딩(bonding)하는 단계(S400)를 수행한다. 즉, 웨이퍼와 웨이퍼를 용융 본딩(fusion bonding)하는 공정을 수행한다.
구체적으로, SOI 웨이퍼의 열산화막(350)을 습식 제거한 후에 전세정한 후, 서로 맞닿는 접촉면인 트렌치 패턴(210)과 소자층(310)을 모두 산소 플라즈마 처리를 수행하고 웨이퍼 본딩 공정을 진행한다. 웨이퍼 본딩 공정은, 예를 들어, 진공 퍼지를 수행하고 350℃ 미만의 어닐링과 수 kN의 압력을 인가함으로써 구현된다. 산화물과 산화물의 본딩은 고온이지만, 본 실시예에서는 본질적으로 실리콘과 산화물의 본딩을 적용하므로, 상기 웨이퍼 본딩의 공정 온도는 200 내지 400℃의 저온이며, 특히, 금속-실리콘 접합(Shottky Junction) 영역의 재형성(Re-formation)을 최소화하기 위해 본딩 온도를 350℃로 최적화할 수 있다.
한편, 웨이퍼 본딩 전처리 단계로서, SOI 웨이퍼의 열산화막(350)을 제거한 다음 SOI 웨이퍼는 친수 표면(Hydrophilic surface) 상태를 유지하기 위해 SC1 세정을 진행할 수도 있다. 그러나, 금속-실리콘 접합 영역(130)이 형성된 기판은 실리사이드 손상을 방지하기 위해 SC1 세정을 진행하지 않는다. 웨이퍼 본딩 전처리 마지막 단계로서, 앞에서 설명한 것처럼, 서로 맞닿는 접촉면인 트렌치 패턴(210)과 소자층(310)을 모두 산소 플라즈마 처리를 수행할 수 있으며, 플라즈마 처리 조건은 산소 분위기 하에서 2분 이내일 수 있다.
도 8, 도 12f 및 도 12g를 참조하면, 상기 본딩 후에 상기 SOI 웨이퍼에서 상기 핸들층과 상기 매립 산화층을 순차적으로 제거하고, 상기 소자층을 패터닝하여 멤브레인 게이트를 형성하는 단계(S500)를 수행한다.
먼저, 도 12f를 참조하면, 상기 본딩 후에 상기 SOI 웨이퍼에서 상기 핸들층을 후면 그라인딩 공정으로 제거할 수 있다. 웨이퍼 본딩이 완료된 후 1시간 이내에 SOI 웨이퍼의 핸들층을 그라인딩 공정으로 제거하는 것이 바람직하다. SOI 웨이퍼의 휨(warpage)로 인한 분리(de-bonding) 현상을 방지하기 위함이다. 그라인딩 공정은 핸들층인 실리콘이 30㎛ 정도 잔류하는 수준에서 종료된다. 이는 후속의 에치백 공정의 스트레스를 최소화하기 위함이다. 잔류하는 핸들층인 실리콘은 에치백 공정으로 제거될 수 있다.
계속하여, 상기 매립 산화층(320)은 습식 스트립(wet strip) 공정으로 제거될 수 있다. SOI 웨이퍼의 매립 산화층(320)은 HF 희석액을 이용하여 전면 습식 식각을 진행하여 단결정의 실리콘 단일층만을 실리콘 기판(110)에 최종 전사한다.
도 12g를 참조하면, 소자층(310)을 패터닝하여 멤브레인 게이트(310a)를 형성한다. 상기 전사된 실리콘 멤브레인층을 패터닝하여 FET의 게이트를 형성하고 진공을 유지한다. 멤브레인 게이트(310a)와 실리콘 기판(110) 사이는 진공으로 유지된 공간이 배치되어 진공 절연(vacuum insulation)이 형성된다.
도 10 및 도 12h를 참조하면, 트렌치 패턴(210a) 및/또는 멤브레인 게이트(310a) 상에 금속 배선(600)을 형성하는 단계(S600)를 수행한다. 구체적으로, 금속 배선을 위한 콘택(contact) 영역을 개방하고, 금속 리프트-오프(lift-off)용 포토리소그래피 공정을 진행한다. 직진성이 좋은 전자빔 증착 (E-beam Evaporator) 장비를 이용하여 접착층 및 금속층을 증착할 수 있다. 일 예로, 본 실시예에서는 Cr/Au 스택으로 구성될 수 있다.
도 10에 도시된 3차원 반도체 소자(1000) 중에서 멤브레인 게이트 FET 소자는 CMOS 소자(1) 상에 형성된 소자이다. 멤브레인 게이트 FET 소자는 실리콘 기판(110)에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역(130); 상기 실리콘 기판(110) 상에 상기 금속-실리콘 접합 영역(130)의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역(130) 사이를 노출시킬 트렌치 패턴(210a); 상기 트렌치 패턴(210a)의 트렌치 공간(250)으로 진공 절연되도록 상기 트렌치 패턴(210a) 상에 상기 트렌치 공간을 덮도록 배치된 멤브레인 게이트(310a);및 상기 트렌치 패턴(210a) 또는 상기 멤브레인 게이트(310a) 상에 형성된 금속 배선(600);을 포함한다. 상기 멤브레인 게이트(310a)는 상기 트렌치 패턴(210a)과 서로 맞닿도록 배치한 후 본딩된 SOI 웨이퍼의 소자층을 패터닝하여 구현될 수 있다.
상기 CMOS 소자는 상기 멤브레인 게이트 FET 소자의 전류 출력 센싱 및 신호처리를 위한 CMOS 구동 소자일 수 있다.
상기 멤브레인 게이트 FET 소자는 상단에 바이오 마커를 더 포함하고, 상기 CMOS 구동 소자 및 상기 멤브레인 게이트 FET 소자는 바이오 센서를 구성할 수 있다. 3차원 반도체 소자에서 하층부 소자인 상기 CMOS 소자는 상층부 소자인 멤브레인 게이트 FET 바이오 센서의 전류 출력 센싱 및 신호처리를 위한 CMOS 구동회로(IC)로서 싱글/어레이(single/array) 바이오 센서를 위한 DT-SCA(sensing circuit architecture)와 current mirror, I-F converter 및 on-off detection circuit 등으로 구성될 수 있다. 3차원 반도체 소자에서 상층부 소자인 멤브레인 게이트 FET 소자는 SB(shottky barrier) 실리사이드 기반 소스/드레인 정션과 멤브레인 형태의 게이트 단자를 갖는 트랜지스터 소자로서, 채널과 게이트 사이는 진공 갭 형태로 유지되며, 최종 게이트 상단에 바이오 마커를 부착하고 유입되는 바이오 물질에 의한 트랜지스터의 특성 변화를 센싱한다.
상기 상층부 소자와 하층부 소자를 연결하는 배선은 TSV(Through Silicon Via) 패턴이 아닌 상층부 소자의 금속 배선과 하층부 IC의 metal을 연결하는 웨이퍼 레벨의 비아 인터커넥션(via interconnection)이다. 상기 하층부 소자는 후속 웨이퍼 본딩 공정 및 상층부 소자 제작 최대 온도인 400℃의 열 버짓(thermal budget)을 감내할 수 있는 열적 안정성을 가지는 공정으로 구현된다. 상기 상층부 소자는 웨이퍼 본딩 공정 및 상층부 소자 제작 최대 온도가 400℃ 이내로서, 하층부 소자의 열적 안정성을 보장한다.
지금까지 설명한 본 발명의 기술적 사상 중 일부는 반도체 소자의 3차원 순차 집적 공정기술에 관한 것으로서, 웨이퍼 본딩 방식을 이용하여 단결정 실리콘을 IC 상부에 전사하여 상층부 능동 소자를 추가 형성하는 기술에 대한 것이다. 본 발명에서는 3차원 소자의 적용 예시로서, 상층부 소자로 멤브레인 게이트 FET 구조의 바이오 센서를, 하층부 소자로서 상층부 소자의 전기적 신호를 처리하는 CMOS 구동회로를 채택하여 이를 웨이퍼 레벨 배선으로 연결하는 3차원 소자 구조 및 제조 기술을 제안한다.
구체적으로, 도 6 및 도 7을 참조하면, 트렌치 패턴(210)을 형성하기 이전 단계에서 상층부와 하층부 소자를 연결하는 웨이퍼 레벨의 글로벌 비아 인터커넥션(global via interconnection) 공정을 수행한다. 글로벌 비아(56)는 하층부 소자의 최종 배선 패턴(54)에 랜딩하는 구조를 가진다.
또한, 앞에서 설명한 본 발명의 기술적 사상 중 다른 일부는 400℃ 이하의 저온(Low Temperature) 반도체 공정 및 용융 웨이퍼 본딩(Fusion Wafer Bonding)을 이용한 FET 소자 제작에 관한 것으로서, 상세하게는 금속-실리콘 접합(Shottky Barrier Junction) 및 멤브레인 게이트 FET 소자의 제조기술을 제공한다. 이는 낮은 열 버짓(Thermal Budget)으로 고성능 트랜지스터 구현을 가능하게 하는 기술로서, 특히, 진공(Vacuum)의 유전율을 갖는 멤브레인 게이트 구조의 FET를 제조할 수 있는 기술을 제공한다.
본 발명에서 제안하는 저온 공정 기반 멤브레인 게이트 FET 소자는 고온 공정이 불가능한 제반적 환경 하에서 고성능 FET 성능을 확보 가능하게 하는 소자 제조 방법이다. 이 기술은 일차적으로 하부 소자의 열적 안정성이 필수적인 3차원 Monolithic Stacking 집적기술 등에 상위 소자로서 적용 가능하다. 또한 고온 트랜지스터 공정이 불가능한 특수 복합 소자(예, Active Matrix형 발광부 및 트랜지스터 온-칩 집적) 제작 등에 응용 가능하며, 이종 기판에 전사된 실리콘 상에도 다이렉트(Direct) 방식으로 FET 소자를 구현할 수 있는 등 활용처가 광범위하다. 즉, 저전력, 고성능의 신개념 3차원 소자 집적 기술 및 디스플레이, 유연소자(Flexible Device), 바이오 진단기기 등 산업 전반에 영향을 미칠 수 있는 근간기술로 활용이 가능하다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1 : CMOS 소자
110 : 실리콘 기판
130 : 금속-실리콘 접합 영역
210, 210a : 트렌치 패턴
250 : 트렌치 공간
310a : 멤브레인 게이트
600 : 금속 배선
1000 : 3차원 반도체 소자

Claims (11)

  1. CMOS 소자를 제공하는 단계; 및
    상기 CMOS 소자 상에, 실리콘 기판에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역, 상기 실리콘 기판 상에 상기 금속-실리콘 접합 영역의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역 사이를 노출시킬 트렌치 패턴, 상기 트렌치 패턴의 트렌치 공간으로 진공 절연되도록 상기 트렌치 패턴 상에 상기 트렌치 공간을 덮도록 배치된 멤브레인 게이트를 포함하는, 멤브레인 게이트 FET 소자를 형성하는 단계;
    를 포함하고,
    상기 멤브레인 게이트 FET 소자를 형성하는 단계는,
    상기 실리콘 기판에 서로 이격되어 배치된 상기 한 쌍의 금속-실리콘 접합 영역을 형성하는 단계;
    상기 실리콘 기판 상에 상기 금속-실리콘 접합 영역의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역 사이를 노출시킬 상기 트렌치 패턴을 형성하는 단계;
    핸들층(handle layer), 매립 산화층(Buried Oxide layer) 및 소자층(device layer)이 순차적으로 배치된 SOI(Silicon On Insulator) 웨이퍼에서 상기 소자층에 불순물을 도핑하고 열처리를 하는 단계;
    상기 한 쌍의 금속-실리콘 접합 영역 사이의 상부 공간으로 진공 절연되도록 상기 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩(bonding)하는 단계;
    상기 본딩 후에 상기 SOI 웨이퍼에서 상기 핸들층과 상기 매립 산화층을 순차적으로 제거하는 단계;
    상기 소자층을 패터닝하여 상기 멤브레인 게이트를 형성하는 단계; 및
    상기 트렌치 패턴 또는 상기 멤브레인 게이트 상에 금속 배선을 형성하는 단계; 를 포함하는,
    3차원 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 CMOS 소자를 제공하는 단계는 최상부층에 산화막으로 이루어진 캐핑막을 구비하는 CMOS 소자를 제공하는 단계를 포함하고,
    상기 멤브레인 게이트 FET 소자를 형성하는 단계는, 도핑된 실리콘 웨이퍼에 클리비지(cleavage) 인터페이스를 형성하기 위하여 수소 이온을 주입하는 단계; 상기 실리콘 웨이퍼를 상기 캐핑막에 본딩하는 단계; 및 상기 클리비지 인터페이스를 경계로 하여 상기 실리콘 웨이퍼의 일부를 상기 캐핑막 상으로 전사함으로써 상기 실리콘 기판을 구현하는 단계;를 포함하는,
    3차원 반도체 소자의 제조방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 실리콘 기판에 상기 한 쌍의 금속-실리콘 접합 영역을 형성하는 공정온도는 상기 소자층에 불순물을 도핑하고 열처리를 하는 공정온도 보다 더 낮은 것을 특징으로 하는,
    3차원 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 실리콘 기판에 상기 한 쌍의 금속-실리콘 접합 영역을 형성하는 공정온도는 400℃ 이하인 것을 특징으로 하는,
    3차원 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 소자층에 불순물을 도핑하고 열처리를 하는 단계는 상기 상기 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩하는 단계 이전에 수행하는 것을 특징으로 하는,
    3차원 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩하는 단계는 서로 맞닿는 접촉면을 모두 플라즈마 처리를 수행한 후 진공 퍼지를 수행하고 압력을 인가하면서 어닐링하는 단계를 포함하는,
    3차원 반도체 소자의 제조방법.






  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
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