KR101333281B1 - 반도체 장치들의 제조를 위한 다층 구조들 및 공정 - Google Patents

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Abstract

본 발명은 기판 층, 상기 기판 층 위의 제1 산화물 층 및 이러한 제1 산화물 층(BOX 층) 상의 실리콘 층을 포함하는 실리콘-온-인슐레이터, 즉 SOI 스택을 제공하는 단계, 상기 실리콘 층의 일부 열 산화에 의해 상기 실리콘 층이 박형화된, 상기 SOI 스택의 적어도 하나의 제1 영역을 형성하는 단계, 및 어닐링에 의해 상기 제1 산화물 층(BOX 층)이 박형화된, 상기 SOI 스택의 적어도 하나의 제2 영역을 형성하는 단계들을 포함하는 방법에 관한 것이다.

Description

반도체 장치들의 제조를 위한 다층 구조들 및 공정{Multi-layer structures and process for fabricating semiconductor devices}
본 발명은 서로 다른 두께의 복수의 반도체 층 및 산화물 층을 포함하는 중간(intermediate) 반도체 장치의 제조에 관한 것이다.
실리콘-온-인슐레이터(SOI) 반도체 장치들은, 예를 들어 CMOS(Complementary Metal Oxide Semiconductor) 기술의 맥락에서, 현재와 미래의 반도체 제조 기술에서 증가하는 관심의 대상이다. SOI 구조에서 매립된 SiO2(buried SiO2, BOX) 층은. 종래 기술에 따르면, 실리콘 웨이퍼의 표면 밑으로의 산소 이온 주입 공정, 그리고, 이에 이어서 대략 1300 ℃ 내지 1400 ℃ 정도의 통상적인 어닐링(annealing) 온도에서 수행되는 어닐링 공정에 의해 형성된다. 어떤 응용분야에서는, 패터닝된 BOX 구조를 제공할 필요가 있다. 보통, 이온 주입은 패터닝된 BOX 구조들을 획득하기 위해서 상응하게 패터닝된 주입 마스크를 이용하여 구현된다.
그러나, 마스크 가장자리 영역들에서 상대적으로 고밀도의 형태를 가지는 결함뿐만 아니라, 둘 또는 그 이상의 BOX 두께들을 가지는 BOX 구조들을 얻기 위해서 두 번째의 상보적인 주입 마스크를 이용하는 두 번째의 주입 또는 다수의 상보적인 주입 마스크들을 활용하는 다수의 추가 주입 공정들이 필요하며, 따라서 전체 제조 공정에서 공정 단계들의 수가 상당히 증가한다. 이온 주입에 의해 형성되는 서로 다른 두께들의 서로 다른 BOX 층들의 정렬 불량(misalignment)은 SOI 구조들에 기초하여 최종적으로 완성된 반도체 장치들의 성능에 영향을 미치는 또 다른 문제가 됨이 알려져 있다.
따라서, 최근의 공학적인(engineering) 진보에도 불구하고, 대상 층들의 두께들을 신뢰성 있게 조정할 수 있는, 서로 다른 두께의 다수의 Si 및/또는 BOX 층들을 포함하는 SOI 구조들의 형성에 관한 방법들을 제공할 필요가 여전히 있다.
본 발명은 상술한 요구에 대응하기 위한 것으로서, 그에 따라,
기판 층, 상기 기판 층 상의 제1 산화물 층 및 상기 제1 산화물 층(BOX 층) 상의 실리콘 층을 포함하는 실리콘-온-인슐레이터, 즉 SOI 스택을 제공하는 단계;
상기 실리콘 층의 일부의 열 산화에 의한 박형화된 실리콘 층을 가지는(산화에 의해 상기 실리콘 층의 적어도 일부를 박형화함), 상기 SOI 스택의 적어도 하나의 제1 영역을 형성하는 단계; 및
어닐링에 의한 박형화된 제1 산화물 층(BOX 층)을 가지는, 다시 말해 상기 SOI 스택이 어닐링 공정의 대상이 되고 그럼으로써 상기 제1 산화물 층의 적어도 일부를 부분적으로 분해하여, 상기 SOI 스택의 적어도 하나의 제2 영역을 형성하는 단계들을 포함하는 청구항 제1항에 따른 방법을 제공한다.
따라서, 본 발명에 따르면, 실리콘 층들뿐 아니라 서로 다른 두께들을 가지는 산화물 층들(BOX 층들)을 포함하는 SOI 스택들이 제공될 수 있다. 두께 값들은 적절하게 제어된 열 산화 및 어닐링을 통해 용이하게 정밀 조정될 수 있다. 구체적으로, SOI 스택은 서로 다른 두께들의 셋 또는 그 이상의 영역들을 가지는 실리콘 층 및/또는 서로 다른 두께들의 셋 또는 그 이상의 영역들을 가지는 제1 산화물 층을 포함하여 제공될 수 있다.
상기 제1 및 제2 영역은 적어도 부분적으로는 서로 중첩될 수 있다. 따라서, SOI 스택의 특정 부분은 박형화된 실리콘 층과 박형화된 BOX 층 모두를 포함할 수 있다.
서로 다른 전기 장치들에 대하여는 상대적으로 얇거나 두꺼운 BOX 층들 및 실리콘 층들의 서로 다른 조합들이 적절하다. 따라서, 상술한 방법의 일 예에 의해 얻어진 SOI 스택은 박형화된 BOX 층과 박형화된 실리콘 층을 포함할 수 있는데, 이는 (단 채널) 완전 공핍형(Fully Depleted) SOI (FDSOI) 장치들의 경우에 유리하다. 이러한 FDSOI 장치는, 예를 들어 BOX 층 하부에 도핑된 백 플레이트(back plate)를 포함할 수 있는데, 이는 정적 백게이트(static backgate) 또는 동적 백게이트(dynamic backgate)의 형태로 구현될 수 있다. 이러한 FDSOI 장치들은, 특히 DRAM들의 코어(core) 장치들, 예를 들어 센스 앰프들(sense amplifiers), WL 드라이버들(drivers) 및 디코더들(decoders)로서, 임베디드 DRAM들, 플래시 메모리 장치들, SRAM들, 임베디드 SRAM들, MRAM들, FeRAM들, ReRAM들, FBC들(Floating Body Cells), FPGA들(Field-Programmable Gate Arrays), 시스템-온-칩들(SoCs, System on Chips) 및 그 밖에 특히 저전력 모바일 응용제품들의 경우에 문턱 전압의 안정도가 중요시되고 백게이트의 조정이 요구되는 모든 논리 응용제품들에 대해 제공될 수 있다.
플로팅 바디 메모리 또는 비휘발성 메모리 장치는, 다른 한편으로는, 플로팅 게이트에 대해 낮은 전압에서 상대적으로 얇은 터널링 유전층을 가지면서 또한 상대적으로 두꺼운 실리콘 층을 포함하기 위해서는, 박형화된 BOX 층과 상대적으로 두꺼운 박형화되지 않은 실리콘 층을 모두 포함하는 SOI 스택의 일부에 형성되는 것이 바람직할 수 있다.
상대적으로 두꺼운 BOX 및 실리콘 층들을 가지는 SOI 스택들은 높은 전압 및/또는 높은 전력 성능을 가지는 장 채널 SOI 장치들, 예를 들어 라인(line) 드라이버들, 1.5 V 이상의 높은 공급 전압을 가지는 I/O 장치들 등에 적합하다. 높은 (전력) 성능의 논리 장치들의 맥락에서 보면, 상대적으로 두꺼운 BOX 층은 백게이트가 제공될 경우에는 백게이트와의 커플링 커패시턴스를 감소시키는 데에 도움이 된다.
이러한 모든 응용분야들에서, 본 발명의 제조 공정은 동일한 칩 상에서 제공된 SOI 스택들 상의 장치들의 제조에 있어서 더 많은 여유(headroom)을 제공할 수 있다는 점에서, 종래 기술에 비해 장점을 보인다.
예를 들어, 플래시 메모리 장치는 박형화된 BOX 층을 포함하는 SOI 스택의 일부에 형성될 수 있고 반면에 FBC는 동일한 SOI 스택 상에서 BOX 층이 박형화되지 않은 영역 상에 형성될 수 있다.
또 다른 예에 따르면, FBC는 SOI 스택의 박형화된 BOX 층 상에 형성될 수 있고, BOX 층 아래에 백게이트가 제공될 수 있다. 특히, 백 전극(back electrode)은 수 나노미터 정도의 두께까지 박형화될 수 있는 BOX 층의 아래에 임플란트될(implanted) 수 있다.
열 산화 공정은 산소 분위기 내에서, 특히 800 ℃ 내지 1050 ℃의 온도에서 약간의 N2 또는 Ar 또는 He 환경(ambient)으로 희석되거나 또는 희석되지 않은 O2/H2 또는 O2/H2/HCl 또는 O2/HCl을 포함하는 산소 분위기 내에서 수행될 수 있다. 어닐링은 고온 어닐링 공정, 구체적으로, Ar 및/또는 N2를 포함하는 어닐링 환경 내에서 900 ℃ 내지 1250 ℃의 온도에서 수행될 수 있으며, 그럼으로써, 제1 박형화된 실리콘 산화물 층을 획득할 수 있도록, 제1 박형화된 실리콘 층의 하부에서 제1 산화물 층의 일부를 부분적으로 분해할 수 있다.
어닐링 및 열 산화 단계들은 동일한 공정 챔버 내에서 수행될 수 있으며, 그럼으로써 웨이퍼 이송 및 서로 다른 공정 도구들의 제공을 피할 수 있다. 이러한 경우에, 어닐링 및 열 산화 단계들은 단일 연속 공정 단계 내에서 수행되고, 여기서 공정 챔버 내의 분위기의 조성과 온도는 어닐링 및 산화 조건들에 따라 변경된다. 따라서, 시스템 온 칩의 요구 조건을 만족시키기 위해 요망되는 조합으로서 서로 다른 두께의 BOX 층들과 서로 다른 두께의 활성 실리콘 층들 모두를 포함하는 SOI 구조 상의 중간 반도체가 용이하게 얻어질 수 있다. 실제로 이용되는 반응 가스들에 따라, 동일 공정 챔버 내에서 열 산화 단계 전에 어닐링이 수행되는 것이 더 바람직할 수 있는데, 특히 비활성 기체들이 어닐링 처리에 사용될 경우에 그러하다. 그럼으로써, 처리된 SOI 스택의 오염이 다른 공정 챔버들 내에서 공정에 비해 심하게 증가되지 않는다.
본 발명의 방법은 제1 및 제2 장치 영역을 정의할 수 있도록 어닐링 및/또는 산화를 수행한 후에 SOI 스택 내에 적어도 하나의 STI(shallow trench isolation)를 형성하는 단계를 더 포함할 수 있다. STI가 열 처리 후에 수행되기 때문에, STI를 형성하기 위하여 트렌치를 채우는 산화물은 산화/어닐링에 의해 영향을 받지 않는다.
실시예에 따른 본 발명의 방법은,
상기 실리콘 층 상에 제2 산화물 층을, 그리고 상기 제2 산화물 층 상에 제1 마스크 층을 형성하는 단계;
상기 실리콘 층의 제1 부분을 노출시킬 수 있도록 상기 제2 산화물 층과 상기 제1 마스크 층을 패터닝하는 단계; 및
이전에 노출된 실리콘 층 상에 실리콘 (이)산화물 층 및 제1 박형화된 실리콘 층을 형성할 수 있도록 상기 노출된 실리콘 층을 열 산화하는 단계들을 포함할 수 있다.
본 명세서에서, 초기 층의 특정한 부분과 박형화의 결과로서 얻은 초기 층의 다른 일부는 그 특정한 부분에 대해 설명의 명확성을 이유로 하여 서로 다른 층들로서 지칭된다는 점에 유의한다.
상술한 방법의 단계들은 반복될 수 있다. 따라서, 상기 방법은 또한 열 산화에 의해 형성된 상기 실리콘 산화물 층의 일부분 상에 (상기 마스크 층을 퇴적하고 적절하게 패터닝함으로써) 제2 마스크 층을 형성하고, 상기 제2 마스크 층에 의해 커버되지 않는 상기 실리콘 산화물 층의 부분의 하부에 위치하는 상기 제1 박형화된 실리콘 층의 일부를 열 산화하며, 그로써 또 다른 실리콘 산화물 층 및 제2 박형화된 실리콘 층을 형성하는 단계를 더 포함할 수도 있다.
다른 실시예에서, (첫 번째) 열 산화 단계에 의해 형성된 실리콘 산화물 층은 제거될 수 있고 제2 마스크 층은 그 결과 노출된 상기 제1 박형화된 실리콘 층의 일부분 상에 형성될 수 있으며, 상기 제2 마스크 층에 의해 커버되지 않은 상기 제1 박형화된 실리콘 층의 일부분은 제2 박형화된 실리콘 층을 형성할 수 있도록 열 산화될 수 있다.
본 발명의 상술한 실시예들에 의해, BOX 층 위에 위치하여 활성 층들로서 기능하는 실리콘 층들을 가지는 구조들이 용이하게 얻어질 수 있으며, 상기 실리콘 층들의 두께들은 적절하게 제어된 열 산화 공정에 의해 정밀하게 조정될 수 있다. 서로 다른 기술들의 공정 모듈들의 결합(co-integration)도 원활하게 될 수 있다.
하나의 칩 상에, 예를 들어 FET들와 같은 개별적인 반도체 장치들을 형성하기 위한 다수의 장치 영역들이 정의될 수 있는데, 이때 서로 다른 장치 영역들은 서로 다른 두께의 활성 실리콘 층들을 포함한다. 서로 다른 장치 영역들은 이어서, 열 산화 및 산화물 제거 공정 이후에 형성되는 STI에 의해 서로 분리될 수 있는데, 이로써 STI 영역 (소위 디봇(Divot)으로 불림) 내에서 산화물의 제거로 인한 심한 누설(leakage) 또는 산출량 손실(yield loss)을 피할 수 있다. 따라서, 상술한 발명은 패터닝된 제2 산화물 층과 제1 마스크 층에 의해 이전에 노출되지 않은 실리콘 층의 일부분을 포함하는 제1 장치 영역과 제1 박형화된 실리콘 층을 포함하는 제2 장치 영역 사이에 STI를 후속적으로 형성하는 단계를 더 포함할 수 있다.
두 개의 박형화된 실리콘 층들이 형성되는 경우에는, 열 산화에 의해 형성된 실리콘 산화물 층의 일부분 상에 제2 마스크 층을 형성하는 단계와 제2 마스크 층에 의해 커버되지 않은 실리콘 산화물 층의 일부분의 하부에 위치하는 제1 박형화된 실리콘 층의 일부분을 열 산화함으로써 또 다른 실리콘 산화물 층과 제2 박형화된 실리콘 층을 형성하는 단계는, 하나의 선택 사항으로서, 패터닝된 제2 산화물 층과 제1 마스크 층에 의해 이전에 노출되지 않은 실리콘 층의 일부분을 포함하는 제1 장치 영역과 제1 박형화된 실리콘 층을 포함하는 제2 장치 영역 사이에 제1 STI를 형성하는 단계와, 제2 장치 영역과 제2 박형화된 실리콘 층을 포함하는 제3 장치 영역 사이에 제2 STI를 형성하는 단계로 이어질 수 있다. 오직 하나의 STI가, 회로의 요구 조건을 충족시킬 수 있도록 실리콘 및 BOX 두께들을 미세 조정한 후에 모든 장치들을 분리할 수 있도록 형성될 수 있다. 하나 또는 복수의 STI는 집적을 간단하게 하기 위해 또는 토폴로지(topology)를 최소화하기 위해 선택될 수 있는 선택 사항이다.
STI의 형성에 의해, 서로 다른 장치 영역들의 전이 영역들에 유도된 응력에 의해 초래되는 파손들로 인한 성능 저하를 피할 수 있다.
본 발명에 따르면, BOX 층 위의 실리콘 층들의 두께가 미세 조정될 수 있을 뿐 아니라, BOX 층의 두께들도 변경될 수 있다. 상술한 방법은 제1 박형화된 실리콘 층으로부터 실리콘 산화물 층을 제거하고, 그 결과 얻은 구조물에 대해, 제1 박형화된 실리콘 산화물 층을 얻기 위해, 구체적으로 900 ℃ 내지 1250 ℃의 온도에서, 그리고 Ar 및/또는 N2 또는 He를 포함하는 어닐링 환경에서 고온의 어닐링 공정을 수행하고, 그럼으로써, 제1 박형화된 실리콘 층의 하부의 제1 산화물 층의 일부분을 부분적으로 분해하는 단계를 더 포함할 수 있다.
그에 따라, 상술한 실시예에 따라 두 개의 박형화된 실리콘 층들이 형성되는 경우에, 열 산화에 의해 형성된 실리콘 산화물 층의 일부분 상에 제2 마스크 층을 형성하고, 제2 마스크 층에 의해 커버되지 않은 실리콘 산화물 층의 일부분의 하부에 위치한 제1 박형화된 실리콘 층의 일부분을 열 산화하고, 그럼으로써 또 다른 실리콘 산화물 층 및 제2 박형화된 실리콘 층을 형성하는 단계는, 제2 박형화된 실리콘 산화물 층으로부터 상기 또 다른 실리콘 산화물 층을 제거하고, 그 결과로 얻은 구조에 대해, 제2 박형화된 실리콘 산화물 층을 얻기 위해, 구체적으로 900 ℃ 내지 1250 ℃의 온도에서, Ar 및/또는 N2를 포함하는 어닐링 환경 내에서, 고온의 어닐링 공정을 수행하며, 그럼으로써, 제2 박형화된 실리콘 층의 하부의 제1 산화물 층의 일부분을 부분적으로 분해하는 단계를 더 포함할 수 있다.
BOX를 박형화하기 위해 고온 어닐링 단계와 실리콘 층을 박형화하기 위한 산화 단계는 동일한 공정 사이클 및 도구에서 수행될 수 있다.
따라서, 시스템 온 칩의 요구 조건을 만족시키기 위해 요구되는 조합으로서 서로 다른 두께를 가진 BOX 층들과 서로 다른 두께의 활성 실리콘 층들을 포함하는 SOI 구조 상의 중간 반도체 장치들이 용이하게 얻어질 수 있다.
일 실시예에 따른 본 발명의 방법은
기판 층과, 기판 층 상의 제1 실리콘 산화물 층(BOX 층) 및 제1 산화물 층 상의 실리콘 층을 포함하는 SOI 스택을 제공하는 단계;
실리콘 층 상에 제2 산화물 층 또는 산화물과 실리콘 질화물 박막들의 결합을, 그리고, 제2 산화물 층 상에 마스크 층을 형성하는 단계;
실리콘 층의 제1 부분을 노출시키기 위해 제2 산화물 층과 마스크 층을 패터닝하는 단계; 및
그 결과로 얻은 구조에 대해, 제1 박형화된 실리콘 산화물 층(박형화된 BOX 층)을 얻기 위해, 구체적으로 900 ℃ 내지 1250 ℃의 온도에서, Ar 및/또는 N2 및/또는 He를 포함하는 어닐링 환경에서 어닐링 공정을 수행하고, 그럼으로써, 실리콘 층의 노출된 제1 부분의 하부의 제1 실리콘 산화물 층의 일부분을 부분적으로 분해하는 단계를 포함할 수 있다.
실리콘 층의 노출된 제1 부분은 연마 또는 다른 처리에 의해 산화물로부터 완전히 세정될 수 있다. 패터닝된 제2 산화물 층과 마스크 층에 의해 부분적으로 그리고 국부적으로 커버되지 않은 부분의 어닐링 공정에 의해, 제1 산화물 층에 대해 분해가 이루어질 수 있고 산소는 구조의 외부로 확산될 수 있으며 그럼으로써 실리콘 산화물 층은 부분적으로 실리콘으로 복원된다. 박형화된 실리콘 산화물의 두께의 정밀한 조절은 고온 어닐링 공정을 적절하게 제어함으로써 용이하게 수행될 수 있다.
구체적으로, 본 발명의 방법은
실리콘 층의 노출된 제1 부분 상에 제3 산화물 층 또는 산화물 및 실리콘 질화물 층의 결합, 그리고 또 다른 마스킹 층을 형성하는 단계;
실리콘 층의 제2 부분을 노출시킬 수 있도록 제3 산화물 또는 산화물/실리콘 질화물 층의 결합, 그리고 또 다른 마스크 층을 패터닝하는 단계; 및
그 결과로 얻은 구조물에 대해, 제2 박형화된 실리콘 산화물 층을 얻을 수 있도록, 또 다른 어닐링 공정을 수행하고, 그럼으로써 실리콘 층의 노출된 제2 부분의 하부의 제1 박형화된 실리콘 산화물 층의 일부를 부분적으로 분해하는 단계를 더 포함할 수 있다.
일 실시예에 따라, 본 방법은 또한, 패터닝된 제2 산화물 층과 마스크 층을 후속적으로 제거하고, 실리콘 층의 상부에 추가적인 산화물 층 및 질화물 층을 후속적으로 형성하며, 패터닝된 제2 산화물 층 및 마스크 층에 의해 이전에 커버되었던 실리콘 층의 일부분을 포함하는 제1 장치 영역과 실리콘 층의 이전에 노출된 제1 부분을 포함하고 제1 박형화된 실리콘 산화물 층을 포함하는 제2 장치 영역 사이에 STI를 형성하는 단계를 포함할 수 있다. 앞서 설명된 바와 같이, 인가된 응력에 의해 초래되는 장치 영역들 사이의 손상은 STI들의 제공에 의해 회피될 수 있다.
서로 다른 두께의 서로 다른 BOX 층들을 가지는 SOI 구조들의 형성에 대한 방법의 실시예들은, 추가적으로 실리콘 층의 노출된 제1 부분을, 구체적으로 산소 분위기에서, 구체적으로 O2/H2 또는 O2/H2/HCl 또는 O2/HCl을 포함하는 산소 분위기 내에서 N2 또는 Ar 또는 He 환경으로 희석되거나 희석되지 않은 상태에서 800 ℃ 내지 1100 ℃의 온도에서 열 산화하고, 그럼으로써 박형화된 실리콘 층을 얻는 단계를 더 포함할 수 있다.
고온 어닐링 및 열 산화 단계들은 전체적인 공정을 간단하게 하고 가속할 수 있도록 동일한 공정 챔버 내에서 수행될 수 있다. 마스킹 및 열 산화, 그리고, 마스킹 및 어닐링 절차는 반복될 수 있으며, 그럼으로써 서로 다른 두께의 복수의 실리콘 층들과 서로 다른 두께의 복수의 BOX 층들을 모두 포함하는 SOI 구조들을 제공할 수 있다.
상술된 모든 실시예들에서, 마스크 층들은 질화물 층들일 수 있고, 구체적으로 실리콘 질화물 층들일 수 있다.
본 발명의 추가적인 특징 및 장점들은 도면을 참조하여 설명될 것이다. 상세한 설명에서, 본 발명의 바람직한 실시예들을 예시하고자 의도된 첨부된 도면들에 대해 참조가 이루어진다. 이러한 실시예들이 본 발명의 전반적인 범위를 의미하는 것은 아님이 이해되어야 한다.
도 1a 내지 도 1f는 서로 다른 두께를 가진 활성 Si 층들을 포함하는 SOI 구조 상에 반도체 장치들을 제조하는 진보성 있는 방법의 예를 나타낸다.
도 2a 내지 도 2e는 본 발명의 다른 예를 나타내는데, 서로 다른 두께를 가진 BOX 층들을 포함하는 SOI 구조 상의 중간 반도체 장치가 예시된다.
도 3은 본 발명의 또 다른 예를 나타내는데, 서로 다른 두께를 가진 BOX 층들과 활성 층들을 포함하는 장치 영역들을 얻기 위해 고온 어닐링에 이어 열 산화가 순차적으로 수행된다.
이하에서는, 본 발명에 따른 SOI 구조 상에 반도체 장치들을 제조하는 방법의 예들이 도 1a 내지 도 1f 및 도 2a 내지 도 2e를 참조하여 설명된다. 도 1a 내지 도 1f를 참조하여, SOI 스택의 실리콘 층의 박형화가 설명되며, 도 2a 내지 도 2e는 BOX 층의 박형화를 예시한다. 그러나, 본 발명에 따른 실리콘 층의 박형화 공정과 BOX 층의 박형화 공정 모두가 동일한 SOI 스택에서 동시에 서로 다른 위치들에서 수행될 수 있음이 이해되어야 한다. 구체적으로, 박형화된 실리콘 층을 포함하는 영역과 박형화된 BOX 층을 포함하는 영역은 서로 중첩될 수도 있고 그렇지 않을 수도 있다.
도 1a에 도시된 바와 같이, 베이스(base) 실리콘 기판 층(1), 산화물 층(BOX 층)(2) 및 완성된 반도체 장치의 활성층을 형성하는 것이 의도되는 실리콘 층(3)을 포함하는 SOI 구조가 제공된다. 실리콘 기판(1) 대신에 실리콘 게르마늄 기판 또는 실리콘 카본(carbon) 기판이 제공될 수도 있다. 산화물 층(2)은 본 기술분야에서 알려진 것과 같이 산소 이온 주입에 의해 형성될 수 있다. 추가적으로, BOX 층(2) 하부의 베이스 실리콘 기반 층(1)은 최종 응용분야에 따라 p+ 또는 n+로 도핑될 수 있다. 도시한 예에서, 세 개의 서로 다른 장치 영역들, 장치 영역 A, 장치 영역 B 및 장치 영역 C가 형성될 것이다. 실리콘 층(3)의 두께는 장치 영역들 중의 하나, 예를 들어 장치 영역 A에 대하여 요구되는 활성 층의 두께에 따라 선택될 수 있다.
산화물 박막(4) 및 실리콘 질화물 마스크 층(5)이 제공된 SOI 구조, 다시 말해 실리콘 층(3) 상에 퇴적되거나 또는 성장될 수 있다. 이어서, 리소그래픽 포토레지스트(lithographic photoresist) 마스크(도시되지 않음)가 실리콘 질화물 마스크 층(5)의 위에 형성되고 패터닝된다. 패터닝된 포토레지스트 마스크에 의해 커버되지 않은 산화물 박막(4) 및 실리콘 질화물 마스크 층(5)의 부분들은 식각되어 도 1b에 도시된 구조가 획득된다. 다음으로, 도 1b에 도시된 구조는 O2를 포함하는 환경(ambient)에서 열 산화가 이루어진다. 예를 들어, 열 산화는 약 800 ℃ 내지 1100 ℃의 범위의 온도에서, O2/H2 또는 O2/H2/HCl 또는 O2/HCl를 포함하며 N2, Ar 또는 He로 희석되거나 희석되지 않은 분위기 내에서 수행될 수 있다. 실리콘 층(3)의 노출된 부분의 상부 일부는 산화 공정 중에 산화된다. 따라서, 실리콘 층(3)은 부분적으로 박형화되어 제1 박형화된 실리콘 층(6)으로 되고, 또한 부분적으로 제1 실리콘 산화물 층(7)으로 변화한다. 초기 두께를 가지는 실리콘 층(3)을 포함하는 제1 장치 영역(장치 영역 A)에 인접한 제2 장치 영역(장치 영역 B)은, 그에 따라, 제1 박형화된 실리콘 층(6) 및 제1 실리콘 산화물 층(7)을 포함하게 된다. 초기 실리콘 층(3)의 박형화된 부분(6)과 박형화되지 않은 부분은, 명확한 설명을 이유로 서로 다른 층들로 지칭된다는 점을 인지할 필요가 있다.
산화에 의해 초기 실리콘 층(3)을 박형화하는 공정은 반복될 수 있다. 도 1d에 예시된 바와 같이, 도시된 특정한 실시예에 따르면, 실리콘 질화물 층이 제1 실리콘 산화물 층(7)의 상부에, 그리고 실리콘 질화물 층(5)에 인접하여 형성됨으로써, 결합된 실리콘 질화물 마스크 층(8)을 형성한다. 이러한 결합된 실리콘 질화물 마스크 층(8)은 후속하는 열 산화 공정 중에 산화에 대항하여 장치 영역 A 및 장치 영역 B를 보호한다. 마스크가 없는 장치 영역 C에서 후속하는 열 산화 공정에 의해, 제1 박형화된 실리콘 층(6)의 노출된 부분은 더 박형화되고, 그럼으로써 이러한 후속 열 산화 공정 동안에 형성되는 제2 실리콘 산화물 층(10) 아래에 형성된 제2 박형화된 실리콘 층(9)이 얻어진다.
그리하여, 적절한 마스킹과 산화에 의해, 서로 다른 두께의 실리콘 층들을 포함하는 서로 다른 장치 영역들이, 각각의 특정한 어플리케이션 세부 사항들을 충족하면서 동일한 칩 상에서 용이하게 형성될 수 있다. 그러나, 어떤 응력(stress)/인장력(strain)이 장치 영역들 A, B 및 C 사이의 전이(transition) 영역들(도 1c 및 도 1d에서 반타원형 윤곽선으로 표현됨)에 유도될 수 있다. 이렇게 인장된 물질 영역들은 파손을 초래할 수 있고 완성된 반도체 장치의 성능 저하를 일으킬 수 있다. 이러한 이유로 인해, 도 1e에 예시된 바와 같이, STI(Shallow Trench Isolation)가 전이 영역들에 (예를 들어, 약 20 내지 약 100 nm의 폭을 가지고) 형성되어야 할 수 있다. 각각의 트렌치들을 식각한 후에, 각 트렌치에는 예를 들어 화학 기상 증착(Chemical Vapor Deposition, CVD)에 의해 산화물(11)이 퇴적된다. STI는 이러한 STI들에 의해 분리되는 실리콘 층들(3, 6, 9) 중 상대적으로 더 두꺼운 층의 두께에 맞춰 평탄화된다. STI의 깊이들과 폭들은 서로 다르게 도핑된 실리콘 영역들 사이의 누설을 피할 수 있도록, 서로 다른 장치 영역들 A, B 및 C 내의 도펀트(dopant) 깊이를 고려하여 조절된다. 이는 BOX 층(2) 아래에 위치하는 베이스 기판 층(1) 및 실리콘 층들(3, 6, 9)에 대해서도 유효하다. 도핑은 서로 다른 장치 영역들에서 달라질 수 있음을 유의한다. STI의 깊이들은 예를 들어 약 200 nm 내지 약 500 nm의 범위 내에서 선택될 수 있다.
STI들은 바람직하게는, 열 산화 공정에 의해 초래될 수 있는 SOI 산화물들(11)의 손상을 회피할 수 있도록 상술된 열 산화 공정 이후에 형성된다. 그 이후에는, SOI 트랜지스터들이 도 1f에서 예시되는 바와 같이 장치 영역들 A, B 및 C 내에 형성된다. 도시된 예에서, 트랜지스터들은 각각 게이트 전극(12), 게이트 산화물(13) 및 소스/드레인 확장 영역들의 형성을 용이하게 할 수 있는 측벽 스페이서들(sidewall spacers)(14)을 포함한다. 트랜지스터는 서로 다른 도전형일 수 있으며, 그에 따라, 트랜지스터들의 채널 영역들을 포함하는 실리콘 층들(3, 6, 9)은 도핑되지 않을 수도 있고 또는 서로 다른 도전형의 도펀트들로 도핑될 수 있다. 나아가, 트랜지스터들의 성능 형상을 위해, 금속 합금들(metal alloys)이 실리콘 층들(3, 6 및/또는 9) 내에서 측벽 스페이서들(14)에 인접하여(예를 들어, 상응하게 형성된 소스/드레인 영역들 내에) 형성될 수 있다. 이러한 금속 합금들에 의해 채널 영역들 내에 유도되는 압축 응력 또는 인장 응력의 세밀한 조절은 (활성) 실리콘 층들(3, 6 및 9)의 서로 다른 두께에 의해 원활하게 될 수 있다.
본 발명의 다른 실시예는 도 2a 내지 도 2e를 참조로 설명된다. 도 1b를 참조하여 설명된 바와 같이, 베이스 기판 층(10), 실리콘 이산화물(silicon dioxide)로 구성된 BOX 층(20) 및 상부에 패터닝된 산화물 박막(40)과 실리콘 질화물 마스크 층(50)을 가지는 실리콘 층(30)을 포함하는 SOI 구조가 이어지는 공정을 위한 시발점으로서 주어진다. 실리콘 층(30)의 노출된 표면은 예를 들어, 연마 기법에 의해, 임의의 산화물 성분들을 제거하도록 처리될 수 있다. 이어서, 도 2a에 도시된 구조는, 실리콘 이산화물 BOX 층(20)의 다소 부분적인 분해(dissolution)를 유발하도록, 900 ℃ 내지 1250 ℃ 범위의 온도에서 Ar 또는 N2 또는 He을 포함하는 환경에서 고온 어닐링(annealing)이 이루어진다. BOX 층(20)의 산소는 분해되고, 분해된 산소의 외부 확산(out-diffusion)으로 인해 실리콘 층(70)에 의해 커버된 박형화된 BOX 층(60)이 얻어지는데, 이는 도 2b에 예시된 바와 같다(실리콘 층(20)과 실리콘 층(70) 사이에 얻어진 단차(step)에 유의한다).
본 예시에 따라 그리고 도 2c와 도 2d에 도시된 바와 같이, 마스킹 산화물 및 질화물 층(40 및 50)은 제거되고, 또 다른 산화물 층(80)과 또 다른 질화물 층(90)이 실리콘 층들(30 및 70) 위에 형성되어 SOI의 형성을 원활하게 하는데, 그로써 각각 실리콘 층(30)과 BOX 층(20)을 포함하는 제1 장치 영역과 실리콘 층(70) 및 BOX 층(60)을 포함하는 제2 장치 영역을 정의한다. 선택적으로, 반사 방지(antireflection) 마스크 층 (ARC 층)이 리소그래피 공정을 원활하게 할 수 있도록 질화물 층(90)의 상부에 형성될 수 있다.
도 2e는 추가적인 공정 단계에 있는 중간 반도체 장치를 도시한다. 활성 영역들 및 STI 영역은 도 2d에 도시된 구조에 대해 포토레지스트를 이용한 포토리소그래피 기법으로서 정의될 수 있다. 마스킹 산화물 층(80) 및 질화물 층(90)(그리고 만약 존재한다면 ARC 층)이 식각되고, 포토레지스트가 제거되며, 식각에 의해 STI를 위한 트렌치가 형성된다. 이어서, 트렌치는 소정의 산화물(100)로 채워진다. 화학 기계적 연마 기법을 이용한 산화물의 평면화 후에, 남은 마스킹 산화물 층(80) 및 질화물 층(90)이 STI에 의해 분리된 활성 영역들로부터 제거된다. 실리콘 층들(30 및 70)은 도 2e에 도시된 SOI 구조 상에 형성되는 FET(field-effect transistor)를 위한 활성 영역들로서 기능할 수 있다.
상술된 예에서는 박형화된 BOX 층(60)을 획득하기 위해 한 번의 어닐링 공정이 수행되는 반면에, 상부 실리콘 층의 일부분들을 마스킹하는 단계와 어닐링 단계, 그로 인해 상부 층의 노출된 부분에 의해 커버된 BOX 층의 일부분들을 박형화하는 단계들은 원하는 만큼 반복될 수 있다. 예를 들어, 상술한 예에서, 추가적인 산화물 층 및 추가적인 질화물 마스크 층이 실리콘 층(70) 위에 부분적으로 형성될 수 있고, 그 결과로 얻은 구조물에 대하여 고온 어닐링에 이루어질 수 있다. 이러한 두 번째의 고온 어닐링은 추가적인 산화물 층과 질화물 마스크 층에 의해 커버되지 않은 부분들에서 박형화된 BOX 층(60)의 추가적인 박형화를 얻을 수 있다. 그리하여, 서로 다른 두께들의 BOX 층들을 가지는 세 개의 서로 다른 장치 영역들이 얻어질 수 있다. 본 발명의 이러한 예에 따라 얻어진 서로 다른 두께의 서로 다른 BOX 층들은 완전히 정렬될 수 있다는 점에 유의한다.
이미 언급된 바와 같이, 한편으로는 도 1a 내지 도 1f를 참조하여 설명된, 또 한편으로는 도 2a 내지 도 2e를 참조하여 설명된 예시적인 방법들은 서로 다른 두께의 서로 다른 BOX 층들 및 서로 다른 두께를 가지는 서로 다른 활성 실리콘 층들을 모두 가지는 반도체 장치들을 제조할 수 있도록 결합될 수 있다. 구체적으로, 실리콘 층을 박형화하는 공정(도 1a 내지 도 1f 참조)과 BOX 층을 박형화하는 공정(도 2a 내지 도 2e 참조)은 바람직하게 동일한 공정 챔버 내에서, 열 산화 및 어닐링에 각각 적합하도록 공정 변수들(반응 가스들의 화학적 조성, 온도, 압력 등)을 변화시켜 가면서 수행될 수 있다. 두 공정들은 모두 동일한 공정 챔버 내에서 하나의 단일 연속 공정 동안 수행될 수 있다.
예를 들어, 실리콘 층(3)을 포함하는 장치 영역 A와 실리콘 층(3)의 두께보다 낮은 값의 두께를 가지는 실리콘 층(6)을 포함하는 장치 영역 B를 포함하는 도 1c에 도시된 구조로부터 시작하는 경우를 고려하자. 사전에 열 산화에 의해 형성된 산화물 층(7)의 완전한 제거 이후에, 도 2b를 참조하여 설명된 바와 같이, 박형화된 실리콘 층(6) 밑에 BOX 층(2)를 박형화할 수 있도록 고온 어닐링이 수행될 수 있다. 이와 유사하게, 도 1d에 도시된 구조에 대해 산화물 층(10)의 완전한 제거 이후에 고온 어닐링이 수행될 수 있고, 그럼으로써 장치 영역들 A 및 B에 포함된 BOX 층(2)에 대해 상대적으로 박형화된 장치 영역 C의 BOX 층을 얻을 수 있다.
나아가, 제조 공정 순서는 도 3을 참조하여 설명되는 바와 같이 BOX 층의 박형화를 위해 고온 어닐링하는 주요 단계와 이에 이어서 활성 실리콘 층의 박형화를 위해 열 산화하는 수행하는 주요 단계를 포함할 수 있다.
시작점은 도 2b에 도시된 바와 같이, 실리콘 층(30), 산화물 박막(40) 및 실리콘 질화물 마스크 층(50)에 의해 커버된 BOX 층(20)과, BOX 층(20)에 대하여 상대적으로 박형화되고 또한 실리콘 층(70)에 의해 커버된 BOX 층(60)을 포함하는 구조이다. 실리콘 층(70)은 이제 예를 들어, 약 800 ℃의 온도에서, O2/H2 또는 O2/H2/HCl 또는 O2/HCl의 환경에서 N2 또는 Ar 또는 He 주변기체로 희석되거나 희석되지 않은 채로, 열 산화에 의해 실리콘 층(30)에 대해 상대적으로 박형화될 수 있다. 열 산화 후에, 박형화된 층(70')은 식각 및/또는 연마에 의해 제거되는 실리콘 산화물 층으로 커버된다. 이와 유사하게, 산화물 층(40)과 질화물 층(50)은, 도 1f에 예시된 바와 같이 트랜지스터들을 형성하거나 또는 그 밖의 CMOS 소자들을 형성하는 데에 이용될 수 있는 중간 반도체 장치를 얻을 수 있도록, 제거된다.
STI들은 바람직하게 박형화 공정들 이후에, 다시 말해, 열 산화 및 어닐링의 완료 이후에, 도 3에 도시된 구조에 형성될 수 있다는 점에 유의해야 한다. 이와 유사하게, 도 1e 및 도 2e에 도시된 STI들은 각각, 열 산화와 어닐링 모두의 완료 이후에 형성될 수 있다.
앞서 논의된 모든 실시예들은 한정으로서 의도된 것이 아니며 본 발명의 특징들과 장점들을 예시하는 예들로써 기능한다. 상술된 특징들의 일부 또는 전부는 또한 다양한 방식으로 결합될 수 있음이 이해되어야 한다.
1: 베이스 실리콘 기판 층
2: 산화물 층
3: 실리콘 층
4: 산화물 박막
5: 실리콘 질화물 마스크 층
6: 제1 박형화된 실리콘 층
7: 제1 실리콘 산화물 층
8: 결합된 실리콘 질화물 마스크 층
9: 제2 박형화된 실리콘 층
10: 제2 실리콘 산화물 층
11: SOI 산화물들
12: 게이트 전극
13: 게이트 옥사이드
14: 측벽 스페이서
10: 베이스 실리콘 기판 층
20: BOX 층
30: 실리콘 층
40: 패터닝된 산화물 박막
50: 실리콘 질화물 마스크 층
60: 박형화된 BOX 층
70: 실리콘 층
80: 또 다른 산화물 층
90: 또 다른 질화물 층
100: 산화물

Claims (17)

  1. 기판 층, 상기 기판 층 상의 제1 산화물 층 및 상기 제1 산화물 층(BOX 층) 상의 실리콘 층을 포함하는 실리콘-온-인슐레이터 (Silicon-On- Insulator, SOI) 스택(stack)을 제공하는 단계;
    상기 실리콘 층의 일부의 열 산화에 의해 상기 실리콘 층이 박형화된(thinned), 상기 SOI 스택의 적어도 하나의 제1 영역을 형성하는 단계; 및
    상기 제1 산화물 층을 부분적으로 분해시키기 위하여 900 ℃ 내지 1250 ℃의 온도에서 어닐링(annealing)에 의해 상기 제1 산화물 층(BOX 층)이 박형화된, 상기 SOI 스택의 적어도 하나의 제2 영역을 형성하는 단계;
    를 포함하는 다층 구조물의 제조 방법.
  2. 제1항에 있어서,
    상기 어닐링 및 열 산화 단계들은 동일한 공정 챔버(chamber)에서 수행되는 것을 특징으로 하는 다층 구조물의 제조 방법.
  3. 제2항에 있어서,
    상기 어닐링 및 열 산화 단계들은 단일 연속 공정 단계 내에서 수행되며, 상기 공정 챔버 내의 분위기의 조성(composition)과 온도는 어닐링 및 산화 조건들에 따라 변경되는 것을 특징으로 하는 다층 구조물의 제조 방법.
  4. 제1항 내지 제3항 중 어느 하나의 항에 있어서,
    상기 적어도 하나의 제1 영역 및 상기 적어도 하나의 제2 영역은 적어도 부분적으로 서로 중첩되는(overlap) 것을 특징으로 하는 다층 구조물의 제조 방법.
  5. 제1 내지 제3항 중 어느 하나의 항에 있어서,
    제1 및 제2 장치 영역들을 정의하기 위하여 상기 어닐링 또는 상기 산화를 수행한 후에 상기 SOI 스택 내에 적어도 하나의 STI(shallow trench isolation)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 다층 구조물의 제조 방법.
  6. 제1 내지 제3항 중 어느 하나의 항에 있어서,
    제1 및 제2 장치 영역들을 정의하기 위하여 상기 어닐링 및 상기 산화를 수행한 후에 상기 SOI 스택 내에 적어도 하나의 STI(shallow trench isolation)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 다층 구조물의 제조 방법.
  7. 제1항 내지 제3항 중 어느 하나의 항에 있어서,
    상기 실리콘 층 상에 제2 산화물 층을, 그리고, 상기 제2 산화물 층 상에 제1 마스크 층을 형성하는 단계;
    상기 실리콘 층의 제1 부분을 노출시킬 수 있도록 상기 제2 산화물 층과 상기 제1 마스크 층을 패터닝하는 단계; 및
    이전에 노출된 상기 실리콘 층 상의 실리콘 산화물 층 및 제1 박형화된 실리콘 층을 형성할 수 있도록 상기 노출된 실리콘 층을 열 산화하는 단계를 포함하는 것을 특징으로 하는 다층 구조물의 제조 방법.
  8. 제7항에 있어서,
    상기 실리콘 산화물 층의 일부분 상에 제2 마스크 층을 형성하고, 상기 제2 마스크 층에 의해 커버되지 않는 상기 실리콘 산화물 층의 부분의 하부에 위치하는 상기 제1 박형화된 실리콘 층의 일부를 열 산화하며, 그로써 또 다른 실리콘 산화물 층 및 제2 박형화된 실리콘 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다층 구조물의 제조 방법.
  9. 제7항에 있어서,
    상기 패터닝된 제2 산화물 층 및 상기 제1 마스크 층에 의해 이전에 노출되지 않은 상기 실리콘 층의 일부분을 포함하는 제1 장치 영역과 상기 제1 박형화된 실리콘 층을 포함하는 제2 장치 영역 사이에 STI(Shallow Trench Isolation)를 후속적으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 다층 구조물의 제조 방법.
  10. 제8항에 있어서,
    상기 패터닝된 제2 산화물 층 및 상기 제1 마스크 층에 의해 이전에 노출되지 않은 상기 실리콘 층의 일부분을 포함하는 제1 장치 영역과 상기 제1 박형화된 실리콘 층을 포함하는 제2 장치 영역 사이에 제1 STI를 후속적으로 형성하는 단계, 및 상기 제2 장치 영역과 상기 제2 박형화된 실리콘 층을 포함하는 제3 장치 영역 사이에 제2 STI를 형성하는 단계를 더 포함하는 것을 특징으로 하는 다층 구조물의 제조 방법.
  11. 제7항에 있어서,
    상기 제1 박형화된 실리콘 층으로부터 상기 실리콘 산화물 층을 제거하고, 아르곤(Ar) 또는 질소(N2)를 포함하는 어닐링 환경에서 어닐링 공정을 수행함으로써, 제1 박형화된 실리콘 산화물 층을 획득하도록 상기 제1 박형화된 실리콘 층 하부의 상기 제1 산화물 층의 일부를 부분적으로 분해하는(dissolving) 단계를 더 포함하는 것을 특징으로 하는 다층 구조물의 제조 방법.
  12. 제8항에 있어서,
    상기 제2 박형화된 실리콘 산화물 층으로부터 나머지 실리콘 산화물 층을 제거하고, 아르곤(Ar) 또는 질소(N2)를 포함하는 어닐링 환경에서 어닐링 공정을 수행함으로써, 제2 박형화된 실리콘 산화물 층을 획득하도록 상기 제2 박형화된 실리콘 층 하부의 상기 제1 산화물 층의 일부를 부분적으로 분해하는 단계를 더 포함하는 것을 특징으로 하는 다층 구조물의 제조 방법.
  13. 제1항 내지 제3항 중 어느 하나의 항에 있어서,
    상기 실리콘 층 상에 제2 산화물 층을, 그리고 상기 제2 산화물 층 상에 마스크 층을 형성하는 단계;
    상기 실리콘 층의 제1 부분을 노출시킬 수 있도록 상기 제2 산화물 층 및 상기 마스크 층을 패터닝하는 단계; 및
    어닐링 공정을 수행함으로써, 제1 박형화된 실리콘 산화물 층을 획득하도록 상기 실리콘 층의 상기 노출된 제1 부분 하부의 상기 제1 실리콘 산화물 층의 일부분을 부분적으로 분해하는 단계를 더 포함하는 것을 특징으로 하는 다층 구조물의 제조 방법.
  14. 제13항에 있어서,
    상기 실리콘 층의 상기 노출된 제1 부분 상에 제3 산화물 층 및 또 다른 마스크 층을 형성하는 단계;
    상기 실리콘 층의 제2 부분을 노출시킬 수 있도록 상기 제3 산화물 층 및 상기 또 다른 마스크 층을 패터닝하는 단계; 및
    또 다른 어닐링 공정을 수행함으로써, 제2 박형화된 실리콘 산화물 층을 획득하도록 상기 실리콘 층의 상기 노출된 제2 부분 하부의 상기 제1 실리콘 산화물 층의 일부분을 부분적으로 분해하는 단계를 더 포함하는 것을 특징으로 하는 다층 구조물의 제조 방법.
  15. 제13항에 있어서,
    상기 패터닝된 제2 산화물 층 및 마스크 층을 후속적으로 제거하고, 상기 실리콘 층의 상부에 추가적인 산화물 층 및 질화물 층을 후속적으로 형성하며, 상기 패터닝된 제2 산화물 층 및 마스크 층에 의해 이전에 커버되었던 상기 실리콘 층의 일부분을 포함하는 제1 장치 영역과 상기 실리콘 영역의 상기 이전에 노출된 제1 부분 및 상기 제1 박형화된 실리콘 산화물 층을 포함하는 제2 장치 영역 사이에 STI를 형성하는 단계를 더 포함하는 것을 특징으로 하는 다층 구조물의 제조 방법.
  16. 제13항에 있어서,
    상기 실리콘 층의 상기 노출된 제1 부분을, 800 ℃ 내지 1100 ℃의 온도에서 열 산화함으로써, 박형화된 실리콘 층을 얻는 단계를 더 포함하는 것을 특징으로 하는 다층 구조물의 제조 방법.
  17. 제16항에 있어서,
    상기 열산화가 O2/H2 또는 O2/H2/HCl 또는 O2/HCl을 포함하는 산소 분위기에서 수행되는 것을 특징으로 하는 다층 구조물의 제조 방법.
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