JPH11298001A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11298001A JPH11298001A JP10104563A JP10456398A JPH11298001A JP H11298001 A JPH11298001 A JP H11298001A JP 10104563 A JP10104563 A JP 10104563A JP 10456398 A JP10456398 A JP 10456398A JP H11298001 A JPH11298001 A JP H11298001A
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
Abstract
(57)【要約】
【課題】 チャネル領域の不純物濃度の制御によること
なく、同一基板上に良好な特性を有する完全空乏型ＭＯ
ＳＦＥＴと部分空乏型ＭＯＳＦＥＴとを有する半導体装
置及びその製造方法を提供する。 【解決手段】 本半導体装置１０は、素子分離膜４によ
って素子分離された完全空乏型ＳＯＩ・ＭＯＳＦＥＴ１
２と部分空乏型ＳＯＩ・ＭＯＳＦＥＴ１４とを同一ＳＯ
Ｉ基板上に備えている。ＳＯＩ基板は、シリコン基板１
上に埋込酸化膜２及びＳＯＩ層３を順次有する。完全空
乏型ＭＯＳＦＥＴでは、ゲート酸化膜５の膜厚ＴOX１＝
８ｎｍであり、ＳＯＩ層３の膜厚ＴSOI １＝５６ｎｍで
あり、チャネル領域のボロン濃度ＮA１＝３×１０17cm
-3である。一方、部分空乏型ＭＯＳＦＥＴでは、ゲート
酸化膜５の膜厚ＴOX２＝１２ｎｍであり、ＳＯＩ層３の
膜厚ＴSOI ２＝５９ｎｍであり、チャネル領域のボロン
濃度ＮA２＝５×１０17cm-3である。
なく、同一基板上に良好な特性を有する完全空乏型ＭＯ
ＳＦＥＴと部分空乏型ＭＯＳＦＥＴとを有する半導体装
置及びその製造方法を提供する。 【解決手段】 本半導体装置１０は、素子分離膜４によ
って素子分離された完全空乏型ＳＯＩ・ＭＯＳＦＥＴ１
２と部分空乏型ＳＯＩ・ＭＯＳＦＥＴ１４とを同一ＳＯ
Ｉ基板上に備えている。ＳＯＩ基板は、シリコン基板１
上に埋込酸化膜２及びＳＯＩ層３を順次有する。完全空
乏型ＭＯＳＦＥＴでは、ゲート酸化膜５の膜厚ＴOX１＝
８ｎｍであり、ＳＯＩ層３の膜厚ＴSOI １＝５６ｎｍで
あり、チャネル領域のボロン濃度ＮA１＝３×１０17cm
-3である。一方、部分空乏型ＭＯＳＦＥＴでは、ゲート
酸化膜５の膜厚ＴOX２＝１２ｎｍであり、ＳＯＩ層３の
膜厚ＴSOI ２＝５９ｎｍであり、チャネル領域のボロン
濃度ＮA２＝５×１０17cm-3である。
Description
【０００１】
【発明の属する技術分野】本発明は、部分空乏型ＳＯＩ
・ＭＯＳＦＥＴと完全空乏型ＳＯＩ・ＭＯＳＦＥＴとを
同一基板上に備えた半導体装置及びその製造方法に関
し、更に詳細には完全空乏型ＳＯＩ・ＭＯＳＦＥＴと部
分空乏型ＳＯＩ・ＭＯＳＦＥＴのしきい値電圧の差が小
さく、かつ完全空乏型ＳＯＩ・ＭＯＳＦＥＴのチャネル
領域の不純物濃度を従来もより高くした半導体装置及び
その製造方法に関するものである。
・ＭＯＳＦＥＴと完全空乏型ＳＯＩ・ＭＯＳＦＥＴとを
同一基板上に備えた半導体装置及びその製造方法に関
し、更に詳細には完全空乏型ＳＯＩ・ＭＯＳＦＥＴと部
分空乏型ＳＯＩ・ＭＯＳＦＥＴのしきい値電圧の差が小
さく、かつ完全空乏型ＳＯＩ・ＭＯＳＦＥＴのチャネル
領域の不純物濃度を従来もより高くした半導体装置及び
その製造方法に関するものである。
【０００２】
【従来の技術】シリコン・オン・インシュレータ（ＳＯ
Ｉ）層を有するＳＯＩ基板上に形成されたＳＯＩ・ＭＯ
ＳＦＥＴは、従来のバルク基板上に形成されたＭＯＳＦ
ＥＴに比べて、ソース／ドレイン領域の接合容量が小さ
いこと、基板バイアス効果が小さいことなどのメリット
があり、高速動作性に優れたデバイスとして注目されて
いる。
Ｉ）層を有するＳＯＩ基板上に形成されたＳＯＩ・ＭＯ
ＳＦＥＴは、従来のバルク基板上に形成されたＭＯＳＦ
ＥＴに比べて、ソース／ドレイン領域の接合容量が小さ
いこと、基板バイアス効果が小さいことなどのメリット
があり、高速動作性に優れたデバイスとして注目されて
いる。
【０００３】ＳＯＩ・ＭＯＳＦＥＴには、部分空乏型Ｓ
ＯＩ・ＭＯＳＦＥＴと、完全空乏型ＳＯＩ・ＭＯＳＦＥ
Ｔの２種類がある。部分空乏型ＳＯＩ・ＭＯＳＦＥＴと
は、ＳＯＩ層の膜厚ＴSOI が最大空乏層幅Ｗmax よりも
薄いＭＯＳＦＥＴであり、完全空乏型ＳＯＩ・ＭＯＳＦ
ＥＴとは、ＳＯＩ層の膜厚ＴSOI が最大空乏層幅Ｗmax
よりも厚いＭＯＳＦＥＴである。ところで、最大空乏層
幅Ｗmax は次式で与えられる。 Ｗmax ＝（２εsiε0２φF／ｑＮA）1/2 ---（１）式 φF＝（ｋＴ／ｑ）ln（ＮA ／ｎi ） ＝０．０２５９ｌｎ（ＮA／１．５×１０10） （Ｔ＝
３００Ｋの場合） ここで、εsi：シリコンの比誘電率、ε0：真空の誘電
率、ｑ：素電荷 ＮA：不純物濃度、ｋ：ボルツマン定数、Ｔ：温度。
ＯＩ・ＭＯＳＦＥＴと、完全空乏型ＳＯＩ・ＭＯＳＦＥ
Ｔの２種類がある。部分空乏型ＳＯＩ・ＭＯＳＦＥＴと
は、ＳＯＩ層の膜厚ＴSOI が最大空乏層幅Ｗmax よりも
薄いＭＯＳＦＥＴであり、完全空乏型ＳＯＩ・ＭＯＳＦ
ＥＴとは、ＳＯＩ層の膜厚ＴSOI が最大空乏層幅Ｗmax
よりも厚いＭＯＳＦＥＴである。ところで、最大空乏層
幅Ｗmax は次式で与えられる。 Ｗmax ＝（２εsiε0２φF／ｑＮA）1/2 ---（１）式 φF＝（ｋＴ／ｑ）ln（ＮA ／ｎi ） ＝０．０２５９ｌｎ（ＮA／１．５×１０10） （Ｔ＝
３００Ｋの場合） ここで、εsi：シリコンの比誘電率、ε0：真空の誘電
率、ｑ：素電荷 ＮA：不純物濃度、ｋ：ボルツマン定数、Ｔ：温度。
【０００４】部分空乏型ＳＯＩ・ＭＯＳＦＥＴは、しき
い値電圧を高く設定できるため、トランジスタのスタン
バイリーク電流を低く抑えることができる。一方、完全
空乏型ＳＯＩ・ＭＯＳＦＥＴは、サブスレッシュホール
ドスィング（Ｓ）値を低くすることができ、低電圧で高
速動作できる。そこで、これら２種類のＭＯＳＦＥＴを
同一ＳＯＩ基板上に形成し、回路上で組み合わせること
により、携帯用電気・電子機器に使用するＬＳＩとして
最適な、スタンバイリーク電流が低く、低電圧で高速動
作する優れた特性のＬＳＩを形成することができる。
い値電圧を高く設定できるため、トランジスタのスタン
バイリーク電流を低く抑えることができる。一方、完全
空乏型ＳＯＩ・ＭＯＳＦＥＴは、サブスレッシュホール
ドスィング（Ｓ）値を低くすることができ、低電圧で高
速動作できる。そこで、これら２種類のＭＯＳＦＥＴを
同一ＳＯＩ基板上に形成し、回路上で組み合わせること
により、携帯用電気・電子機器に使用するＬＳＩとして
最適な、スタンバイリーク電流が低く、低電圧で高速動
作する優れた特性のＬＳＩを形成することができる。
【０００５】ところで、部分空乏型ＳＯＩ・ＭＯＳＦＥ
Ｔを形成するためには、ＳＯＩ層の膜厚ＴSOI を厚くす
るか、もしくは（１）式に従って不純物濃度ＮAを高く
してＷmax を小さくなるように設計しなければならな
い。一方、完全空乏型ＳＯＩ・ＭＯＳＦＥＴを形成する
ためには、ＳＯＩ層の膜厚ＴSOI を薄くするか、もしく
は（１）式に従って不純物濃度ＮAを低くしてＷmaxを小
さくなるように設計する必要がある。
Ｔを形成するためには、ＳＯＩ層の膜厚ＴSOI を厚くす
るか、もしくは（１）式に従って不純物濃度ＮAを高く
してＷmax を小さくなるように設計しなければならな
い。一方、完全空乏型ＳＯＩ・ＭＯＳＦＥＴを形成する
ためには、ＳＯＩ層の膜厚ＴSOI を薄くするか、もしく
は（１）式に従って不純物濃度ＮAを低くしてＷmaxを小
さくなるように設計する必要がある。
【０００６】例えば、M.J.Sherony, et al.,"Minimizat
ion of Threshold Voltage Variation in SOI MOSFET
s", Proceedings 1994 IEEEE International SOI Confe
rence,pp.131-132, Oct., 1994 によれば、しきい値電
圧Ｖt がＳＯＩ層の膜厚ｔsiに依存せず一定の値を維持
している領域は、部分空乏型ＭＯＳＦＥＴになってお
り、一方、しきい値Ｖt がＳＯＩ層の膜厚ｔsiの低下と
共に低下している領域は、完全空乏型ＭＯＳＦＥＴなっ
ている。更に、前掲文献によれば、ＳＯＩ層の膜厚Ｔ
SOI2＝５９ｎｍ、チャネル領域の不純物濃度ＮA＝５×
１０17cm-3では部分空乏型ＳＯＩ・ＭＯＳＦＥＴであ
り、ＳＯＩ層の膜厚ＴSOI1＝５９ｎｍ、チャネル領域の
不純物濃度ＮA＝２×１０17cm-3では完全空乏型ＳＯＩ
・ＭＯＳＦＥＴになるとしている。
ion of Threshold Voltage Variation in SOI MOSFET
s", Proceedings 1994 IEEEE International SOI Confe
rence,pp.131-132, Oct., 1994 によれば、しきい値電
圧Ｖt がＳＯＩ層の膜厚ｔsiに依存せず一定の値を維持
している領域は、部分空乏型ＭＯＳＦＥＴになってお
り、一方、しきい値Ｖt がＳＯＩ層の膜厚ｔsiの低下と
共に低下している領域は、完全空乏型ＭＯＳＦＥＴなっ
ている。更に、前掲文献によれば、ＳＯＩ層の膜厚Ｔ
SOI2＝５９ｎｍ、チャネル領域の不純物濃度ＮA＝５×
１０17cm-3では部分空乏型ＳＯＩ・ＭＯＳＦＥＴであ
り、ＳＯＩ層の膜厚ＴSOI1＝５９ｎｍ、チャネル領域の
不純物濃度ＮA＝２×１０17cm-3では完全空乏型ＳＯＩ
・ＭＯＳＦＥＴになるとしている。
【０００７】ここで、図５を参照して、完全空乏型ＭＯ
ＳＦＥＴと部分空乏型ＭＯＳＦＥＴとを同一基板上に備
えた半導体装置の従来の製造方法を説明する。本方法
は、チャネル領域の不純物濃度を変えることによりｎチ
ャネル型の部分空乏型ＳＯＩ・ＭＯＳＦＥＴとｎチャネ
ル型の完全空乏型ＳＯＩ・ＭＯＳＦＥＴとを同一基板上
に形成する。先ず、図５（ａ）に示すように、シリコン
基板１、埋込酸化膜２、ＳＯＩ層３からなるＳＯＩ基板
上に素子分離酸化膜４を成膜して、完全空乏型ＳＯＩ・
ＭＯＳＦＥＴ形成領域１２及び部分空乏型ＳＯＩ・ＭＯ
ＳＦＥＴ形成領域１４を形成する。素子分離酸化膜４の
形成後のＳＯＩ層３の膜厚は、例えば６３ｎｍに設定す
る。次いで、しきい値制御用の不純物として、第１ゲー
トボロン注入工程でボロンの注入を行う。第１ゲートボ
ロン注入のドーズ量は、完全空乏型ＳＯＩ・ＭＯＳＦＥ
Ｔが形成されるような濃度、例えば２×１０17cm-3に設
定される。
ＳＦＥＴと部分空乏型ＭＯＳＦＥＴとを同一基板上に備
えた半導体装置の従来の製造方法を説明する。本方法
は、チャネル領域の不純物濃度を変えることによりｎチ
ャネル型の部分空乏型ＳＯＩ・ＭＯＳＦＥＴとｎチャネ
ル型の完全空乏型ＳＯＩ・ＭＯＳＦＥＴとを同一基板上
に形成する。先ず、図５（ａ）に示すように、シリコン
基板１、埋込酸化膜２、ＳＯＩ層３からなるＳＯＩ基板
上に素子分離酸化膜４を成膜して、完全空乏型ＳＯＩ・
ＭＯＳＦＥＴ形成領域１２及び部分空乏型ＳＯＩ・ＭＯ
ＳＦＥＴ形成領域１４を形成する。素子分離酸化膜４の
形成後のＳＯＩ層３の膜厚は、例えば６３ｎｍに設定す
る。次いで、しきい値制御用の不純物として、第１ゲー
トボロン注入工程でボロンの注入を行う。第１ゲートボ
ロン注入のドーズ量は、完全空乏型ＳＯＩ・ＭＯＳＦＥ
Ｔが形成されるような濃度、例えば２×１０17cm-3に設
定される。
【０００８】次に、図５（ｂ）に示すように、フォトリ
ソグラフィによりレジストからなるマスクを完全空乏型
ＳＯＩ・ＭＯＳＦＥＴ形成領域１２に形成し、部分空乏
型ＳＯＩ・ＭＯＳＦＥＴ形成領域１４のみに、選択的
に、しきい値制御用の不純物として、第２ゲートボロン
注入工程でボロンの注入を行う。第２ゲートボロン注入
工程でのドーズ量は、先の第１ゲートボロン注入工程で
のドーズ量と併せて、部分空乏型ＳＯＩ・ＭＯＳＦＥＴ
が形成されるような濃度、例えば５×１０17cm-3に設定
される。
ソグラフィによりレジストからなるマスクを完全空乏型
ＳＯＩ・ＭＯＳＦＥＴ形成領域１２に形成し、部分空乏
型ＳＯＩ・ＭＯＳＦＥＴ形成領域１４のみに、選択的
に、しきい値制御用の不純物として、第２ゲートボロン
注入工程でボロンの注入を行う。第２ゲートボロン注入
工程でのドーズ量は、先の第１ゲートボロン注入工程で
のドーズ量と併せて、部分空乏型ＳＯＩ・ＭＯＳＦＥＴ
が形成されるような濃度、例えば５×１０17cm-3に設定
される。
【０００９】次に、図５（ｃ）に示すように、マスクを
除去し、ＳＯＩ基板上全域に所定の膜厚、例えば８ｎｍ
の膜厚のゲート酸化膜５を形成する。このとき、ＳＯＩ
層３の膜厚はゲート酸化膜５の成膜によって減少し、５
９ｎｍ程度になる。最後に、図５（ｄ）に示すように、
ゲート電極６を形成し、更にソース／ドレイン領域形成
のための不純物注入を行って、ソース／ドレイン領域７
を形成する。
除去し、ＳＯＩ基板上全域に所定の膜厚、例えば８ｎｍ
の膜厚のゲート酸化膜５を形成する。このとき、ＳＯＩ
層３の膜厚はゲート酸化膜５の成膜によって減少し、５
９ｎｍ程度になる。最後に、図５（ｄ）に示すように、
ゲート電極６を形成し、更にソース／ドレイン領域形成
のための不純物注入を行って、ソース／ドレイン領域７
を形成する。
【００１０】以上の製造方法によって、完全空乏型ＭＯ
ＳＦＥＴ１２では、ＳＯＩ層３の膜厚ＴSOI １は、Ｔ
SOI １＝５９ｎｍ、チャネル領域の不純物濃度ＮAは、
ＮA＝２×１０17cm-3となる。一方、部分空乏型ＭＯＳ
ＦＥＴ１４では、ＳＯＩ層の膜厚ＴSOI ２は、ＴSOI ２
＝５９ｎｍ、チャネル領域の不純物濃度ＮAは、ＮA＝５
×１０17cm-3となる。
ＳＦＥＴ１２では、ＳＯＩ層３の膜厚ＴSOI １は、Ｔ
SOI １＝５９ｎｍ、チャネル領域の不純物濃度ＮAは、
ＮA＝２×１０17cm-3となる。一方、部分空乏型ＭＯＳ
ＦＥＴ１４では、ＳＯＩ層の膜厚ＴSOI ２は、ＴSOI ２
＝５９ｎｍ、チャネル領域の不純物濃度ＮAは、ＮA＝５
×１０17cm-3となる。
【００１１】
【発明が解決しようとする課題】しかしながら、上記の
方法では不純物濃度のみで部分空乏型ＳＯＩ・ＭＯＳＦ
ＥＴ１４と完全空乏型ＳＯＩ・ＭＯＳＦＥＴ１２を造り
分けているため、部分空乏型ＭＯＳＦＥＴ１４と完全空
乏型ＭＯＳＦＥＴ１２のしきい値電圧Ｖt の差が、例え
ば前掲文献に記載の例では０．５Ｖにもなるために、動
作性で劣り、また、完全空乏型ＳＯＩ・ＭＯＳＦＥＴ１
２の不純物濃度を大幅に低くする必要があり、ショート
チャネル効果に対して弱くなるという問題を招く。一
方、部分空乏型ＳＯＩ・ＭＯＳＦＥＴ１４と完全空乏型
ＳＯＩ・ＭＯＳＦＥＴ１２の双方をそれぞれ最適な構成
で形成するためには、部分空乏型ＳＯＩ・ＭＯＳＦＥＴ
１４と完全空乏型ＳＯＩ・ＭＯＳＦＥＴ１２毎にそれぞ
れの不純物濃度及びＳＯＩ層の膜厚を最適化する必要が
あり、プロセス工数が増大し、製造コストの増大を招
く。
方法では不純物濃度のみで部分空乏型ＳＯＩ・ＭＯＳＦ
ＥＴ１４と完全空乏型ＳＯＩ・ＭＯＳＦＥＴ１２を造り
分けているため、部分空乏型ＭＯＳＦＥＴ１４と完全空
乏型ＭＯＳＦＥＴ１２のしきい値電圧Ｖt の差が、例え
ば前掲文献に記載の例では０．５Ｖにもなるために、動
作性で劣り、また、完全空乏型ＳＯＩ・ＭＯＳＦＥＴ１
２の不純物濃度を大幅に低くする必要があり、ショート
チャネル効果に対して弱くなるという問題を招く。一
方、部分空乏型ＳＯＩ・ＭＯＳＦＥＴ１４と完全空乏型
ＳＯＩ・ＭＯＳＦＥＴ１２の双方をそれぞれ最適な構成
で形成するためには、部分空乏型ＳＯＩ・ＭＯＳＦＥＴ
１４と完全空乏型ＳＯＩ・ＭＯＳＦＥＴ１２毎にそれぞ
れの不純物濃度及びＳＯＩ層の膜厚を最適化する必要が
あり、プロセス工数が増大し、製造コストの増大を招
く。
【００１２】そこで、本発明の目的は、チャネル領域の
不純物濃度制御によることなく、同一基板上に良好な特
性を有する完全空乏型ＭＯＳＦＥＴと部分空乏型ＭＯＳ
ＦＥＴとを有する半導体装置及びその製造方法を提供す
ることである。
不純物濃度制御によることなく、同一基板上に良好な特
性を有する完全空乏型ＭＯＳＦＥＴと部分空乏型ＭＯＳ
ＦＥＴとを有する半導体装置及びその製造方法を提供す
ることである。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置（以下、第１の発明）は、
部分空乏型ＳＯＩ・ＭＯＳＦＥＴと完全空乏型ＳＯＩ・
ＭＯＳＦＥＴとを同一基板上に備えた半導体装置におい
て、完全空乏型ＳＯＩ・ＭＯＳＦＥＴのゲート酸化膜の
膜厚、ＳＯＩ層の膜厚及びチャネル領域の不純物濃度
が、部分空乏型ＳＯＩ・ＭＯＳＦＥＴのゲート酸化膜の
膜厚、ＳＯＩ層の膜厚及びチャネル領域の不純物濃度よ
り、それぞれ、小さな値であることを特徴としている。
に、本発明に係る半導体装置（以下、第１の発明）は、
部分空乏型ＳＯＩ・ＭＯＳＦＥＴと完全空乏型ＳＯＩ・
ＭＯＳＦＥＴとを同一基板上に備えた半導体装置におい
て、完全空乏型ＳＯＩ・ＭＯＳＦＥＴのゲート酸化膜の
膜厚、ＳＯＩ層の膜厚及びチャネル領域の不純物濃度
が、部分空乏型ＳＯＩ・ＭＯＳＦＥＴのゲート酸化膜の
膜厚、ＳＯＩ層の膜厚及びチャネル領域の不純物濃度よ
り、それぞれ、小さな値であることを特徴としている。
【００１４】また、本発明に係る別の半導体装置（以
下、第２の発明）は、部分空乏型ＳＯＩ・ＭＯＳＦＥＴ
と完全空乏型ＳＯＩ・ＭＯＳＦＥＴとを同一基板上に備
えた半導体装置において、完全空乏型ＳＯＩ・ＭＯＳＦ
ＥＴ及び部分空乏型ＳＯＩ・ＭＯＳＦＥＴは、それぞ
れ、同じ膜厚のゲート酸化膜を有し、かつ完全空乏型Ｓ
ＯＩ・ＭＯＳＦＥＴのＳＯＩ層の膜厚及びチャネル領域
の不純物濃度が、部分空乏型ＳＯＩ・ＭＯＳＦＥＴのＳ
ＯＩ層の膜厚及びチャネル領域の不純物濃度より、それ
ぞれ、小さな値であることを特徴としている。
下、第２の発明）は、部分空乏型ＳＯＩ・ＭＯＳＦＥＴ
と完全空乏型ＳＯＩ・ＭＯＳＦＥＴとを同一基板上に備
えた半導体装置において、完全空乏型ＳＯＩ・ＭＯＳＦ
ＥＴ及び部分空乏型ＳＯＩ・ＭＯＳＦＥＴは、それぞ
れ、同じ膜厚のゲート酸化膜を有し、かつ完全空乏型Ｓ
ＯＩ・ＭＯＳＦＥＴのＳＯＩ層の膜厚及びチャネル領域
の不純物濃度が、部分空乏型ＳＯＩ・ＭＯＳＦＥＴのＳ
ＯＩ層の膜厚及びチャネル領域の不純物濃度より、それ
ぞれ、小さな値であることを特徴としている。
【００１５】上記第１の発明の半導体装置を製造する方
法は、シリコン基板上に埋込酸化膜とＳＯＩ層とを有す
るＳＯＩ基板のＳＯＩ層を素子分離して完全空乏型ＳＯ
Ｉ・ＭＯＳＦＥＴ形成領域及び部分空乏型ＳＯＩ・ＭＯ
ＳＦＥＴ形成領域を形成する工程と、双方のＳＯＩ層に
しきい値制御用として同じ不純物を同じドーズ量で注入
する注入工程と、次いで、双方の領域のＳＯＩ層上に第
１のゲート酸化膜を成膜する第１のゲート酸化膜成膜工
程と、完全空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域のＳＯ
Ｉ層上の第１のゲート酸化膜を除去する工程と、部分空
乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域のゲート酸化膜より
膜厚の薄いゲート酸化膜を完全空乏型ＳＯＩ・ＭＯＳＦ
ＥＴ形成領域に成膜する工程とを備えていることを特徴
としている。
法は、シリコン基板上に埋込酸化膜とＳＯＩ層とを有す
るＳＯＩ基板のＳＯＩ層を素子分離して完全空乏型ＳＯ
Ｉ・ＭＯＳＦＥＴ形成領域及び部分空乏型ＳＯＩ・ＭＯ
ＳＦＥＴ形成領域を形成する工程と、双方のＳＯＩ層に
しきい値制御用として同じ不純物を同じドーズ量で注入
する注入工程と、次いで、双方の領域のＳＯＩ層上に第
１のゲート酸化膜を成膜する第１のゲート酸化膜成膜工
程と、完全空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域のＳＯ
Ｉ層上の第１のゲート酸化膜を除去する工程と、部分空
乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域のゲート酸化膜より
膜厚の薄いゲート酸化膜を完全空乏型ＳＯＩ・ＭＯＳＦ
ＥＴ形成領域に成膜する工程とを備えていることを特徴
としている。
【００１６】上記第２の発明の半導体装置を製造する方
法は、シリコン基板上に埋込酸化膜及びＳＯＩ層を順次
有するＳＯＩ基板のＳＯＩ層を素子分離して完全空乏型
ＳＯＩ・ＭＯＳＦＥＴ形成領域及び部分空乏型ＳＯＩ・
ＭＯＳＦＥＴ形成領域を形成する工程と、双方のＳＯＩ
層にしきい値制御用として同じ不純物を同じドーズ量で
注入する注入工程と、双方の領域のＳＯＩ層上に第１の
ゲート酸化膜を成膜する第１のゲート酸化膜成膜工程
と、完全空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域のＳＯＩ
層上の第１のゲート酸化膜を除去する工程と、部分空乏
型ＳＯＩ・ＭＯＳＦＥＴ形成領域のゲート酸化膜より膜
厚の薄いゲート酸化膜を完全空乏型ＳＯＩ・ＭＯＳＦＥ
Ｔ形成領域に成膜する工程と完全空乏型ＳＯＩ・ＭＯＳ
ＦＥＴ形成領域及び部分空乏型ＳＯＩ・ＭＯＳＦＥＴ形
成領域の双方のＳＯＩ層上のゲート酸化膜を除去する工
程と、次いで、完全空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領
域及び部分空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域の双方
のＳＯＩ層上に新たなゲート酸化膜を成膜する工程とを
備えていることを特徴としている。
法は、シリコン基板上に埋込酸化膜及びＳＯＩ層を順次
有するＳＯＩ基板のＳＯＩ層を素子分離して完全空乏型
ＳＯＩ・ＭＯＳＦＥＴ形成領域及び部分空乏型ＳＯＩ・
ＭＯＳＦＥＴ形成領域を形成する工程と、双方のＳＯＩ
層にしきい値制御用として同じ不純物を同じドーズ量で
注入する注入工程と、双方の領域のＳＯＩ層上に第１の
ゲート酸化膜を成膜する第１のゲート酸化膜成膜工程
と、完全空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域のＳＯＩ
層上の第１のゲート酸化膜を除去する工程と、部分空乏
型ＳＯＩ・ＭＯＳＦＥＴ形成領域のゲート酸化膜より膜
厚の薄いゲート酸化膜を完全空乏型ＳＯＩ・ＭＯＳＦＥ
Ｔ形成領域に成膜する工程と完全空乏型ＳＯＩ・ＭＯＳ
ＦＥＴ形成領域及び部分空乏型ＳＯＩ・ＭＯＳＦＥＴ形
成領域の双方のＳＯＩ層上のゲート酸化膜を除去する工
程と、次いで、完全空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領
域及び部分空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域の双方
のＳＯＩ層上に新たなゲート酸化膜を成膜する工程とを
備えていることを特徴としている。
【００１７】
【発明の実施の形態】以下に、実施形態例を挙げ、添付
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。実施形態例１ 本実施形態例は、第１の発明の半導体装置の実施形態の
一例であって、図２（ｅ）は本実施形態例の半導体装置
１０の層構造を示す断面図である。なお、図１から図４
に示すもののうち図５に示すものと同じ機能を有するも
のには同じ符号を付している。本実施形態例の半導体装
置１０は、図２（ｅ）に示すように、素子分離膜４によ
って素子分離された完全空乏型ＳＯＩ・ＭＯＳＦＥＴ１
２と部分空乏型ＳＯＩ・ＭＯＳＦＥＴ１４とを同一ＳＯ
Ｉ基板上に備えている。ＳＯＩ基板は、シリコン基板１
上に埋込酸化膜２及びＳＯＩ層３を順次有する。
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。実施形態例１ 本実施形態例は、第１の発明の半導体装置の実施形態の
一例であって、図２（ｅ）は本実施形態例の半導体装置
１０の層構造を示す断面図である。なお、図１から図４
に示すもののうち図５に示すものと同じ機能を有するも
のには同じ符号を付している。本実施形態例の半導体装
置１０は、図２（ｅ）に示すように、素子分離膜４によ
って素子分離された完全空乏型ＳＯＩ・ＭＯＳＦＥＴ１
２と部分空乏型ＳＯＩ・ＭＯＳＦＥＴ１４とを同一ＳＯ
Ｉ基板上に備えている。ＳＯＩ基板は、シリコン基板１
上に埋込酸化膜２及びＳＯＩ層３を順次有する。
【００１８】半導体装置１０の完全空乏型ＳＯＩ・ＭＯ
ＳＦＥＴ１２では、ゲート酸化膜５の膜厚ＴOX１は、Ｔ
OX１＝８ｎｍであり、ＳＯＩ層３の膜厚ＴSOI １は、Ｔ
SOI１＝５６ｎｍであり、チャネル領域のボロン濃度ＮA
１は、ＮA１＝３×１０17cm -3である。一方、部分空乏
型ＳＯＩ・ＭＯＳＦＥＴ１４では、ゲート酸化膜５の膜
厚ＴOX２は、ＴOX２＝１２ｎｍであり、ＳＯＩ層３の膜
厚ＴSOI ２は、ＴSOI２＝５９ｎｍであり、チャネル領
域のボロン濃度ＮA２は、ＮA２＝５×１０17cm -3であ
る。
ＳＦＥＴ１２では、ゲート酸化膜５の膜厚ＴOX１は、Ｔ
OX１＝８ｎｍであり、ＳＯＩ層３の膜厚ＴSOI １は、Ｔ
SOI１＝５６ｎｍであり、チャネル領域のボロン濃度ＮA
１は、ＮA１＝３×１０17cm -3である。一方、部分空乏
型ＳＯＩ・ＭＯＳＦＥＴ１４では、ゲート酸化膜５の膜
厚ＴOX２は、ＴOX２＝１２ｎｍであり、ＳＯＩ層３の膜
厚ＴSOI ２は、ＴSOI２＝５９ｎｍであり、チャネル領
域のボロン濃度ＮA２は、ＮA２＝５×１０17cm -3であ
る。
【００１９】次に、図１及び図２を参照して、実施形態
例１の半導体装置１０の製造方法を説明する。図１
（ａ）から（ｃ）及び図２（ｄ）と（ｅ）は、半導体装
置１０を製造する各工程での層構造を示す断面図であ
る。先ず、図１（ａ）に示すように、シリコン基板１上
に埋込酸化膜２及びシリコン・オン・インシュレータ
（ＳＯＩ）層３を順次有するＳＯＩ基板上に素子分離酸
化膜４を成膜して、完全空乏型ＳＯＩ・ＭＯＳＦＥＴ形
成領域１２及び部分空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領
域１４を形成する。素子分離酸化膜４を形成した後のＳ
ＯＩ層３の膜厚は、例えば６５ｎｍに設定する。その
後、しきい値制御用のゲートボロン注入をＳＯＩ層３に
行う。このゲートボロン注入のドーズ量は、例えば５×
１０17cm-3に設定する。次に、図１（ｂ）に示すよう
に、ＳＯＩ基板上全面に膜厚１０ｎｍの第１ゲート酸化
膜８を成長させる。第１ゲート酸化膜８の成長工程で、
ＳＯＩ層３の表層のシリコンが、酸化膜成長のために消
費されるので、ＳＯＩ層３の膜厚は約６０ｎｍに減少す
る。
例１の半導体装置１０の製造方法を説明する。図１
（ａ）から（ｃ）及び図２（ｄ）と（ｅ）は、半導体装
置１０を製造する各工程での層構造を示す断面図であ
る。先ず、図１（ａ）に示すように、シリコン基板１上
に埋込酸化膜２及びシリコン・オン・インシュレータ
（ＳＯＩ）層３を順次有するＳＯＩ基板上に素子分離酸
化膜４を成膜して、完全空乏型ＳＯＩ・ＭＯＳＦＥＴ形
成領域１２及び部分空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領
域１４を形成する。素子分離酸化膜４を形成した後のＳ
ＯＩ層３の膜厚は、例えば６５ｎｍに設定する。その
後、しきい値制御用のゲートボロン注入をＳＯＩ層３に
行う。このゲートボロン注入のドーズ量は、例えば５×
１０17cm-3に設定する。次に、図１（ｂ）に示すよう
に、ＳＯＩ基板上全面に膜厚１０ｎｍの第１ゲート酸化
膜８を成長させる。第１ゲート酸化膜８の成長工程で、
ＳＯＩ層３の表層のシリコンが、酸化膜成長のために消
費されるので、ＳＯＩ層３の膜厚は約６０ｎｍに減少す
る。
【００２０】次に、図１（ｃ）に示すように、フォトリ
ソグラフィとエッチングによりレジストからなるマスク
を部分空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域１４に形成
し、完全空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域１２の第
１ゲート酸化膜８を選択的に除去する。図１（ｃ）中、
５は部分空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域１４に残
留した第１ゲート酸化膜を意味する。
ソグラフィとエッチングによりレジストからなるマスク
を部分空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域１４に形成
し、完全空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域１２の第
１ゲート酸化膜８を選択的に除去する。図１（ｃ）中、
５は部分空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域１４に残
留した第１ゲート酸化膜を意味する。
【００２１】次に、図２（ｄ）に示すように、マスクを
除去し、基板全域に第２ゲート酸化膜９を成膜する。完
全空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域１２では、第２
ゲート酸化膜９の膜厚は８ｎｍになる。また、第２ゲー
ト酸化膜９の成膜のために、第２ゲート酸化膜９の下地
のＳＯＩ層３の膜厚は５６ｎｍに減少する。一方、第１
のゲート酸化膜５を残した部分空乏型ＳＯＩ・ＭＯＳＦ
ＥＴ形成領域１４上のゲート酸化膜５の膜厚は、追加酸
化になるので、１２ｎｍに増大し、ＳＯＩ層３の膜厚は
５９ｎｍになる。また、完全空乏型ＳＯＩ・ＭＯＳＦＥ
Ｔ形成領域１２では、チャネル領域のボロンが第１ゲー
ト酸化膜の成膜時に第１ゲート酸化膜８中に取り込ま
れ、次いで酸化膜エッチング時に失われるため、チャネ
ル領域のボロン濃度は、５×１０17cm-3から３×１０17
cm-3に低下する。
除去し、基板全域に第２ゲート酸化膜９を成膜する。完
全空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域１２では、第２
ゲート酸化膜９の膜厚は８ｎｍになる。また、第２ゲー
ト酸化膜９の成膜のために、第２ゲート酸化膜９の下地
のＳＯＩ層３の膜厚は５６ｎｍに減少する。一方、第１
のゲート酸化膜５を残した部分空乏型ＳＯＩ・ＭＯＳＦ
ＥＴ形成領域１４上のゲート酸化膜５の膜厚は、追加酸
化になるので、１２ｎｍに増大し、ＳＯＩ層３の膜厚は
５９ｎｍになる。また、完全空乏型ＳＯＩ・ＭＯＳＦＥ
Ｔ形成領域１２では、チャネル領域のボロンが第１ゲー
ト酸化膜の成膜時に第１ゲート酸化膜８中に取り込ま
れ、次いで酸化膜エッチング時に失われるため、チャネ
ル領域のボロン濃度は、５×１０17cm-3から３×１０17
cm-3に低下する。
【００２２】次に、図２（ｅ）に示すように、完全空乏
型ＳＯＩ・ＭＯＳＦＥＴ形成領域１２及び部分空乏型Ｓ
ＯＩ・ＭＯＳＦＥＴ形成領域１４にそれぞれゲート電極
６を形成する。以上の工程を経て、完全空乏型ＳＯＩ・
ＭＯＳＦＥＴ１２では、ゲート酸化膜５の膜厚ＴOX１
は、ＴOX１＝８ｎｍであり、ＳＯＩ層３の膜厚ＴSOI １
は、ＴSO I １＝５６ｎｍであり、チャネル領域のボロン
濃度ＮA１は、ＮA１＝３×１０17cm-3である。一方、部
分空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域１４では、ゲー
ト酸化膜５の膜厚ＴOX２は、ＴOX２＝１２ｎｍであり、
ＳＯＩ層３の膜厚ＴSOI ２は、ＴSOI ２＝５９ｎｍであ
り、チャネル領域のボロン濃度ＮA２は、ＮA２＝５×１
０17cm-3である。
型ＳＯＩ・ＭＯＳＦＥＴ形成領域１２及び部分空乏型Ｓ
ＯＩ・ＭＯＳＦＥＴ形成領域１４にそれぞれゲート電極
６を形成する。以上の工程を経て、完全空乏型ＳＯＩ・
ＭＯＳＦＥＴ１２では、ゲート酸化膜５の膜厚ＴOX１
は、ＴOX１＝８ｎｍであり、ＳＯＩ層３の膜厚ＴSOI １
は、ＴSO I １＝５６ｎｍであり、チャネル領域のボロン
濃度ＮA１は、ＮA１＝３×１０17cm-3である。一方、部
分空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域１４では、ゲー
ト酸化膜５の膜厚ＴOX２は、ＴOX２＝１２ｎｍであり、
ＳＯＩ層３の膜厚ＴSOI ２は、ＴSOI ２＝５９ｎｍであ
り、チャネル領域のボロン濃度ＮA２は、ＮA２＝５×１
０17cm-3である。
【００２３】本実施形態例では、従来の製造方法から工
程数を増加させることなく、完全空乏型ＳＯＩ・ＭＯＳ
ＦＥＴ１２のＳＯＩ層の膜厚ＴSOI １及びボロン濃度Ｎ
Ａ１の両方を部分空乏型ＳＯＩ・ＭＯＳＦＥＴ１４より
低くすることができる。更に、チャネル領域の不純物濃
度のみを調整した従来例に比べ、完全空乏型ＳＯＩ・Ｍ
ＯＳＦＥＴ１２と部分空乏型ＳＯＩ・ＭＯＳＦＥＴ１４
の間のしきい値電圧Ｖｔの差は、０．３Ｖ程度と小さく
することができる。また、完全空乏型ＳＯＩ・ＭＯＳＦ
ＥＴ１２の不純物濃度を従来例よりも高く設定できるの
で、ショートチャネル効果にも強い構造となる。
程数を増加させることなく、完全空乏型ＳＯＩ・ＭＯＳ
ＦＥＴ１２のＳＯＩ層の膜厚ＴSOI １及びボロン濃度Ｎ
Ａ１の両方を部分空乏型ＳＯＩ・ＭＯＳＦＥＴ１４より
低くすることができる。更に、チャネル領域の不純物濃
度のみを調整した従来例に比べ、完全空乏型ＳＯＩ・Ｍ
ＯＳＦＥＴ１２と部分空乏型ＳＯＩ・ＭＯＳＦＥＴ１４
の間のしきい値電圧Ｖｔの差は、０．３Ｖ程度と小さく
することができる。また、完全空乏型ＳＯＩ・ＭＯＳＦ
ＥＴ１２の不純物濃度を従来例よりも高く設定できるの
で、ショートチャネル効果にも強い構造となる。
【００２４】実施形態例２ 本実施形態例は、第２の発明に係る半導体装置の実施形
態の一例である。図４（ｆ）は本実施形態例の半導体装
置の層構造を示す断面図である。本実施形態例の半導体
装置２０は、図４（ｆ）に示すように、素子分離膜４に
よって素子分離された完全空乏型ＳＯＩ・ＭＯＳＦＥＴ
１２と部分空乏型ＳＯＩ・ＭＯＳＦＥＴ１４とを同一Ｓ
ＯＩ基板上に備えている。ＳＯＩ基板は、シリコン基板
１上に埋込酸化膜２とＳＯＩ層３とを備えている。半導
体装置１０の部分空乏型ＳＯＩ・ＭＯＳＦＥＴ１２で
は、ＳＯＩ層３の膜厚ＴSOI ２は、ＴSOI ２＝５９ｎｍ
であり、チャネル領域のボロン濃度ＮA２は、ＮA２＝５
×１０17cm-3である。一方、完全空乏型ＳＯＩ・ＭＯＳ
ＦＥＴ１４では、ＳＯＩ層３の膜厚ＴSOI １は、ＴSOI
１＝５６ｎｍであり、チャネル領域のボロン濃度ＮA１
は、ＮA１＝３×１０17cm-3である。実施形態例１の半
導体装置１０とは異なり、本実施形態例の半導体装置２
０は、部分空乏型ＳＯＩ・ＭＯＳＦＥＴ１４と完全空乏
型ＳＯＩ・ＭＯＳＦＥＴ１２とは同じ膜厚のゲート酸化
膜５を有する。
態の一例である。図４（ｆ）は本実施形態例の半導体装
置の層構造を示す断面図である。本実施形態例の半導体
装置２０は、図４（ｆ）に示すように、素子分離膜４に
よって素子分離された完全空乏型ＳＯＩ・ＭＯＳＦＥＴ
１２と部分空乏型ＳＯＩ・ＭＯＳＦＥＴ１４とを同一Ｓ
ＯＩ基板上に備えている。ＳＯＩ基板は、シリコン基板
１上に埋込酸化膜２とＳＯＩ層３とを備えている。半導
体装置１０の部分空乏型ＳＯＩ・ＭＯＳＦＥＴ１２で
は、ＳＯＩ層３の膜厚ＴSOI ２は、ＴSOI ２＝５９ｎｍ
であり、チャネル領域のボロン濃度ＮA２は、ＮA２＝５
×１０17cm-3である。一方、完全空乏型ＳＯＩ・ＭＯＳ
ＦＥＴ１４では、ＳＯＩ層３の膜厚ＴSOI １は、ＴSOI
１＝５６ｎｍであり、チャネル領域のボロン濃度ＮA１
は、ＮA１＝３×１０17cm-3である。実施形態例１の半
導体装置１０とは異なり、本実施形態例の半導体装置２
０は、部分空乏型ＳＯＩ・ＭＯＳＦＥＴ１４と完全空乏
型ＳＯＩ・ＭＯＳＦＥＴ１２とは同じ膜厚のゲート酸化
膜５を有する。
【００２５】次に、図３及び図４を参照して、実施形態
例２の半導体装置２０の製造方法を説明する。図３
（ａ）から（ｃ）及び図４（ｄ）〜（ｆ）は半導体装置
２０を製造する各工程での層構造を示す断面図である。
先ず、図３（ａ）に示すように、シリコン基板１上に埋
込酸化膜２、ＳＯＩ層３を順次有するＳＯＩ基板上に素
子分離酸化膜４を成膜して、完全空乏型ＳＯＩ・ＭＯＳ
ＦＥＴ形成領域１２及び部分空乏型ＳＯＩ・ＭＯＳＦＥ
Ｔ形成領域１４を形成する。素子分離酸化膜４を形成し
た後のＳＯＩ層３の膜厚は、例えば６５ｎｍに設定す
る。次いで、しきい値制御用のゲートボロン注入をＳＯ
Ｉ層３に行う。このゲートボロン注入のドーズ量は、例
えば５×１０17cm-3に設定する。次に、図３（ｂ）に示
すように、ＳＯＩ基板上に膜厚１０ｎｍの第１ゲート酸
化膜８を成長させる。このとき、第１ゲート酸化膜の成
膜によりＳＯＩ層３の表層のシリコンが消費されるた
め、ＳＯＩ層３の膜厚は約６０ｎｍとなる。
例２の半導体装置２０の製造方法を説明する。図３
（ａ）から（ｃ）及び図４（ｄ）〜（ｆ）は半導体装置
２０を製造する各工程での層構造を示す断面図である。
先ず、図３（ａ）に示すように、シリコン基板１上に埋
込酸化膜２、ＳＯＩ層３を順次有するＳＯＩ基板上に素
子分離酸化膜４を成膜して、完全空乏型ＳＯＩ・ＭＯＳ
ＦＥＴ形成領域１２及び部分空乏型ＳＯＩ・ＭＯＳＦＥ
Ｔ形成領域１４を形成する。素子分離酸化膜４を形成し
た後のＳＯＩ層３の膜厚は、例えば６５ｎｍに設定す
る。次いで、しきい値制御用のゲートボロン注入をＳＯ
Ｉ層３に行う。このゲートボロン注入のドーズ量は、例
えば５×１０17cm-3に設定する。次に、図３（ｂ）に示
すように、ＳＯＩ基板上に膜厚１０ｎｍの第１ゲート酸
化膜８を成長させる。このとき、第１ゲート酸化膜の成
膜によりＳＯＩ層３の表層のシリコンが消費されるた
め、ＳＯＩ層３の膜厚は約６０ｎｍとなる。
【００２６】次に、図３（ｃ）に示すように、フォトリ
ソグラフィとエッチングによりレジストからなるマスク
を部分空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域１４に形成
し、完全空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域１２の第
１ゲート酸化膜８を選択的に除去する。図４（ｃ）中、
５は部分空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域１４に残
留する第１ゲート酸化膜を意味する。
ソグラフィとエッチングによりレジストからなるマスク
を部分空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域１４に形成
し、完全空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域１２の第
１ゲート酸化膜８を選択的に除去する。図４（ｃ）中、
５は部分空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域１４に残
留する第１ゲート酸化膜を意味する。
【００２７】次に、図４（ｄ）に示すように、レジスト
マスクを除去し、ＳＯＩ基板全域に第２ゲート酸化膜９
を成膜する。この時、第１ゲート酸化膜８を取り除いた
完全空乏型ＭＯＳＦＥＴ形成領域１２では、ゲート酸化
膜９の膜厚は８ｎｍになり、ＳＯＩ層３の膜厚は５６ｎ
ｍとなる。また、完全空乏型ＳＯＩ・ＭＯＳＦＥＴ形成
領域１２では、チャネル領域のボロンが第１ゲート酸化
膜の成膜時に第１ゲート酸化膜８中に取り込まれ、次い
で酸化膜エッチング時に失われるため、チャネル領域の
ボロン濃度は、５×１０17cm-3から３×１０17cm-3に低
下する。一方、第１のゲート酸化膜５が残された部分空
乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域１４上のゲート酸化
膜の膜厚は、追加酸化になるために、１２ｎｍになり、
ＳＯＩ層３の膜厚は５９ｎｍとなる。
マスクを除去し、ＳＯＩ基板全域に第２ゲート酸化膜９
を成膜する。この時、第１ゲート酸化膜８を取り除いた
完全空乏型ＭＯＳＦＥＴ形成領域１２では、ゲート酸化
膜９の膜厚は８ｎｍになり、ＳＯＩ層３の膜厚は５６ｎ
ｍとなる。また、完全空乏型ＳＯＩ・ＭＯＳＦＥＴ形成
領域１２では、チャネル領域のボロンが第１ゲート酸化
膜の成膜時に第１ゲート酸化膜８中に取り込まれ、次い
で酸化膜エッチング時に失われるため、チャネル領域の
ボロン濃度は、５×１０17cm-3から３×１０17cm-3に低
下する。一方、第１のゲート酸化膜５が残された部分空
乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域１４上のゲート酸化
膜の膜厚は、追加酸化になるために、１２ｎｍになり、
ＳＯＩ層３の膜厚は５９ｎｍとなる。
【００２８】次に、図４（ｅ）に示すように、完全空乏
型ＳＯＩ・ＭＯＳＦＥＴ形成領域１２及び部分空乏型Ｓ
ＯＩ・ＭＯＳＦＥＴ形成領域１４から第２ゲート酸化膜
９を全て取り除く。続いて、図２（ｆ）に示すように、
膜厚８ｎｍの第３ゲート酸化膜２３を成長させ、次いで
ゲート電極６を形成する。
型ＳＯＩ・ＭＯＳＦＥＴ形成領域１２及び部分空乏型Ｓ
ＯＩ・ＭＯＳＦＥＴ形成領域１４から第２ゲート酸化膜
９を全て取り除く。続いて、図２（ｆ）に示すように、
膜厚８ｎｍの第３ゲート酸化膜２３を成長させ、次いで
ゲート電極６を形成する。
【００２９】実施形態例２では、完全空乏型ＳＯＩ・Ｍ
ＯＳＦＥＴ１２と部分空乏型ＳＯＩ・ＭＯＳＦＥＴ１４
とは、実施形態例１と同様に、それぞれ異なるＳＯＩ膜
厚と不純物濃度を有し、一方、ゲート酸化膜として同じ
膜厚のゲート酸化膜２３を有する。
ＯＳＦＥＴ１２と部分空乏型ＳＯＩ・ＭＯＳＦＥＴ１４
とは、実施形態例１と同様に、それぞれ異なるＳＯＩ膜
厚と不純物濃度を有し、一方、ゲート酸化膜として同じ
膜厚のゲート酸化膜２３を有する。
【００３０】
【発明の効果】本発明によれば、完全空乏型ＳＯＩ・Ｍ
ＯＳＦＥＴのゲート酸化膜の膜厚、ＳＯＩ層の膜厚及び
チャネル領域の不純物濃度を、部分空乏型ＳＯＩ・ＭＯ
ＳＦＥＴのゲート酸化膜の膜厚、ＳＯＩ層の膜厚及びチ
ャネル領域の不純物濃度より小さな値にすることによ
り、チャネル領域の不純物濃度制御によることなく、ま
た、従来に比べて工数を増やすことなく、同一基板上に
しきい値電圧の差の小さい良好な特性を有する完全空乏
型ＭＯＳＦＥＴと部分空乏型ＭＯＳＦＥＴとを有する半
導体装置を実現している。本発明方法は、本発明に係る
半導体装置を製造する好適な方法を実現している。
ＯＳＦＥＴのゲート酸化膜の膜厚、ＳＯＩ層の膜厚及び
チャネル領域の不純物濃度を、部分空乏型ＳＯＩ・ＭＯ
ＳＦＥＴのゲート酸化膜の膜厚、ＳＯＩ層の膜厚及びチ
ャネル領域の不純物濃度より小さな値にすることによ
り、チャネル領域の不純物濃度制御によることなく、ま
た、従来に比べて工数を増やすことなく、同一基板上に
しきい値電圧の差の小さい良好な特性を有する完全空乏
型ＭＯＳＦＥＴと部分空乏型ＭＯＳＦＥＴとを有する半
導体装置を実現している。本発明方法は、本発明に係る
半導体装置を製造する好適な方法を実現している。
【図１】図１（ａ）から（ｃ）は、それぞれ、実施形態
例１の半導体装置を製造する各工程での層構造を示す断
面図である。
例１の半導体装置を製造する各工程での層構造を示す断
面図である。
【図２】図２（ｄ）と（ｅ）は、それぞれ、図１（ｃ）
に続いて、実施形態例１の半導体装置を製造する各工程
での層構造を示す断面図である。
に続いて、実施形態例１の半導体装置を製造する各工程
での層構造を示す断面図である。
【図３】図３（ａ）から（ｃ）は、それぞれ、実施形態
例２の半導体装置を製造する各工程での層構造を示す断
面図である。
例２の半導体装置を製造する各工程での層構造を示す断
面図である。
【図４】図４（ｄ）から（ｆ）は、それぞれ、図３
（ｃ）に続いて、実施形態例２の半導体装置を製造する
各工程での層構造を示す断面図である。
（ｃ）に続いて、実施形態例２の半導体装置を製造する
各工程での層構造を示す断面図である。
【図５】図５（ａ）から（ｄ）は、それぞれ、従来の半
導体装置を製造する各工程での層構造を示す断面図であ
る。
導体装置を製造する各工程での層構造を示す断面図であ
る。
１ シリコン基板 ２ 埋込酸化膜 ３ ＳＯＩ層 ４ 素子分離酸化膜 ５ 部分空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域の第１ゲ
ート酸化膜 ６ ゲート電極 ８ 第１ゲート酸化膜 １０ 実施形態例１の半導体装置 １２ 完全空乏型ＳＯＩ・ＭＯＳＦＥＴ及びその形成領
域 １４ 部分空乏型ＳＯＩ・ＭＯＳＦＥＴ及びその形成領
域 ２０ 実施形態例２の半導体装置
ート酸化膜 ６ ゲート電極 ８ 第１ゲート酸化膜 １０ 実施形態例１の半導体装置 １２ 完全空乏型ＳＯＩ・ＭＯＳＦＥＴ及びその形成領
域 １４ 部分空乏型ＳＯＩ・ＭＯＳＦＥＴ及びその形成領
域 ２０ 実施形態例２の半導体装置
Claims (7)
- 【請求項１】 部分空乏型ＳＯＩ・ＭＯＳＦＥＴと完全
空乏型ＳＯＩ・ＭＯＳＦＥＴとを同一基板上に備えた半
導体装置において、 完全空乏型ＳＯＩ・ＭＯＳＦＥＴのゲート酸化膜の膜
厚、ＳＯＩ層の膜厚及びチャネル領域の不純物濃度が、
部分空乏型ＳＯＩ・ＭＯＳＦＥＴのゲート酸化膜の膜
厚、ＳＯＩ層の膜厚及びチャネル領域の不純物濃度よ
り、それぞれ、小さな値であることを特徴とする半導体
装置。 - 【請求項２】 部分空乏型ＳＯＩ・ＭＯＳＦＥＴと完全
空乏型ＳＯＩ・ＭＯＳＦＥＴとを同一基板上に備えた半
導体装置において、 完全空乏型ＳＯＩ・ＭＯＳＦＥＴ及び部分空乏型ＳＯＩ
・ＭＯＳＦＥＴは、それぞれ、同じ膜厚のゲート酸化膜
を有し、かつ完全空乏型ＳＯＩ・ＭＯＳＦＥＴのＳＯＩ
層の膜厚及びチャネル領域の不純物濃度が、部分空乏型
ＳＯＩ・ＭＯＳＦＥＴのＳＯＩ層の膜厚及びチャネル領
域の不純物濃度より、それぞれ、小さな値であることを
特徴とする半導体装置。 - 【請求項３】 請求項１に記載の半導体装置を製造する
方法において、 シリコン基板上に埋込酸化膜及びＳＯＩ層を順次有する
ＳＯＩ基板のＳＯＩ層を素子分離して完全空乏型ＳＯＩ
・ＭＯＳＦＥＴ形成領域及び部分空乏型ＳＯＩ・ＭＯＳ
ＦＥＴ形成領域を形成する工程と、 完全空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域及び部分空乏
型ＳＯＩ・ＭＯＳＦＥＴ形成領域の双方のＳＯＩ層にし
きい値制御用として同じ不純物を同じドーズ量で注入す
る注入工程と、 次いで、双方の領域のＳＯＩ層上に第１のゲート酸化膜
を成膜する第１のゲート酸化膜成膜工程と、 完全空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域のＳＯＩ層上
の第１のゲート酸化膜を除去する工程と、 部分空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域のゲート酸化
膜より膜厚の薄いゲート酸化膜を完全空乏型ＳＯＩ・Ｍ
ＯＳＦＥＴ形成領域に成膜する工程とを備えていること
を特徴とする半導体装置の製造方法。 - 【請求項４】 請求項２に記載の半導体装置を製造する
方法において、 シリコン基板上に埋込酸化膜及びＳＯＩ層を順次有する
ＳＯＩ基板のＳＯＩ層を素子分離して完全空乏型ＳＯＩ
・ＭＯＳＦＥＴ形成領域及び部分空乏型ＳＯＩ・ＭＯＳ
ＦＥＴ形成領域を形成する工程と、 完全空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域及び部分空乏
型ＳＯＩ・ＭＯＳＦＥＴ形成領域の双方のＳＯＩ層にし
きい値制御用として同じ不純物を同じドーズ量で注入す
る注入工程と、 次いで、双方の領域のＳＯＩ層上に第１のゲート酸化膜
を成膜する第１のゲート酸化膜成膜工程と、 完全空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域のＳＯＩ層上
の第１のゲート酸化膜を除去する工程と、 部分空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域のゲート酸化
膜より膜厚の薄いゲート酸化膜を完全空乏型ＳＯＩ・Ｍ
ＯＳＦＥＴ形成領域に成膜する工程と完全空乏型ＳＯＩ
・ＭＯＳＦＥＴ形成領域及び部分空乏型ＳＯＩ・ＭＯＳ
ＦＥＴ形成領域の双方のＳＯＩ層上のゲート酸化膜を除
去する工程と、 次いで、完全空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域及び
部分空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域の双方のＳＯ
Ｉ層上に新たなゲート酸化膜を成膜する工程とを備えて
いることを特徴とする半導体装置の製造方法。 - 【請求項５】 完全空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領
域及び部分空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域の双方
のＳＯＩ層上に新たなゲート酸化膜を成膜する工程で
は、完全空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域及び部分
空乏型ＳＯＩ・ＭＯＳＦＥＴ形成領域の双方のＳＯＩ層
上に同じ膜厚のゲート酸化膜を成膜することを特徴とす
る請求項４に記載の半導体装置の製造方法。 - 【請求項６】 部分空乏型ＳＯＩ・ＭＯＳＦＥＴ及び完
全空乏型ＳＯＩ・ＭＯＳＦＥＴがｎ型チャネルＭＯＳＦ
ＥＴであって、 注入工程でボロンを注入することを特徴とする請求項３
から５のうちのいずれか１項に記載の半導体装置の製造
方法。 - 【請求項７】 第１のゲート酸化膜の成膜工程では、熱
酸化法によりゲート酸化膜を成膜することを特徴とする
請求項３から６のうちのいずれか１項に記載の半導体装
置の製造方法。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6495898B1 (en) | 2000-02-17 | 2002-12-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US6809381B2 (en) | 2001-10-11 | 2004-10-26 | Oki Electric Industry Co, Ltd. | Semiconductor memory device having full depletion type logic transistors and partial depletion type memory transistors |
| US7005706B2 (en) | 2002-10-25 | 2006-02-28 | Oki Electric Industry Co., Ltd. | Semiconductor device having fully and partially depleted SOI elements on a substrate |
| US7098146B2 (en) | 2001-12-25 | 2006-08-29 | Kabushiki Kaisha Toshiba | Semiconductor device having patterned SOI structure and method for fabricating the same |
| KR101333281B1 (ko) * | 2011-03-11 | 2013-11-27 | 소이텍 | 반도체 장치들의 제조를 위한 다층 구조들 및 공정 |
Families Citing this family (74)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000075981A1 (fr) * | 1999-06-03 | 2000-12-14 | Asahi Kasei Microsystems Co., Ltd. | Procede de fabrication d'un dispositif a semi-conducteurs |
| US6531738B1 (en) * | 1999-08-31 | 2003-03-11 | Matsushita Electricindustrial Co., Ltd. | High voltage SOI semiconductor device |
| KR100675317B1 (ko) * | 1999-12-30 | 2007-01-26 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터 및 그의 제조방법 |
| US6492838B2 (en) * | 2001-04-11 | 2002-12-10 | Hewlett-Packard Company | System and method for improving performance of dynamic circuits |
| JP2003060199A (ja) | 2001-08-10 | 2003-02-28 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| US6551937B2 (en) * | 2001-08-23 | 2003-04-22 | Institute Of Microelectronics | Process for device using partial SOI |
| US6900501B2 (en) * | 2001-11-02 | 2005-05-31 | Cree Microwave, Inc. | Silicon on insulator device with improved heat removal |
| US6747318B1 (en) * | 2001-12-13 | 2004-06-08 | Lsi Logic Corporation | Buried channel devices and a process for their fabrication simultaneously with surface channel devices to produce transistors and capacitors with multiple electrical gate oxides |
| JP3918741B2 (ja) * | 2002-03-28 | 2007-05-23 | セイコーエプソン株式会社 | 電気光学装置の製造方法、及び半導体装置の製造方法 |
| US6855988B2 (en) * | 2002-07-08 | 2005-02-15 | Viciciv Technology | Semiconductor switching devices |
| US6828689B2 (en) * | 2002-07-08 | 2004-12-07 | Vi Ci Civ | Semiconductor latches and SRAM devices |
| US6998722B2 (en) * | 2002-07-08 | 2006-02-14 | Viciciv Technology | Semiconductor latches and SRAM devices |
| US6856030B2 (en) * | 2002-07-08 | 2005-02-15 | Viciciv Technology | Semiconductor latches and SRAM devices |
| US20040004251A1 (en) * | 2002-07-08 | 2004-01-08 | Madurawe Raminda U. | Insulated-gate field-effect thin film transistors |
| JP3916536B2 (ja) * | 2002-09-02 | 2007-05-16 | 沖電気工業株式会社 | Ｌｓｉデバイスの製造方法 |
| US6720619B1 (en) * | 2002-12-13 | 2004-04-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator chip incorporating partially-depleted, fully-depleted, and multiple-gate devices |
| KR100489802B1 (ko) * | 2002-12-18 | 2005-05-16 | 한국전자통신연구원 | 고전압 및 저전압 소자의 구조와 그 제조 방법 |
| JP2004239704A (ja) * | 2003-02-05 | 2004-08-26 | Renesas Technology Corp | カンチレバーおよびその製造方法 |
| US6855606B2 (en) * | 2003-02-20 | 2005-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor nano-rod devices |
| US7141459B2 (en) | 2003-03-12 | 2006-11-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicon-on-insulator ULSI devices with multiple silicon film thicknesses |
| US6900502B2 (en) * | 2003-04-03 | 2005-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained channel on insulator device |
| JP2004311858A (ja) * | 2003-04-10 | 2004-11-04 | Nec Electronics Corp | 半導体集積回路装置 |
| US6882025B2 (en) * | 2003-04-25 | 2005-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained-channel transistor and methods of manufacture |
| US7074656B2 (en) * | 2003-04-29 | 2006-07-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Doping of semiconductor fin devices |
| US6867433B2 (en) | 2003-04-30 | 2005-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors |
| CN100454499C (zh) * | 2003-06-04 | 2009-01-21 | 大见忠弘 | 半导体装置及其制造方法 |
| US7005330B2 (en) * | 2003-06-27 | 2006-02-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for forming the gate electrode in a multiple-gate transistor |
| US20050012087A1 (en) * | 2003-07-15 | 2005-01-20 | Yi-Ming Sheu | Self-aligned MOSFET having an oxide region below the channel |
| US7078742B2 (en) * | 2003-07-25 | 2006-07-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained-channel semiconductor structure and method of fabricating the same |
| US6940705B2 (en) * | 2003-07-25 | 2005-09-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Capacitor with enhanced performance and method of manufacture |
| US6936881B2 (en) * | 2003-07-25 | 2005-08-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Capacitor that includes high permittivity capacitor dielectric |
| US7301206B2 (en) * | 2003-08-01 | 2007-11-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors |
| US7101742B2 (en) * | 2003-08-12 | 2006-09-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained channel complementary field-effect transistors and methods of manufacture |
| US7112495B2 (en) * | 2003-08-15 | 2006-09-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit |
| US20050035369A1 (en) * | 2003-08-15 | 2005-02-17 | Chun-Chieh Lin | Structure and method of forming integrated circuits utilizing strained channel transistors |
| US6974755B2 (en) * | 2003-08-15 | 2005-12-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Isolation structure with nitrogen-containing liner and methods of manufacture |
| US7071052B2 (en) | 2003-08-18 | 2006-07-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Resistor with reduced leakage |
| US7888201B2 (en) * | 2003-11-04 | 2011-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors |
| US7180134B2 (en) * | 2004-01-30 | 2007-02-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and structures for planar and multiple-gate transistors formed on SOI |
| US20050186722A1 (en) * | 2004-02-25 | 2005-08-25 | Kuan-Lun Cheng | Method and structure for CMOS device with stress relaxed by ion implantation of carbon or oxygen containing ions |
| KR100549008B1 (ko) * | 2004-03-17 | 2006-02-02 | 삼성전자주식회사 | 등방성식각 기술을 사용하여 핀 전계효과 트랜지스터를제조하는 방법 |
| US20050266632A1 (en) * | 2004-05-26 | 2005-12-01 | Yun-Hsiu Chen | Integrated circuit with strained and non-strained transistors, and method of forming thereof |
| US7452778B2 (en) | 2004-06-10 | 2008-11-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor nano-wire devices and methods of fabrication |
| WO2006038164A1 (en) * | 2004-10-08 | 2006-04-13 | Koninklijke Philips Electronics N.V. | Semiconductor device having substrate comprising layer with different thicknesses and method of manufacturing the same |
| US7235433B2 (en) * | 2004-11-01 | 2007-06-26 | Advanced Micro Devices, Inc. | Silicon-on-insulator semiconductor device with silicon layers having different crystal orientations and method of forming the silicon-on-insulator semiconductor device |
| US7198993B2 (en) * | 2004-12-13 | 2007-04-03 | Texas Instruments Incorporated | Method of fabricating a combined fully-depleted silicon-on-insulator (FD-SOI) and partially-depleted silicon-on-insulator (PD-SOI) devices |
| JP2006179635A (ja) * | 2004-12-22 | 2006-07-06 | Nec Electronics Corp | Ｃｍｏｓ半導体装置 |
| US7410841B2 (en) * | 2005-03-28 | 2008-08-12 | Texas Instruments Incorporated | Building fully-depleted and partially-depleted transistors on same chip |
| US7291521B2 (en) * | 2005-04-25 | 2007-11-06 | Freescale Semiconductor, Inc. | Self correcting suppression of threshold voltage variation in fully depleted transistors |
| DE102005022763B4 (de) * | 2005-05-18 | 2018-02-01 | Infineon Technologies Ag | Elektronische Schaltkreis-Anordnung und Verfahren zum Herstellen eines elektronischen Schaltkreises |
| JP5230899B2 (ja) * | 2005-07-12 | 2013-07-10 | 日本電気株式会社 | 半導体装置の製造方法 |
| US7790527B2 (en) * | 2006-02-03 | 2010-09-07 | International Business Machines Corporation | High-voltage silicon-on-insulator transistors and methods of manufacturing the same |
| CN100440537C (zh) * | 2006-04-11 | 2008-12-03 | 北京大学深圳研究生院 | 一种部分耗尽的soi mos晶体管及其制作方法 |
| FR2905519B1 (fr) * | 2006-08-31 | 2008-12-19 | St Microelectronics Sa | Procede de fabrication de circuit integre a transistors completement depletes et partiellement depletes |
| US8558278B2 (en) * | 2007-01-16 | 2013-10-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained transistor with optimized drive current and method of forming |
| US7947981B2 (en) * | 2007-01-30 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US8581260B2 (en) * | 2007-02-22 | 2013-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a memory |
| KR101420603B1 (ko) * | 2007-06-29 | 2014-07-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제조 방법 |
| US7943961B2 (en) * | 2008-03-13 | 2011-05-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strain bars in stressed layers of MOS devices |
| US7808051B2 (en) * | 2008-09-29 | 2010-10-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Standard cell without OD space effect in Y-direction |
| US8420455B2 (en) * | 2010-05-12 | 2013-04-16 | International Business Machines Corporation | Generation of multiple diameter nanowire field effect transistors |
| CN101937930A (zh) * | 2010-08-31 | 2011-01-05 | 清华大学 | 一种高性能场效应晶体管及其形成方法 |
| CN102646592B (zh) * | 2011-05-03 | 2014-12-03 | 京东方科技集团股份有限公司 | 薄膜场效应晶体管器件及其制备方法 |
| US8563376B2 (en) | 2011-12-16 | 2013-10-22 | International Business Machines Corporation | Hybrid CMOS nanowire mesh device and bulk CMOS device |
| US8722472B2 (en) | 2011-12-16 | 2014-05-13 | International Business Machines Corporation | Hybrid CMOS nanowire mesh device and FINFET device |
| US8709888B2 (en) | 2011-12-16 | 2014-04-29 | International Business Machines Corporation | Hybrid CMOS nanowire mesh device and PDSOI device |
| US8587068B2 (en) | 2012-01-26 | 2013-11-19 | International Business Machines Corporation | SRAM with hybrid FinFET and planar transistors |
| US10109492B2 (en) * | 2013-02-25 | 2018-10-23 | Globalfoundries Inc. | Method of forming a high quality interfacial layer for a semiconductor device by performing a low temperature ALD process |
| US9252228B2 (en) * | 2013-11-29 | 2016-02-02 | Qualcomm Incorporated | Threshold voltage adjustment in metal oxide semiconductor field effect transistor with silicon oxynitride polysilicon gate stack on fully depleted silicon-on-insulator |
| US9786755B2 (en) | 2015-03-18 | 2017-10-10 | Stmicroelectronics (Crolles 2) Sas | Process for producing, from an SOI and in particular an FDSOI type substrate, transistors having gate oxides of different thicknesses, and corresponding integrated circuit |
| US9978848B2 (en) * | 2015-07-17 | 2018-05-22 | Avago Technologies General Ip (Singapore) Pte. Ltd. | UTBB FDSOI split gate devices |
| FR3051973B1 (fr) * | 2016-05-24 | 2018-10-19 | X-Fab France | Procede de formation de transistors pdsoi et fdsoi sur un meme substrat |
| US10062712B1 (en) * | 2017-07-26 | 2018-08-28 | Newport Fab, Llc | Method to fabricate both FD-SOI and PD-SOI devices within a single integrated circuit |
| US11348944B2 (en) | 2020-04-17 | 2022-05-31 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor wafer with devices having different top layer thicknesses |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5081058A (en) * | 1987-12-17 | 1992-01-14 | Nec Corporation | Method of manufacturing an insulated gate field effect transistor allowing precise control of operating characteristics |
| DE69223009T2 (de) * | 1991-08-02 | 1998-04-02 | Canon Kk | Flüssigkristall-Anzeigeeinheit |
| JP3502397B2 (ja) | 1991-10-25 | 2004-03-02 | 株式会社東芝 | 半導体装置 |
| US5145802A (en) * | 1991-11-12 | 1992-09-08 | United Technologies Corporation | Method of making SOI circuit with buried connectors |
| US5479033A (en) * | 1994-05-27 | 1995-12-26 | Sandia Corporation | Complementary junction heterostructure field-effect transistor |
| JPH0837312A (ja) | 1994-07-25 | 1996-02-06 | Sony Corp | Ｓｏｉ型半導体装置及びその製造方法 |
| JP3497627B2 (ja) * | 1994-12-08 | 2004-02-16 | 株式会社東芝 | 半導体装置およびその製造方法 |
| DE19532380A1 (de) * | 1995-09-01 | 1997-03-06 | Siemens Ag | Verfahren zur Kontaktlochherstellung |
| JPH09135030A (ja) | 1995-11-08 | 1997-05-20 | Hitachi Ltd | 半導体集積回路装置およびそれを用いたコンピュータシステム、ならびに半導体集積回路装置の製造方法 |
-
1998
- 1998-04-15 JP JP10456398A patent/JP3265569B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-08 US US09/288,314 patent/US6222234B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6495898B1 (en) | 2000-02-17 | 2002-12-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US6627512B2 (en) | 2000-02-17 | 2003-09-30 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| DE10051579B4 (de) * | 2000-02-17 | 2005-11-10 | Mitsubishi Denki K.K. | Halbleitervorrichtung mit kombinierter Grabenisolationsstruktur in einem SOI-Substrat und Verfahren zu deren Herstellung |
| US6809381B2 (en) | 2001-10-11 | 2004-10-26 | Oki Electric Industry Co, Ltd. | Semiconductor memory device having full depletion type logic transistors and partial depletion type memory transistors |
| US7064389B2 (en) | 2001-10-11 | 2006-06-20 | Oki Electric Industry Co., Ltd. | Semiconductor memory device having full depletive type logic transistors and partial depletion type memory transistors |
| US7507610B2 (en) | 2001-10-11 | 2009-03-24 | Oki Semiconductor Co., Ltd. | Semiconductor memory device having full depletion type logic transistors and partial depletion type memory transistors |
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