JP2005142322A - キャパシタ及びその製造方法、並びに半導体装置及びその製造方法 - Google Patents

キャパシタ及びその製造方法、並びに半導体装置及びその製造方法 Download PDF

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Abstract

【課題】良好な電気的特性を有するキャパシタ及びその製造方法並びにそのキャパシタを用いた半導体装置及びその製造方法を提供する。
【解決手段】 支持基板上に形成された下部電極１８と、下部電極上に形成された誘電体膜２０と、誘電体膜上に形成され、多結晶質の導電膜２２と、多結晶質の導電膜上に形成された非晶質の導電膜２４とを含む上部電極２８とを有している。水素や水を遮断し得る非晶質の導電膜が上部電極に含まれているため、水素や水が誘電体膜に達するのを防止することができる。このため、酸化物より成る誘電体膜が水素により還元されるのを防止することができ、電気的特性の良好なキャパシタを提供することができる。
【選択図】 図１

Description

本発明は、キャパシタ及びその製造方法、並びに半導体装置及びその製造方法に係り、特に、高誘電体又は強誘電体より成る誘電体膜を用いたキャパシタ及びその製造方法、並びに半導体装置及びその製造方法に関する。
回路配線基板上に実装されたＬＳＩ（Large Scale Integrated circuit）等の近傍には、電源電圧変動や高周波ノイズによる誤動作を防止すべく、デカップリングキャパシタが実装される。
デカップリングキャパシタは、回路配線基板と別個の支持基板を用いて構成されており、回路配線基板上に適宜実装される。
近時では、ＬＳＩ等の高速化や低消費電力化に伴って、デカップリングキャパシタの特性を向上することが求められている。また、ＬＳＩ等の小型化に伴い、デカップリングキャパシタの小型化も要請されている。
そこで、デカップリングキャパシタの小型化の要請を満たしつつ、静電容量を向上する技術が提案されている。
図２４は、提案されているデカップリングキャパシタを示す断面図である。
図２４に示すように、支持基板１１０上には、例えばＰｔより成る下部電極１１８が形成されている。
下部電極１１８上には、高誘電体であるＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３）より成る誘電体膜１２０が形成されている。誘電体膜１２０の膜厚は、例えば２００ｎｍとなっている。
誘電体膜１２０上には、例えばＰｔより成る上部電極１２８が形成されている。
下部電極１１８と誘電体膜１２０と上部電極１２８とによりキャパシタ部１３０が構成されている。
キャパシタ部１３０が形成された支持基板１１０上には、ポリイミドより成る保護膜１３２が形成されている。
保護膜１３２には、上部電極１２８に達する開口部１３４ａと、下部電極１１８に達する開口部１３４ｂとが形成されている。
開口部１３４ａ、１３４ｂ内には、ビア１３６ａ、１３６ｂが形成されている。
ビア１３６ａ、１３６ｂ上には、半田バンプ１３８ａ、１３８ｂが形成されている。
キャパシタ部１３０の上部電極１２８は、ビア１３４ａ及び半田バンプ１３８ａ等を介して、例えば回路配線基板（図示せず）の電源線に電気的に接続される。
キャパシタ部１３０の下部電極１１８は、ビア１３４ｂ及び半田バンプ１３８ｂ等を介して、例えば回路配線基板（図示せず）の接地線に電気的に接続される。
こうして、提案されているデカップリングキャパシタが構成されている。
図２４に示すデカップリングキャパシタによれば、誘電体膜１２０の材料として高誘電体が用いられており、しかも、誘電体膜１２０が薄く形成されているため、小型化の要請を満たしつつ、静電容量の向上を図ることが可能となる。
特開平８−１１６０３２号公報 特表２０００−５０９２００号公報
しかしながら、提案されているデカップリングキャパシタでは、水素や水（水蒸気）が上部電極１２８を通り抜けて誘電体膜１２０に達してしまう。即ち、例えば、上部電極１２８を形成した後のプロセスにおいて、水素を含む雰囲気や水を含む雰囲気に上部電極１２８が曝された場合には、水素や水が上部電極１２８を通り抜けて誘電体膜１２０に達してしまう。また、保護膜１３２として用いられている樹脂膜（例えば、ポリイミド、エポキシ等の樹脂膜）中に含まれている水が、上部電極１２８を通り抜けて誘電体膜１２０に達してしまう。水素や水が誘電体膜１２０に達すると、誘電体膜１２０を構成する金属酸化物が水素により還元されてしまい、誘電体膜の電気的特性が劣化してしまう。このため、提案されているデカップリングキャパシタでは、必ずしも良好な電気的特性が得られなかった。
本発明の目的は、良好な電気的特性を有するキャパシタ及びその製造方法並びにそのキャパシタを用いた半導体装置及びその製造方法を提供することにある。
上記目的は、支持基板上に形成された下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成され、多結晶質の導電膜と、前記多結晶質の導電膜上に形成された非晶質の導電膜とを含む上部電極とを有することを特徴とするキャパシタにより達成される。
また、上記目的は、半導体基板上に形成されたキャパシタを有する半導体装置であって、前記キャパシタは、下部電極と；前記下部電極上に形成された誘電体膜と；前記誘電体膜上に形成された多結晶質の導電膜と、前記多結晶質の導電膜上に形成された非晶質の導電膜とを含む上部電極とを有することを特徴とする半導体装置により達成される。
また、上記目的は、支持基板上に下部電極を形成する工程と、前記下部電極上に誘電体膜を形成する工程と、前記誘電体膜上に、多結晶質の導電膜と、前記多結晶質の導電膜上に形成された非晶質の導電膜とを含む上部電極を形成する工程とを有することを特徴とするキャパシタの製造方法により達成される。
また、上記目的は、半導体基板上にキャパシタを形成する工程を有する半導体装置の製造方法であって、前記キャパシタを形成する工程は、前記半導体基板上に下部電極を形成する工程と；前記下部電極上に誘電体膜を形成する工程と；前記誘電体膜上に、多結晶質の導電膜と非晶質の導電膜とを順次形成する工程とを有することを特徴とする半導体装置の製造方法により達成される。
以上の通り、本発明によれば、水素や水を遮断し得る非晶質の導電膜が上部電極に含まれているため、水素や水が誘電体膜に達するのを防止することができる。このため、本発明によれば、酸化物より成る誘電体膜が水素により還元されるのを防止することができ、電気的特性の良好なキャパシタを提供することができる。
また、本発明によれば、誘電体膜の側部が非晶質の絶縁膜により覆われているため、誘電体膜の側部が水素により還元されるのを防止することができる。従って、本発明によれば、より電気的特性の良好なキャパシタを提供することができる。
また、本発明によれば、上部電極が非晶質の導電膜を含んでいるため、水素や水が上部電極を通り抜けて誘電体膜に達するのを防止することができる。このため、本発明によれば、酸化物より成る誘電体膜が水素により還元されるのを防止することができる。従って、本発明によれば、良好な電気的特性を有するキャパシタを有する半導体装置を提供することができる。
［第１実施形態］
本発明の第１実施形態によるキャパシタ及びその製造方法を図１乃至図６を用いて説明する。図１は、本実施形態によるキャパシタを示す断面図である。
なお、本実施形態では、デカップリングキャパシタを例に説明するが、本発明の原理は、デカップリングキャパシタのみならず、あらゆるキャパシタに適用することができる。
（キャパシタ）
まず、本実施形態によるキャパシタについて図１を用いて説明する。図１（ａ）は、本実施形態によるキャパシタの構造を示す断面図である。図１（ｂ）は、本実施形態によるキャパシタのキャパシタ部を示す概念図である。
図１に示すように、半導体基板１０上には、絶縁膜１２が形成されている。半導体基板１０としては、例えばシリコン基板が用いられている。絶縁膜１２としては、例えばシリコン酸化膜が用いられている。半導体基板１０と絶縁膜１２とにより支持基板１４が構成されている。
なお、基板１０として絶縁性基板を用いる場合には、基板１０上に絶縁膜１２を形成しなくてもよい。
支持基板１４上には、密着層１６が形成されている。密着層１６としては、例えばＴｉＯ２層が用いられている。密着層１６は、下部電極１８と支持基板１４との密着性を確保するためのものである。
密着層１６上には、下部電極１８が形成されている。下部電極１８としては、例えばＰｔ膜が用いられている。
下部電極１８上には、誘電体膜２０が形成されている。誘電体膜２０としては、高誘電体膜又は強誘電体膜が用いられている。高誘電体膜とは、シリコン酸化膜より比誘電率が高い誘電体膜のことである。強誘電体膜とは、自発分極を有し、その自発分極が外部磁場によって反転する結晶相を含む誘電体膜のことである。ここでは、誘電体膜２０として、ＢＳＴ膜が用いられている。ＢＳＴ膜の組成は、例えばＢａ０．７Ｓｒ０．３ＴｉＯ３となっている。
誘電体膜２０上には、多結晶質の導電膜（第１の層）２２が形成されている。多結晶質の導電膜２２としては、例えばＰｔ膜が用いられている。
多結晶質の導電膜２２上には、非晶質の導電膜（第２の層）２４が形成されている。非晶質の導電膜２４としては、例えばＴａＸＳｉＹＮＺ膜が用いられている。
非晶質の導電膜２４上には、多結晶質の他の導電膜（第３の層）２６が形成されている。多結晶質の他の導電膜２６としては、Ａｕ膜が用いられている。
多結晶質の導電膜２２と非晶質の導電膜２４と多結晶質の導電膜２６とにより上部電極２８が構成されている。
本実施形態で上部電極２８をこのような構成としているのは、以下のような理由によるものである。
即ち、多結晶質の膜には、各結晶粒間に隙間、即ち、結晶粒界が存在するため、多結晶質の膜中を水素や水蒸気が通り抜けやすい。このため、単に多結晶質の膜により上部電極を構成した場合には、水素や水蒸気が上部電極を通り抜けて誘電体膜に達してしまう。水素や水蒸気が誘電体膜に達すると、金属酸化物より成る誘電体が水素により還元されてしまい、誘電体膜の劣化を招いてしまう。そうすると、良好な電気的特性を有するキャパシタが得られない。
一方、非晶質の膜には結晶粒界が存在しないため、水素や水は非晶質の膜中を通り抜けにくい。このため、非晶質の膜は、水素や水が誘電体膜に達するのを防止するバリア膜として機能する。
本実施形態では、バリア膜として機能する非晶質の膜が上部電極に含まれているため、非晶質の膜により水素や水を遮断することができる。このため、水素や水が誘電体膜に達するのを防止することができ、誘電体膜の劣化を防止することができる。このため、良好な電気的特性を有するキャパシタを得ることが可能となる。
ここで、誘電体膜２０上に非晶質の導電膜２４を直接形成することも考えられる。しかし、誘電体膜２０上に非晶質の導電膜２４を直接形成した場合には、リーク電流の増加や、静電容量の低下等を招いてしまい、所望の電気的特性が得られない。このため、誘電体膜２０と非晶質の導電膜２４との間には、多結晶質の導電膜２２を形成することを要する。
非晶質の導電膜２４上に形成された多結晶質の導電膜２６は、上部電極２８とビア３６ａとの間で良好なコンタクトを確保するためのものである。多結晶質の導電膜２６を形成しなくても、上部電極２８とビア３６ａとの間で良好なコンタクトを確保し得る場合には、非晶質の導電膜２４上に多結晶質の導電膜２６を形成しなくてもよい。
下部電極１８と誘電体膜２０と上部電極２８とによりキャパシタ部３０が構成されている。
キャパシタ部３０が形成された支持基板１４上には、保護膜３２が形成されている。保護膜３２としては、例えばポリイミド膜が用いられている。
保護膜３２には、上部電極２８に達する開口部３４ａと、下部電極１８に達する開口部３４ｂとが形成されている。
開口部３４ａ、３４ｂ内には、ビア３６ａ、３６ｂが形成されている。ビア３６ａ、３６ｂの上面は、保護膜３２上に露出している。
ビア３６ａ、３６ｂ上には、半田バンプ３８ａ、３８ｂが形成されている。
こうして、本実施形態によるキャパシタが構成されている。
本実施形態によるキャパシタは、上部電極２８に非晶質の導電膜２４が含まれていることに主な特徴がある。
提案されているキャパシタでは、上部電極を単に多結晶質の導電膜により構成しているため、水素や水が上部電極中を通り抜けてしまい、誘電体膜に達してしまう。水素や水が誘電体膜に達すると、金属酸化物より成る誘電体が水素により還元されてしまい、誘電体膜の劣化を招いてしまう。このため、提案されているキャパシタでは、必ずしも良好な電気的特性が得られなかった。
これに対し、本実施形態では、水素や水を遮断し得る非晶質の導電膜２４が上部電極２８に含まれているため、水素や水が誘電体膜２０に達するのを防止することができる。このため、本実施形態によれば、酸化物より成る誘電体膜２０が水素により還元されるのを防止することができ、電気的特性の良好なキャパシタを提供することができる。
（キャパシタの製造方法）
次に、本実施形態によるキャパシタの製造方法を図２乃至図６を用いて説明する。図２乃至図６は、本実施形態によるキャパシタの製造方法を示す工程断面図である。
まず、図２（ａ）に示すように、半導体基板１０を用意する。半導体基板１０としては、例えばシリコン基板を用いる。
次に、図２（ｂ）に示すように、半導体基板１０上に絶縁膜１２を形成する。絶縁膜１２としては、例えばシリコン酸化膜を形成する。シリコン酸化膜は、例えば熱酸化法により形成することができる。絶縁膜１２の膜厚は、例えば５００ｎｍとする。半導体基板１０と絶縁膜１２とにより支持基板１４が構成される。
次に、図２（ｃ）に示すように、支持基板１４上の全面に、例えば高周波マグネトロンスパッタ（Radio Frequency Magnetron Sputtering）法により、密着層１６を形成する。密着層１６としては、例えばＴｉＯ２層を形成する。密着層１６は、下部電極１８と支持基板１４との密着性を確保するためのものである。密着層１６の厚さは、例えば１０ｎｍ程度とする。
次に、図２（ｄ）に示すように、全面に、例えば高周波マグネトロンスパッタ法により、導電膜１８を形成する。導電膜１８は、下部電極を形成するためのものである。導電膜１８としては、例えばＰｔ膜を形成する。導電膜１８の膜厚は、例えば１００ｎｍ程度とする。
次に、フォトリソグラフィ技術を用い、密着層１６及び導電膜１８をパターニングする。密着層１６及び導電膜１８をパターニングする際には、例えばアルゴンイオンミリング等のドライエッチングを用いる。こうして、導電膜より成る下部電極１８が形成される。
次に、図３（ａ）に示すように、全面に、誘電体膜２０を形成する。誘電体膜２０を形成する際には、例えば、ゾル−ゲル法、高周波マグネトロンスパッタ法、又は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition、有機金属化学気相堆積）法等を用いることができる。誘電体膜２０としては、高誘電体膜又は強誘電体膜を形成する。ここでは、誘電体膜２０として、例えばＢＳＴ膜を形成する。誘電体膜２０の膜厚は、例えば１００ｎｍ程度とする。
次に、図３（ｂ）に示すように、多結晶質の導電膜（第１の層）２２を形成する。多結晶質の導電膜２２を形成する際には、例えば、ＤＣスパッタ法を用いる。多結晶質の導電膜２２としては、例えばＰｔ膜を形成する。多結晶質の導電膜２２の膜厚は、例えば１００ｎｍ程度とする。
次に、図３（ｃ）に示すように、非晶質の導電膜（第２の層）２４を形成する。非晶質の導電膜２４を形成する際には、例えば高周波スパッタ法を用いる。非晶質の導電膜２４としては、例えばＴａＸＳｉＹＮＺ膜を形成する。非晶質の導電膜２４の膜厚は、例えば５０ｎｍ程度とする。
非結晶の導電膜２４としてＴａＸＳｉＹＮＺ膜を形成する際には、例えば、ＴａＳｉ２より成るターゲットを用い、Ｎ２雰囲気中にて、高周波スパッタ法により、ＴａＸＳｉＹＮＺ膜を形成する。成膜室内に導入するＮ２ガスの流量比を適宜設定することにより、ＴａＸＳｉＹＮＺ膜の組成を制御することが可能である。例えば、Ｎ２ガスの流量比を３０％とした場合には、ＴａＸＳｉＹＮＺ膜の組成はＴａ２０Ｓｉ３２Ｎ４７程度となる。
次に、図４（ａ）に示すように、多結晶質の導電膜（第３の層）２６を形成する。多結晶質の導電膜２６を形成する際には、例えば高周波スパッタ法を用いる。多結晶質の導電膜２６を形成する際には、非晶質の導電膜２４を形成した後に、大気開放することなく、多結晶質の導電膜２６を連続的に形成することが望ましい。非晶質の導電膜２４を形成した後に大気開放することなく多結晶質の導電膜２６を連続的に形成するのは、非晶質の導電膜２４と多結晶質の導電膜２６との界面が汚染されるのを防止するためである。多結晶質の導電膜２６としては、例えばＡｕ膜を形成する。多結晶質の導電膜２６の膜厚は、例えば１００ｎｍ程度とする。
こうして、多結晶質の導電膜２２と非晶質の導電膜２４と多結晶質の導電膜２６とから成る積層膜２８が形成される。
次に、図４（ｂ）に示すように、フォトリソグラフィ技術を用い、積層膜２８と誘電体膜２０とを所定の形状にパターニングする。積層膜２８と誘電体膜２０をパターニングする際には、例えばドライエッチングを用いる。こうして、積層膜より成る上部電極２８が形成される。
次に、図４（ｃ）に示すように、例えばスピンコート法により、ポリイミドより成る保護膜３２を形成する。保護膜３２の膜厚は、例えば２μｍ程度とする。
次に、図５（ａ）に示すように、保護膜３２に、上部電極２８に達する開口部３４ａと下部電極１８に達する開口部３４ｂとを形成する。
次に、全面に、例えばスパッタ法により、導電膜を形成する。導電膜としては、例えばＮｉ／Ｃｕ／Ｔｉ膜を形成する。この後、フォトリソグラフィ技術を用い、開口部３４ａ、３４ｂの近傍を除く領域の導電膜をエッチング除去する。こうして、ビア３６ａ、３６ｂが形成される（図５（ｂ）参照）。
次に、図６に示すように、例えばめっき法により、ビア３６ａ、３６ｂ上に、それぞれ半田バンプ３８ａ、３８ｂを形成する。
こうして、本実施形態によるキャパシタが製造される。
（変形例（その１））
次に、本実施形態の変形例（その１）によるキャパシタを図７を用いて説明する。図７は本変形例によるキャパシタを示す断面図である。図７（ａ）は、本変形例によるキャパシタの構造を示す断面図である。図７（ｂ）は、本変形例によるキャパシタのキャパシタ部を示す概念図である。
本変形例によるキャパシタは、非晶質の導電膜２４上の多結晶質の導電膜２６ａとして、Ｃｕ膜が用いられていることに主な特徴がある。
図１に示すキャパシタでは、非晶質の導電膜２４上の多結晶質の導電膜２６としてはＡｕ膜が用いられていたが、本変形例では、非晶質の導電膜２４上の多結晶質の導電膜２６ａとしてＣｕ膜が用いられている。多結晶質の導電膜２６ａの膜厚は、例えば１００ｎｍ程度とする。多結晶質の導電膜２６ａを形成する際には、例えばＤＣスパッタ法を用いる。多結晶質の導電膜２２、非晶質の導電膜２４及び多結晶質の導電膜２６ａを形成する際には、大気開放することなく、多結晶質の導電膜２２、非晶質の導電膜２４及び多結晶質の導電膜２６ａを連続的に形成することが望ましい。多結晶質の導電膜２２、非晶質の導電膜２４及び多結晶質の導電膜２６ａを、大気開放することなく連続的に形成するのは、各導電膜の界面が汚染されるのを防止するためである。
多結晶質の導電膜２２、非晶質の導電膜２４及び多結晶質の導電膜２６ａにより、上部電極２８ａが構成されている。
下部電極１８と誘電体膜２０と上部電極２８ａとによりキャパシタ部３０ａが構成されている。
このように、本変形例によるキャパシタは、上述したように、非晶質の導電膜２４上の多結晶質の導電膜２６ａとしてＣｕ膜が用いられていることに主な特徴がある。非晶質の導電膜２４上の多結晶質の導電膜２６ａとしてＣｕ膜を用いた場合でも、図１に示すキャパシタと同様に、良好な電気的特性を有するキャパシタを提供することができる。
（変形例（その２））
次に、本実施形態の変形例（その２）によるキャパシタを図８を用いて説明する。図８は、本変形例によるキャパシタを示す断面図である。図８（ａ）は、本変形例によるキャパシタの構成を示す断面図である。図８（ｂ）は、本変形例によるキャパシタのキャパシタ部を示す概念図である。
本変形例によるキャパシタは、多結晶質の導電膜（第１の層）２２ａとしてＩｒＯ２膜が用いられており、非晶質の導電膜（第２の層）２４ａとしてＴｉＳｉＮ膜が用いられており、多結晶質の導電膜（第３の層）２６としてＡｕ膜が用いられていることに主な特徴がある。
図８に示すように、誘電体膜２０上には、多結晶質の導電膜２２ａが形成されている。多結晶質の導電膜２２ａとしては、ＩｒＯ２膜が用いられている。多結晶質の導電膜２２ａの膜厚は、例えば１００ｎｍ程度とする。多結晶質の導電膜２２ａを形成する際には、例えばＤＣスパッタ法を用いることができる。
多結晶質の導電膜２２ａ上には、非晶質の導電膜２４ａが形成されている。非晶質の導電膜２４ａとしては、ＴｉＳｉＮ層が用いられている。ＴｉＳｉＮ層の組成は、例えばＴｉ１Ｓｉ１Ｎ１とする。非晶質の導電膜２４ａの膜厚は、例えば５０ｎｍ程度とする。非晶質の導電膜２４を形成する際には、例えば高周波スパッタ法を用いることができる。
非晶質の導電膜２４ａ上には、多結晶質の導電膜２６が形成されている。多結晶質の導電膜２６としては、例えばＡｕ膜が用いられている。多結晶質の導電膜２６の膜厚は、例えば１００ｎｍ程度とする。多結晶質の導電膜２６を形成する際には、例えばＤＣスパッタ法が用いられる。多結晶質の導電膜２２ａ、非晶質の導電膜２４ａ及び多結晶質の導電膜２６を形成する際には、大気開放することなく、多結晶質の導電膜２２ａ、非晶質の導電膜２４ａ及び多結晶質の導電膜２６を連続的に形成することが望ましい。多結晶質の導電膜２２ａ、非晶質の導電膜２４ａ及び多結晶質の導電膜２６を、大気開放することなく連続的に形成するのは、各導電膜の界面が汚染されるのを防止するためである。
多結晶質の導電膜２２ａ、非晶質の導電膜２４ａ及び多結晶質の導電膜２６により、上部電極２８ｂが構成されている。
下部電極１８と誘電体膜２０と上部電極２８ｂとによりキャパシタ部３０ｂが構成されている。
このように、本変形例によるキャパシタは、上述したように、多結晶質の導電膜２２ａとしてＩｒＯ２膜が用いられており、非晶質の導電膜２４ａとしてＴｉＳｉＮ膜が用いられていることに主な特徴がある。多結晶質の導電膜２２ａとしてＩｒＯ２膜を用い、非晶質の導電膜２４ａとしてＴｉＳｉＮ膜を用いた場合でも、図１に示すキャパシタと同様に、良好な電気的特性を有するキャパシタを提供することができる。
［第２実施形態］
本発明の第２実施形態によるキャパシタ及びその製造方法を図９乃至図１２を用いて説明する。図９は、本実施形態によるキャパシタを示す断面図である。図１乃至図８に示す第１実施形態によるキャパシタ及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
（キャパシタ）
まず、本実施形態によるキャパシタを図９を用いて説明する。
本実施形態によるキャパシタは、上部電極２８ｃが多結晶質の導電膜２２と非晶質の導電膜２４とにより構成されており、ビア３６ａが非晶質の導電膜２４に直接接続されていることに主な特徴がある。
図９に示すように、誘電体膜２０上には、多結晶質の導電膜（第１の層）２２が形成されている。多結晶の導電膜２２上には、非晶質の導電膜（第２の層）２４が形成されている。多結晶質の導電膜２２と非晶質の導電膜２４とにより上部電極２８ｃが構成されている。
下部電極１８と誘電体膜２０と上部電極２８ｃとによりキャパシタ部３０ｃが構成されている。
キャパシタ部３０ｃが形成された支持基板１４上には、全面に、保護膜３２が形成されている。
保護膜３２には、上部電極２４に達する開口部３４ａと下部電極１８に達する開口部３４ｂとが形成されている。
開口部３４ａ、３４ｂ内には、ビア３６ａ、３６ｂが形成されている。ビア３６ａは、上部電極２８ｃの非晶質の導電膜２４に直接接続されている。ビア３６ａ、３６ｂの材料としては、非晶質の導電膜２４との間で良好なコンタクトが得られるような材料が用いられている。例えば、ビア３６ａ、３６ｂの材料として、例えばＮｉ／Ｃｕ／Ｔｉを用いることができる。ビア３６ａ、３６ｂの上面は、保護膜３２の表面から露出している。
ビア３６ａ、３６ｂ上には、半田バンプ３８ａ、３８ｂが形成されている。
こうして本実施形態によるキャパシタが構成されている。
このように、本実施形態によるキャパシタは、上述したように、多結晶質の導電膜２２と非晶質の導電膜２４とにより上部電極２８ｃが構成されており、ビア３４ａが非晶質の導電膜２４に直接接続されていることに主な特徴がある。本実施形態によれば、ビア３４ａの材料として、非晶質の導電膜２４との間で良好なコンタクトが得られるような材料が用いられているため、非晶質の導電膜２４にビア３４ａを直接接続した場合であっても、良好な電気的特性を有するキャパシタを提供することができる。
（キャパシタの製造方法）
次に、本実施形態によるキャパシタの製造方法を図１０乃至図１２を用いて説明する。図１０乃至図１２は、本実施形態によるキャパシタの製造方法を示す工程断面図である。
まず、非晶質の導電膜（第２の層）２４を形成する工程までは、第１実施形態によるキャパシタの製造方法と同様であるので説明を省略する（図２（ａ）乃至図３（ｃ）参照）。
次に、図１０（ａ）に示すように、非晶質の導電膜２４、多結晶質の導電膜２２及び誘電体膜２０を所定の形状にパターニングする。多結晶質の導電膜２２と非晶質の導電膜２４とにより、上部電極２８ｃが構成される。
下部電極１８と誘電体膜２０と上部電極２８ｃとによりキャパシタ部３０ｃが構成される。
次に、図１０（ｂ）に示すように、全面に、保護膜３２を形成する。保護膜３２の形成方法は、図４（ｃ）を用いて上述したキャパシタの製造方法と同様とする。
次に、図１１（ａ）に示すように、保護膜３２に、上部電極２８ｃに達する開口部３４ａと下部電極１８に達する開口部３４ｂとを形成する。開口部３４ａ、３４ｂの形成方法は、図５（ａ）を用いて上述したキャパシタの製造方法と同様とする。
この後のキャパシタの製造方法は、図５（ｂ）及び図６を用いて上述したキャパシタの製造方法と同様であるので説明を省略する（図１１（ｂ）及び図１２参照）。
こうして本実施形態によるキャパシタが製造される。
［第３実施形態］
本発明の第３実施形態によるキャパシタ及びその製造方法を図１３乃至図１６を用いて説明する。図１３は、本実施形態によるキャパシタを示す断面図である。図１乃至図１２に示す第１又は第２実施形態によるキャパシタ及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
（キャパシタ）
まず、本実施形態によるキャパシタについて図１３を用いて説明する。
本実施形態によるキャパシタは、キャパシタ部２８を覆うように非晶質の絶縁膜４０が形成されていることに主な特徴がある。
図１３に示すように、キャパシタ部２８を覆うように非晶質の絶縁膜４０が形成されている。非晶質の絶縁膜４０は、水素や水が誘電体膜２０の側部に達するのを防止するためのものである。非晶質の絶縁膜４０には結晶粒界が存在しないため、非晶質の絶縁膜４０は、水素や水を遮断するバリア膜として機能し得る。誘電体膜２０の側部が非晶質の絶縁膜４０により覆われているため、誘電体膜２０の側部が水素により還元されるのを防止することができる。非晶質の絶縁膜４０としては、例えばアルミナ（Ａｌ２Ｏ３）を用いることができる。
なお、ここでは、非晶質の絶縁膜４０としてアルミナを用いる場合を例に説明したが、非晶質の絶縁膜４０は、アルミナに限定されるものではない。例えば、非晶質の絶縁膜４０として、Ｓｉ３Ｎ４膜等を用いることができる。
なお、ここでは、キャパシタ部３０全体を覆うように非晶質の絶縁膜４０を形成したが、少なくとも誘電体膜２０の側部を覆うように非晶質の絶縁膜４０を形成すればよい。
ここで、非晶質の導電膜２４を形成せずに、非晶質の絶縁膜４０のみにより水素や水を遮断することも考えられる。しかし、非晶質の導電膜２４を形成しない場合には、ビア３６ａを介して水素や水が移動するため、誘電体膜２０に水素や水が達するのを防止することができない。従って、非晶質の導電膜２４を形成しないことは望ましくない。
非晶質の絶縁膜４０上には、保護膜３２が形成されている。
保護膜３２及び非晶質の絶縁膜４０には、上部電極２８に達する開口部３４ａと、下部電極１８に達する開口部３４ｂとが形成されている。
開口部３４ａ、３４ｂ内には、ビア３６ａ、３６ｂがそれぞれ形成されている。
ビア３６ａ、３６ｂ上には、半田バンプ３８ａ、３８ｂがそれぞれ形成されている。
こうして、本実施形態によるキャパシタが構成されている。
本実施形態によるキャパシタは、上述したように、キャパシタ部２８を覆うように非晶質の絶縁膜４０が形成されていることに主な特徴がある。
本実施形態によれば、誘電体膜２０の側部が非晶質の絶縁膜４０により覆われているため、誘電体膜２０の側部が水素により還元されるのを防止することができる。従って、本実施形態によれば、より電気的特性の良好なキャパシタを提供することができる。
（キャパシタの製造方法）
次に、本実施形態によるキャパシタの製造方法を図１４乃至図１６を用いて説明する。図１４乃至図１６は、本実施形態によるキャパシタの製造方法を示す工程断面図である。
まず、積層膜２８と強誘電体膜２０とをパターニングする工程までは、図２（ａ）乃至図４（ｂ）を用いて上述したキャパシタの製造方法と同様であるので、説明を省略する。
次に、図１４（ａ）に示すように、全面に、非晶質の絶縁膜４０を形成する。非晶質の絶縁膜４０としては、例えばアルミナ（Ａｌ２Ｏ３）を用いることができる。非晶質の絶縁膜４０は、例えばスパッタ法により形成することができる。非晶質の絶縁膜４０の膜厚は、例えば５０ｎｍ程度とする。
次に、図１４（ｂ）に示すように、全面に、例えばスピンコート法により、ポリイミドより成る保護膜３２を形成する。保護膜３２の形成方法は、例えば図４（ｃ）を用いて上述したキャパシタの製造方法と同様とする。
次に、図１５（ａ）に示すように、フォトリソグラフィ技術を用い、保護膜３２及び非晶質の絶縁膜４０に、上部電極２８に達する開口部３４ａと、下部電極１８に達する開口部３４ｂとを形成する。
この後のキャパシタの製造方法は、図５（ｂ）及び図６を用いて上述したキャパシタの製造方法と同様であるので説明を省略する（図１５（ｂ）及び図１６参照）。
こうして、本実施形態によるキャパシタが製造される。
［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法を図１７乃至図２３を用いて説明する。図１７は、本実施形態による半導体装置を示す断面図である。図１乃至図１６に示す第１乃至第３実施形態によるキャパシタ及びその製造方法等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
なお、ここでは、半導体装置としてＤＲＡＭを例に説明するが、本発明の原理は、ＤＲＡＭに限定されるものではなく、あらゆる半導体装置に適用することが可能である。
（半導体装置）
まず、本実施形態による半導体装置を図１７を用いて説明する。
図１７に示すように、半導体基板１０には、素子領域を画定する素子分離領域４２が形成されている。
素子分離領域４２により画定された素子領域４４には、ゲート絶縁膜４６が形成されている。
ゲート絶縁膜４６上には、ゲート電極４８が形成されている。ゲート電極４８は、ワード線を兼ねるものである。
ゲート電極４８の側壁部分には、サイドウォール絶縁膜５０が形成されている。
ゲート電極４８の両側の半導体基板１０内には、ソース／ドレイン拡散層５２が形成されている。
こうして、ゲート電極４８とソース／ドレイン拡散層５２とを有するトランジスタ５４が構成されている。
トランジスタ５４が形成された半導体基板１０上には、層間絶縁膜５６が形成されている。層間絶縁膜５６としては、例えばシリコン酸化膜が用いられている。
層間絶縁膜５６には、ソース／ドレイン拡散層５２に達するコンタクトホール５８が形成されている。
コンタクトホール５８内には、導体プラグ６０が埋め込まれている。
導体プラグ６０が埋め込まれた層間絶縁膜５６上には、密着層１６ａが形成されている。密着層１６ａの材料としては、例えばＡｌ、Ｃｕ等が用いられている。
密着層１６ａ上には、下部電極１８、即ち蓄積電極が形成されている。下部電極１８の材料としては、例えばＰｔが用いられている。
下部電極１８が形成された層間絶縁膜５６上には、誘電体膜２０が形成されている。誘電体膜２０としては、高誘電体膜又は強誘電体膜が用いられている。ここでは、誘電体膜２０として、例えばＢＳＴ膜が用いられている。
誘電体膜２０上には、多結晶質の導電膜（第１の層）２２が形成されている。多結晶の導電膜２２上には、非晶質の導電膜（第２の層）２４が形成されている。非晶質の導電膜２４上には、多結晶質の導電膜（第３の層）２６が形成されている。多結晶質の導電膜２２と非晶質の導電膜２４と多結晶質の導電膜２６とにより上部電極２８ｃが構成されている。
なお、ここでは、多結晶質の導電膜２２と非晶質の導電膜２４と多結晶質の導電膜２６とにより上部電極２８ｃを構成したが、多結晶質の導電膜２２と非晶質の導電膜２４とにより上部電極を構成してもよい。
下部電極１８と誘電体膜２０と上部電極２８ｃとにより、キャパシタ３０ｄが構成されている。トランジスタ５４とキャパシタ３０ｄにより、ＤＲＡＭのメモリセルが構成されている。
図１８は、本実施形態による半導体装置を示す回路図である。
図に示すように、トランジスタ５４のゲート電極はワード線４８を兼ねている。トランジスタ５４のソース／ドレイン５２の一方は、ビット線６２に接続されている。トランジスタ５４のソース／ドレイン５２の他方は、キャパシタ３０ｄの下部電極１８、即ち蓄積電極に接続されている。キャパシタ３０ｄの上部電極２８ｃ、即ち対向電極は、プレート線６４に接続されている。トランジスタ５４とキャパシタ３０ｄとによりＤＲＡＭのメモリセルが構成されている。
こうして、本実施形態による半導体装置が構成されている。
本実施形態による半導体装置は、キャパシタ３０ｄの上部電極２８ｃが非晶質の導電膜２４を含んでいることに主な特徴がある。
本実施形態によれば、上部電極２８ｃが非晶質の導電膜２４を含んでいるため、水素や水が上部電極２８ｃを通り抜けて誘電体膜２０に達するのを防止することができる。従って、本実施形態によれば、酸化物より成る誘電体膜２０が水素により還元されるのを防止することができ、良好な電気的特性を有するキャパシタ３０ｄを有する半導体装置を提供することができる。
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図１９乃至図２３を用いて説明する。図１９乃至図２３は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、図１９（ａ）に示すように、半導体基板１０に、素子領域４４を画定する素子分離領域４２を形成する。素子分離領域４２は、例えばＬＯＣＯＳ（LOCal Oxidation of Silicon）法やＳＴＩ（Shallow Trench Isolation）法により形成することができる。
次に、例えば、熱酸化法により、半導体基板１０表面に、ゲート絶縁膜４６を形成する。
次に、ゲート絶縁膜４６上に、ゲート電極４８を形成する。ゲート電極４８は、例えばＣＶＤ法により、ドーパント不純物が導入されたポリシリコン膜を全面に形成し、ポリシリコン膜を所定の形状にパターニングすることにより形成することができる。
次に、ゲート電極４８をマスクとして、半導体基板１０にドーパント不純物を導入する。これにより、ゲート電極４８の両側の半導体基板内に、低濃度拡散層（図示せず）が形成される。
次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition)法により、シリコン酸化膜を形成する。この後、シリコン酸化膜を異方性エッチングする。これにより、ゲート電極４８の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜５０が形成される。
次に、ゲート電極４８及びサイドウォール絶縁膜５０をマスクとして、ゲート電極４８の両側の半導体基板１０内にドーパント不純物を導入する。これにより、ゲート電極４８の両側の半導体基板１０内に、高濃度拡散層（図示せず）が形成される。低濃度拡散層と高濃度拡散層とによりソース／ドレイン拡散層５２が構成される。こうして、ゲート電極４８とソース／ドレイン拡散層５２とを有するトランジスタ５４が形成される。
次に、図１９（ｂ）に示すように、全面に、例えばＣＶＤ法により、シリコン酸化膜より成る層間絶縁膜５６を形成する。
次に、図１９（ｃ）に示すように、フォトリソグラフィ技術を用い、層間絶縁膜５６に、ソース／ドレイン拡散層５２に達するコンタクトホール５８を形成する。
次に、全面に、導電膜を形成する。この後、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、層間絶縁膜５６の表面が露出するまで導電膜を研磨する。こうして、コンタクトホール５８内に、導電膜より成る導体プラグ６０が埋め込まれる（図２０（ａ）参照）。
次に、図２０（ｂ）に示すように、全面に、例えばスパッタ法により、密着層１６ａを形成する。密着層１６ａとしては、例えばＴｉＯ２層を形成する。
次に、図２０（ｃ）に示すように、全面に、例えばスパッタ法により、導電膜１８を形成する。導電膜１８は、下部電極、即ち蓄積電極となるものである。導電膜１８の膜厚は、例えば１００ｎｍ程度とする。
次に、図２１（ａ）に示すように、フォトリソグラフィ技術を用い、密着層１６ａ及び導電膜１８をパターニングする。こうして、導電膜より成る下部電極１８が形成される。
次に、図２１（ｂ）に示すように、全面に、誘電体膜２０を形成する。誘電体膜２０の形成方法は、図３（ａ）を用いて上述したキャパシタの製造方法と同様とする。
次に、図２２（ａ）に示すように、誘電体膜２０上の全面に、多結晶質の導電膜２２を形成する。多結晶質の導電膜２２の形成方法は、図３（ｂ）を用いて上述したキャパシタの製造方法と同様とする。
次に、図２２（ｂ）に示すように、多結晶質の導電膜２２上の全面に、非晶質の導電膜２４を形成する。非晶質の導電膜２４の形成方法は、図３（ｃ）を用いて上述したキャパシタの製造方法と同様とする。
次に、図２３に示すように、非晶質の導電膜２４上の全面に、多結晶質の導電膜２６を形成する。多結晶の導電膜２６の形成方法は、図４（ａ）を用いて上述したキャパシタの製造方法と同様とする。多結晶質の導電膜２２と非晶質の導電膜２４と多結晶質の２６とにより、上部電極２８ｃが構成される。下部電極１８と誘電体膜２０と上部電極２８ｃとにより、キャパシタ３０ｄが構成される。
こうして、本実施形態による半導体装置が製造される。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、非晶質の導電膜２４としてＴａＸＳｉＹＮＺ膜を用いる場合を例に説明したが、非晶質の導電膜２４の材料は、ＴａＸＳｉＹＮＺに限定されるものではなく、他のあらゆる材料を適宜用いることができる。例えば、非晶質の導電膜２４として、ＴｉＸＳｉＹＮＺ膜等を用いてもよい。また、非晶質の導電膜２４として、ＰｔＯＸ膜やＩｒＯＸ膜等を用いてもよい。また、非晶質の導電膜２４として、不純物が導入されたシリコン膜、即ち、不純物がドープされたアモルファスシリコン膜を用いてもよい。
また、非晶質の導電膜２４として、不純物（ドナー）が導入されたＳｒＴｉＯ３膜や、不純物（ドナー）が導入されたＢａＴｉＯ３膜等を用いてもよい。この場合、不純物としては、例えばＮｂ等を用いることができる。
また、上記実施形態では、基板１０として半導体基板を用いたが、基板１０の材料は半導体に限定されるものではなく、他のあらゆる材料より成る基板を適宜用いることができる。
また、上記実施形態では、半導体基板１０としてシリコン基板を用いたが、半導体基板１０はシリコン基板に限定されるものではなく、他の材料より成る半導体基板を適宜用いることができる。例えば、Ｇｅ基板やＳｉＧｅ基板等を用いてもよい。また、III−Ｖ族半導体より成る基板を用いてもよい。III−Ｖ族半導体より成る基板としては、例えば、ＧａＡｓ基板、ＩｎＡｓ基板又はＩｎＰ基板等を用いることができる。
また、上記実施形態では、密着層１６としてＴｉＯＸ層を用いる場合を例に説明したが、密着層１６の材料はＴｉＯＸに限定されるものではなく、他のあらゆる材料を適宜用いることができる。例えば、密着層１６として、Ｐｔ、Ｉｒ、Ｚｒ、Ｔｉ、ＴｉＯＸ、ＩｒＯＸ、ＰｔＯＸ、ＺｒＯＸ、ＴｉＮ、ＴｉＡｌＮ、ＴａＮ、又は、ＴａＳｉＮ等を用いることができる。また、これらの化合物、積層物若しくは混合物を、密着層１６として用いてもよい。
また、密着層１６として、貴金属、貴金属合金、貴金属と卑金属との合金、導電性の貴金属酸化物、絶縁性の金属酸化物、絶縁性の金属窒化物、導電性の金属窒化物等を用いてもよい。また、これらの化合物、積層物若しくは混合物を、密着層１６として用いてもよい。
また、上記実施形態では、下部電極１８の材料としてＰｔを用いる場合を例に説明したが、下部電極１８の材料はＰｔに限定されるものではなく、他のあらゆる材料を適宜用いることができる。例えば、下部電極１８として、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、ＰｔＯＸ、ＩｒＯＸ、ＲｕＯＸ、Ａｕ、Ａｇ、又は、Ｃｕ等を用いることができる。また、これらの化合物、積層物又は混合物を下部電極１８として用いてもよい。
また、下部電極１８として、遷移金属、貴金属、貴金属合金、貴金属と卑金属との合金、導電性の貴金属酸化物を用いてもよい。また、これらの化合物、積層物若しくは混合物を、下部電極１８として用いてもよい。
また、上記実施形態では、誘電体膜２０としてＢＳＴ膜を用いる場合を例に説明したが、誘電体膜２０の材料はＢＳＴに限定されるものではなく、他のあらゆる誘電体膜を適宜用いることができる。例えば、誘電体膜２０として、ペロブスカイト型酸化物より成る誘電体やパイロクロア型酸化物より成る誘電体等を用いてもよい。パイロクロア型酸化物とは、基本式Ａ２Ｂ２ＯＸにより表され、組成比Ｘが６〜７程度の酸化物である。具体的なパイロクロア型酸化物としては、例えばＰｂ２（Ｚｒ，Ｔｉ）２Ｏ７等を挙げることができる。
また、誘電体膜２０として、チタン酸塩を主成分とする酸化物、マンガン酸塩を主成分とする酸化物、銅酸化物、タングステンブロンズ構造を有するニオブ酸化物、タングステンブロンズ構造を有するタンタル酸塩、タングステンブロンズ構造を有するチタン酸塩、ビスマス層状構造を有するタンタル酸塩、ビスマス層状構造を有するニオブ酸塩、又は、ビスマス層状構造を有するチタン酸塩等を用いてもよい。なお、タングステンブロンズ構造とは、ペロブスカイト構造ＡＢＯ３におけるＡサイトイオンの一部が欠損したＡＸＢＯ３（Ｘ＜１）を基本とする結晶構造のことである。また、ビスマス層状構造とは、ペロブスカイト構造とＢｉ２Ｏ３とが層状に重なり合った結晶構造のことである。
また、誘電体膜２０として、Ａを１〜３の正電荷を有する陽イオンとし、ＢをIVＢ族、ＶＢ族、VIＢ族、VIIＢ族又はＩＢ族元素とする、ＡＢＯ３で表されるペロブスカイト型酸化物等を用いてもよい。
また、誘電体膜２０として、バリウムチタン酸塩、ストロンチウムチタン酸塩、バリウムストロンチウムチタン酸塩、タンタル酸化物、カリウムタンタル酸化物、ビスマスチタン酸塩、ストロンチウムビスマスタンタル酸塩、ストロンチウムビスマスニオブ酸塩、ストロンチウムビスマスタンタルニオブ酸塩、鉛ジルコニウムチタン酸塩、鉛ランタンジルコニウムチタン酸塩、鉛マグネシウムニオブ酸塩等を用いてもよい。また、不純物が導入されたこれらの材料を適宜用いてもよい。
また、上記実施形態では、多結晶質の導電膜２２としてＰｔ膜等を用いる場合を例に説明したが、多結晶質の導電膜２２の材料はＰｔに限定されるものではなく、他のあらゆる材料を適宜用いることができる。例えば、多結晶質の導電膜２２として、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、ＰｔＯＸ、ＩｒＯＸ、ＲｕＯＸ、Ａｕ、Ａｇ又はＣｕを用いることができる。また、これらの化合物、積層物又は混合物を、多結晶質の導電膜２２として用いてもよい。
また、多結晶質の導電膜２２として、遷移金属、貴金属、貴金属合金、貴金属と卑金属との合金、導電性酸化物等を用いてもよい。また、これらの化合物、積層物若しくは混合物を多結晶質の導電膜２２として用いてもよい。
また、上記実施形態では、多結晶質の導電膜２６として、Ａｕ膜等を用いる場合を例に説明したが、多結晶質の導電膜２６の材料はＡｕ等に限定されるものではなく、他のあらゆる材料を適宜用いることができる。例えば、多結晶質の導電膜２６として、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ａｕ、Ａｇ又はＣｕ等を用いることができる。また、これらの化合物、積層物又は混合物を、多結晶質の導電膜２６として用いてもよい。
また、多結晶質の導電膜２６として、遷移金属、貴金属、貴金属合金、又は、貴金属と卑金属との合金等を用いてもよい。また、これらの化合物、積層物又は混合物を、多結晶質の導電膜２６として用いてもよい。
また、上記実施形態では、絶縁膜１２としてシリコン酸化膜を用いたが、絶縁膜１２はシリコン酸化膜に限定されるものではなく、他のあらゆる材料を適宜用いることができる。例えば、絶縁膜１２の材料として、酸化物、窒化物、酸窒化物、金属酸化物より成る高誘電体、又は、乾燥させたゲル等を用いることができる。なお、高誘電体とは、二酸化シリコンより比誘電率が高い誘電体のことをいう。また、これらの化合物、積層物又は混合物を、絶縁膜１２として用いてもよい。
また、第４実施形態では、トランジスタ５４のソース／ドレイン拡散層５２とキャパシタ３０ｄの下部電極１８とを電気的に接続したが、トランジスタ５４のソース／ドレイン拡散層５２とキャパシタの上部電極とを電気的に接続するようにしてもよい。
以上の全実施形態に関し、更に以下の付記を開示する。
（付記１） 支持基板上に形成された下部電極と、
前記下部電極上に形成された誘電体膜と、
前記誘電体膜上に形成され、多結晶質の導電膜と、前記多結晶質の導電膜上に形成された非晶質の導電膜とを含む上部電極と
を有することを特徴とするキャパシタ。
（付記２） 付記１記載のキャパシタにおいて、
前記上部電極は、前記非晶質の導電体膜上に形成された多結晶質の他の導電膜を更に有する
ことを特徴とするキャパシタ。
（付記３） 付記１又は２記載のキャパシタにおいて、
少なくとも前記誘電体膜の側壁部分を覆うように形成された、非晶質の絶縁膜を更に有する
ことを特徴とするキャパシタ。
（付記４） 付記１乃至３のいずれかに記載のキャパシタにおいて、
前記非晶質の導電膜は、ＴｉＸＳｉＹＮＺ又はＴａＸＳｉＹＮＺより成る
ことを特徴とするキャパシタ。
（付記５） 付記１乃至３のいずれかに記載のキャパシタにおいて、
前記非晶質の導電膜は、ＰｔＯＸ又はＩｒＯＸより成る
ことを特徴とするキャパシタ。
（付記６） 付記１乃至３のいずれかに記載のキャパシタにおいて、
前記非晶質の導電膜は、不純物が導入されたシリコンより成る
ことを特徴とするキャパシタ。
（付記７） 付記１乃至３のいずれかに記載のキャパシタにおいて、
前記非晶質の導電膜は、不純物が導入されたＳｒＴｉＯ３、又は、不純物が導入されたＢａＴｉＯ３より成る
ことを特徴とするキャパシタ。
（付記８） 付記１乃至７のいずれかに記載のキャパシタにおいて、
前記支持基板は、半導体基板を含む
ことを特徴とするキャパシタ。
（付記９） 付記８記載のキャパシタにおいて、
前記支持基板は、前記半導体基板と、前記半導体基板上に形成された絶縁層とから成る
ことを特徴とするキャパシタ。
（付記１０） 付記９記載のキャパシタにおいて、
前記絶縁層は、酸化物、窒化物、酸窒化物、金属酸化物より成る高誘電体、又は、乾燥させたゲルより成る
ことを特徴とするキャパシタ。
（付記１１） 付記８乃至１０のいずれかに記載のキャパシタにおいて、
前記半導体基板は、Ｓｉ、Ｇｅ又はＳｉＧｅより成る
ことを特徴とするキャパシタ。
（付記１２） 付記８乃至１０のいずれかに記載のキャパシタにおいて、
前記半導体基板は、III−Ｖ族半導体より成る
ことを特徴とするキャパシタ。
（付記１３） 付記１２記載のキャパシタにおいて、
前記半導体基板は、ＧａＡｓ、ＩｎＡｓ又はＩｎＰより成る
ことを特徴とするキャパシタ。
（付記１４） 付記１乃至１３のいずれかに記載のキャパシタにおいて、
前記支持基板と前記下部電極との間に形成された密着層を更に有する
ことを特徴とするキャパシタ。
（付記１５） 付記１乃至１４のいずれかに記載のキャパシタにおいて、
前記誘電体膜は、高誘電体又は強誘電体より成る
ことを特徴とするキャパシタ。
（付記１６） 付記１５記載のキャパシタにおいて、
前記誘電体膜は、ペロブスカイト型酸化物又はパイロクロア型酸化物より成る
ことを特徴とするキャパシタ。
（付記１７） 付記１５記載のキャパシタにおいて、
前記誘電体膜は、チタン酸塩を主成分とする酸化物、マンガン酸塩を主成分とする酸化物、銅酸化物、タングステンブロンズ構造を有するニオブ酸化物、タングステンブロンズ構造を有するタンタル酸塩、タングステンブロンズ構造を有するチタン酸塩、ビスマス層状構造を有するタンタル酸塩、ビスマス層状構造を有するニオブ酸塩、又は、ビスマス層状構造を有するチタン酸塩より成る
ことを特徴とするキャパシタ。
（付記１８） 付記１５記載のキャパシタにおいて、
前記誘電体膜は、Ａを１〜３の正電荷を有する陽イオンとし、ＢをIVＢ族、ＶＢ族、VIＢ族、VIIＢ族又はＩＢ族元素とする、ＡＢＯ３で表されるペロブスカイト型酸化物である
ことを特徴とするキャパシタ。
（付記１９） 付記１５記載のキャパシタにおいて、
前記誘電体膜は、バリウムチタン酸塩、ストロンチウムチタン酸塩、バリウムストロンチウムチタン酸塩、タンタル酸化物、カリウムタンタル酸化物、ビスマスチタン酸塩、ストロンチウムビスマスタンタル酸塩、ストロンチウムビスマスニオブ酸塩、ストロンチウムビスマスタンタルニオブ酸塩、鉛ジルコニウムチタン酸塩、鉛ランタンジルコニウムチタン酸塩、又は、鉛マグネシウムニオブ酸塩より成る
ことを特徴とするキャパシタ。
（付記２０） 付記１乃至１９のいずれかに記載のキャパシタにおいて、
前記多結晶質の導電膜は、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、ＰｔＯＸ、ＩｒＯＸ、ＲｕＯＸ、Ａｕ、Ａｇ又はＣｕより成る
ことを特徴とするキャパシタ。
（付記２１） 付記１乃至１９のいずれかに記載のキャパシタにおいて、
前記多結晶質の導電膜は、遷移金属、貴金属、貴金属合金、貴金属と卑金属との合金、又は、導電性酸化物より成る
ことを特徴とするキャパシタ。
（付記２２） 付記２記載のキャパシタにおいて、
前記多結晶質の他の導電膜は、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ａｕ、Ａｇ又はＣｕより成る
ことを特徴とするキャパシタ。
（付記２３） 付記２記載のキャパシタにおいて、
前記多結晶質の他の導電膜は、遷移金属、貴金属、貴金属合金、又は、貴金属と卑金属との合金より成る
ことを特徴とするキャパシタ。
（付記２４） 半導体基板上に形成されたキャパシタを有する半導体装置であって、
前記キャパシタは、下部電極と；前記下部電極上に形成された誘電体膜と；前記誘電体膜上に形成された多結晶質の導電膜と、前記多結晶質の導電膜上に形成された非晶質の導電膜とを含む上部電極とを有する
ことを特徴とする半導体装置。
（付記２５） 支持基板上に下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に、多結晶質の導電膜と、前記多結晶質の導電膜上に形成された非晶質の導電膜とを含む上部電極を形成する工程と
を有することを特徴とするキャパシタの製造方法。
（付記２６） 半導体基板上にキャパシタを形成する工程を有する半導体装置の製造方法であって、
前記キャパシタを形成する工程は、前記半導体基板上に下部電極を形成する工程と；前記下部電極上に誘電体膜を形成する工程と；前記誘電体膜上に、多結晶質の導電膜と非晶質の導電膜とを順次形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
本発明の第１実施形態によるキャパシタを示す断面図である。 本発明の第１実施形態によるキャパシタの製造方法を示す工程断面図（その１）である。 本発明の第１実施形態によるキャパシタの製造方法を示す工程断面図（その２）である。 本発明の第１実施形態によるキャパシタの製造方法を示す工程断面図（その３）である。 本発明の第１実施形態によるキャパシタの製造方法を示す工程断面図（その４）である。 本発明の第１実施形態によるキャパシタの製造方法を示す工程断面図（その５）である。 本発明の第１実施形態の変形例（その１）によるキャパシタを示す断面図である。 本発明の第１実施形態の変形例（その２）によるキャパシタを示す断面図である。 本発明の第２実施形態によるキャパシタを示す断面図である。 本発明の第２実施形態によるキャパシタの製造方法を示す工程断面図（その１）である。 本発明の第２実施形態によるキャパシタの製造方法を示す工程断面図（その２）である。 本発明の第２実施形態によるキャパシタの製造方法を示す工程断面図（その３）である。 本発明の第３実施形態によるキャパシタを示す断面図である。 本発明の第３実施形態によるキャパシタの製造方法を示す工程断面図（その１）である。 本発明の第３実施形態によるキャパシタの製造方法を示す工程断面図（その２）である。 本発明の第３実施形態によるキャパシタの製造方法を示す工程断面図（その３）である。 本発明の第４実施形態による半導体装置を示す断面図である。 本発明の第４実施形態による半導体装置を示す回路図である。 本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 提案されている半導体装置を示す断面図である。
符号の説明
１０…半導体基板、基板
１２…絶縁膜
１４…支持基板
１６…密着層
１８…下部電極
２０…誘電体膜
２２…多結晶質の導電膜、第１の層
２４、２４ａ…非晶質の導電膜、第２の層
２６、２６ａ…多結晶質の導電膜、第３の層
２８、２８ａ〜２８ｃ…上部電極
３０、３０ａ〜３０ｃ…キャパシタ部
３０ｄ…キャパシタ
３２…保護膜
３４ａ、３４ｂ…開口部
３６ａ、３６ｂ…ビア
３８ａ、３８ｂ…半田バンプ
４０…非晶質の絶縁膜
４２…素子分離領域
４４…素子領域
４６…ゲート絶縁膜
４８…ゲート電極、ワード線
５０…サイドウォール絶縁膜
５２…ソース／ドレイン拡散層
５４…トランジスタ
５６…層間絶縁膜
５８…開口部
６０…導体プラグ
６２…ビット線
６４…プレート線

Claims (10)

  1. 支持基板上に形成された下部電極と、
    前記下部電極上に形成された誘電体膜と、
    前記誘電体膜上に形成され、多結晶質の導電膜と、前記多結晶質の導電膜上に形成された非晶質の導電膜とを含む上部電極と
    を有することを特徴とするキャパシタ。
  2. 請求項１記載のキャパシタにおいて、
    前記上部電極は、前記非晶質の導電体膜上に形成された多結晶質の他の導電膜を更に有する
    ことを特徴とするキャパシタ。
  3. 請求項１又は２記載のキャパシタにおいて、
    少なくとも前記誘電体膜の側壁部分を覆うように形成された、非晶質の絶縁膜を更に有する
    ことを特徴とするキャパシタ。
  4. 請求項１乃至３のいずれか１項に記載のキャパシタにおいて、
    前記非晶質の導電膜は、ＴｉＸＳｉＹＮＺ又はＴａＸＳｉＹＮＺより成る
    ことを特徴とするキャパシタ。
  5. 請求項１乃至３のいずれか１項に記載のキャパシタにおいて、
    前記非晶質の導電膜は、ＰｔＯＸ又はＩｒＯＸより成る
    ことを特徴とするキャパシタ。
  6. 請求項１乃至３のいずれか１項に記載のキャパシタにおいて、
    前記非晶質の導電膜は、不純物が導入されたシリコンより成る
    ことを特徴とするキャパシタ。
  7. 請求項１乃至３のいずれか１項に記載のキャパシタにおいて、
    前記非晶質の導電膜は、不純物が導入されたＳｒＴｉＯ３、又は、不純物が導入されたＢａＴｉＯ３より成る
    ことを特徴とするキャパシタ。
  8. 半導体基板上に形成されたキャパシタを有する半導体装置であって、
    前記キャパシタは、下部電極と；前記下部電極上に形成された誘電体膜と；前記誘電体膜上に形成された多結晶質の導電膜と、前記多結晶質の導電膜上に形成された非晶質の導電膜とを含む上部電極とを有する
    ことを特徴とする半導体装置。
  9. 支持基板上に下部電極を形成する工程と、
    前記下部電極上に誘電体膜を形成する工程と、
    前記誘電体膜上に、多結晶質の導電膜と、前記多結晶質の導電膜上に形成された非晶質の導電膜とを含む上部電極を形成する工程と
    を有することを特徴とするキャパシタの製造方法。
  10. 半導体基板上にキャパシタを形成する工程を有する半導体装置の製造方法であって、
    前記キャパシタを形成する工程は、前記半導体基板上に下部電極を形成する工程と；前記下部電極上に誘電体膜を形成する工程と；前記誘電体膜上に、多結晶質の導電膜と非晶質の導電膜とを順次形成する工程とを有する
    ことを特徴とする半導体装置の製造方法。
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