JP2002026256A - 酸化物誘電体膜用電極構造およびそれを用いたキャパシタ素子及びそれらの製造方法 - Google Patents
酸化物誘電体膜用電極構造およびそれを用いたキャパシタ素子及びそれらの製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 分極劣化等を防止する効果が高いキャパシタ
技術を提供する。 【解決手段】 ＰｂまたはＢｉを含む酸化物誘電体膜５
と、ＰｂまたはＢｉを含む酸化物誘電体膜３と接触する
ＴａＮ膜７ａとを含み、前記ＴａＮ膜７ａの少なくとも
厚さ方向の一部が全領域にわたってアモルファス化され
ている。前記ＴａＮ膜７ａをアモルファス化する為には
Ｎイオンを注入する。 【効果】Ｎをイオン注入したＴａＮ膜を用いるとアモル
ファス化したＴａＮ膜の表面かつ水素等に対するバリア
層となり、加えてＴａＮ膜のストレスの影響を低減する
効果があると推測される。
技術を提供する。 【解決手段】 ＰｂまたはＢｉを含む酸化物誘電体膜５
と、ＰｂまたはＢｉを含む酸化物誘電体膜３と接触する
ＴａＮ膜７ａとを含み、前記ＴａＮ膜７ａの少なくとも
厚さ方向の一部が全領域にわたってアモルファス化され
ている。前記ＴａＮ膜７ａをアモルファス化する為には
Ｎイオンを注入する。 【効果】Ｎをイオン注入したＴａＮ膜を用いるとアモル
ファス化したＴａＮ膜の表面かつ水素等に対するバリア
層となり、加えてＴａＮ膜のストレスの影響を低減する
効果があると推測される。
Description
【０００１】
【発明の属する技術分野】本発明は、酸化物誘電体膜に
接して形成される酸化物誘電体膜用電極構造及びそれを
用いたキャパシタ素子に関する。
接して形成される酸化物誘電体膜用電極構造及びそれを
用いたキャパシタ素子に関する。
【０００２】
【従来の技術】半導体装置において、強誘電体膜や高い
誘電率を有する高誘電体が注目を集めている。例えば、
ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡ
Ｍ）に高誘電体膜を用いれば、一定電荷を蓄積するため
のキャパシタの面積を小さくすることができ、高集積化
に寄与する。また、ＤＲＡＭのキャパシタを高い分極率
を有する強誘電体膜で形成すれば、不揮発性メモリを実
現することができる。
誘電率を有する高誘電体が注目を集めている。例えば、
ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡ
Ｍ）に高誘電体膜を用いれば、一定電荷を蓄積するため
のキャパシタの面積を小さくすることができ、高集積化
に寄与する。また、ＤＲＡＭのキャパシタを高い分極率
を有する強誘電体膜で形成すれば、不揮発性メモリを実
現することができる。
【０００３】このような強誘電体膜の材料としては、例
えばＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ 3）などが、高誘電
体膜の材料としてＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3）な
どが研究されている。
えばＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ 3）などが、高誘電
体膜の材料としてＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3）な
どが研究されている。
【０００４】このような酸化物誘電体膜を上下の電極で
挟むことによりキャパシタを形成することができる。
挟むことによりキャパシタを形成することができる。
【０００５】以下に、強誘電体材料であるＰＺＴ膜を用
いたキャパシタ構造の製造工程について簡単に説明す
る。
いたキャパシタ構造の製造工程について簡単に説明す
る。
【０００６】まず、例えば、６インチのｎ型Ｓｉ基板
（抵抗率ρ ＝０．０２０Ωｃｍ）を準備し、このｎ型
Ｓｉ基板上に化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＣＶＤ）法により、Ｗ膜
を堆積する。例えば、成長温度は５４０℃、Ｗ膜の膜厚
は１５０ｎｍである。
（抵抗率ρ ＝０．０２０Ωｃｍ）を準備し、このｎ型
Ｓｉ基板上に化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＣＶＤ）法により、Ｗ膜
を堆積する。例えば、成長温度は５４０℃、Ｗ膜の膜厚
は１５０ｎｍである。
【０００７】次に、スパッタ法によりＴｉ膜とＴｉＮ膜
とを堆積する。例えば、Ｔｉ膜の厚さは５０ｎｍ、Ｔｉ
Ｎ膜の厚さは１００ｎｍである。
とを堆積する。例えば、Ｔｉ膜の厚さは５０ｎｍ、Ｔｉ
Ｎ膜の厚さは１００ｎｍである。
【０００８】次に、室温の条件下において、スパッタ法
によりＰｔ膜を堆積する。例えばＰｔ膜の厚さは１００
ｎｍである。
によりＰｔ膜を堆積する。例えばＰｔ膜の厚さは１００
ｎｍである。
【０００９】下から順にＷ／Ｔｉ／ＴｉＮ／Ｐｔの４層
構造を有する下部電極が形成される。
構造を有する下部電極が形成される。
【００１０】次に、Ｐｔ膜上にＰＺＴ膜を形成する。Ｐ
ＺＴ膜は以下の方法により形成する。
ＺＴ膜は以下の方法により形成する。
【００１１】まず、ＰＺＴのゾル−ゲル溶液を基板上に
スピンコート法を用いて塗布し、結晶化温度よりも低い
温度領域（２５０℃から３００℃付近）、例えば３００
℃で６０分間前アニールを行い、ゾル−ゲル膜中の溶媒
成分を蒸発させて乾燥させる。その後、６００℃から８
００℃の範囲、例えば７００℃で２０分間、非酸化雰囲
気で後アニールを行い、ＰＺＴ膜の結晶化を推進する。
ＰＺＴ膜の膜厚は、例えば１５０ｎｍである。
スピンコート法を用いて塗布し、結晶化温度よりも低い
温度領域（２５０℃から３００℃付近）、例えば３００
℃で６０分間前アニールを行い、ゾル−ゲル膜中の溶媒
成分を蒸発させて乾燥させる。その後、６００℃から８
００℃の範囲、例えば７００℃で２０分間、非酸化雰囲
気で後アニールを行い、ＰＺＴ膜の結晶化を推進する。
ＰＺＴ膜の膜厚は、例えば１５０ｎｍである。
【００１２】結晶化したＰＺＴ膜上に、スパッタ法によ
り厚さ１００ｎｍ程度のＰｔ膜を堆積する。
り厚さ１００ｎｍ程度のＰｔ膜を堆積する。
【００１３】次に、上記構造を加工してキャパシタ電極
を形成する工程を説明する。
を形成する工程を説明する。
【００１４】Ｐｔ膜上にフォトレジストを塗布し、上部
電極を形成するためのフォトマスクを形成する。フォト
マスクを用いてイオンミリング法により上部電極をエッ
チングする。エッチングに用いたフォトマスクをアッシ
ング工程と洗浄工程により除去する。尚、電極の面積
は、例えば５０×５０μｍ2である。
電極を形成するためのフォトマスクを形成する。フォト
マスクを用いてイオンミリング法により上部電極をエッ
チングする。エッチングに用いたフォトマスクをアッシ
ング工程と洗浄工程により除去する。尚、電極の面積
は、例えば５０×５０μｍ2である。
【００１５】例えばプラズマ法を用いて、ＴＥＯＳ（Ｔ
ｅｔｒａ Ｅｔｏｘｙ Ｓｉｌａｎｅ）により層間絶縁膜
を形成する。層間絶縁膜に上部電極に達するコンタクト
ホールを形成する。コンタクトホールを通して層間絶縁
膜の上部に配線を引き出す。
ｅｔｒａ Ｅｔｏｘｙ Ｓｉｌａｎｅ）により層間絶縁膜
を形成する。層間絶縁膜に上部電極に達するコンタクト
ホールを形成する。コンタクトホールを通して層間絶縁
膜の上部に配線を引き出す。
【００１６】尚、必要に応じて、ＰＺＴ膜、Ｗ／Ｔｉ／
ＴｉＮ／Ｐｔの４層構造を有する下部電極を加工すれ
ば、誘電体膜としてＰＺＴ膜を有するキャパシタ素子を
形成できる。
ＴｉＮ／Ｐｔの４層構造を有する下部電極を加工すれ
ば、誘電体膜としてＰＺＴ膜を有するキャパシタ素子を
形成できる。
【００１７】次に、高誘電体材料であるＢＳＴ膜を用い
たキャパシタの製造工程を説明する。ＢＳＴ膜を用いた
キャパシタでは、上部電極としてＲｕを用いるのが一般
的である。
たキャパシタの製造工程を説明する。ＢＳＴ膜を用いた
キャパシタでは、上部電極としてＲｕを用いるのが一般
的である。
【００１８】まず、例えば、６インチのｎ型Ｓｉ基板
（抵抗率ρ ＝ ０．０２０Ωｃｍ）を準備し、Ｓｉ基板
上に化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ： ＣＶＤ）法により、Ｗ膜を堆積す
る。例えば、成長温度は５４０℃、Ｗ膜の膜厚は１００
ｎｍである。
（抵抗率ρ ＝ ０．０２０Ωｃｍ）を準備し、Ｓｉ基板
上に化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ： ＣＶＤ）法により、Ｗ膜を堆積す
る。例えば、成長温度は５４０℃、Ｗ膜の膜厚は１００
ｎｍである。
【００１９】次に、スパッタ法によりＴｉＮ膜を堆積す
る。ＴｉＮ膜の厚さは例えば５０ｎｍである。
る。ＴｉＮ膜の厚さは例えば５０ｎｍである。
【００２０】次に、下部電極としてＣＶＤ法によりＲｕ
膜を堆積する。例えばＲｕ膜の厚さは１００ｎｍであ
る。
膜を堆積する。例えばＲｕ膜の厚さは１００ｎｍであ
る。
【００２１】次に、Ｒｕ膜上にＢＳＴ膜を形成する。Ｂ
ＳＴ膜はスパッタリング法を用いて形成する。ＢＳＴ膜
の膜厚は、例えば３０ｎｍである。
ＳＴ膜はスパッタリング法を用いて形成する。ＢＳＴ膜
の膜厚は、例えば３０ｎｍである。
【００２２】ＢＳＴ膜上に、ＣＶＤ法により厚さ１００
ｎｍ程度のＲｕ膜を堆積する。Ｒｕ膜上に例えばスパッ
タ法によりＴｉＮ膜を１００ｎｍ程度堆積する。Ｒｕ膜
とＴｉＮ膜とにより上部電極が形成される。
ｎｍ程度のＲｕ膜を堆積する。Ｒｕ膜上に例えばスパッ
タ法によりＴｉＮ膜を１００ｎｍ程度堆積する。Ｒｕ膜
とＴｉＮ膜とにより上部電極が形成される。
【００２３】次に、上記構造を加工してキャパシタ素子
を形成する工程を説明する。
を形成する工程を説明する。
【００２４】ＴｉＮ膜上にフォトレジストを塗布し、上
部電極を形成するためのフォトマスクを形成する。フォ
トマスクを用いてイオンミリング法により上部電極をエ
ッチングする。エッチングに用いたフォトマスクをアッ
シング工程と洗浄工程により除去する。尚、電極の面積
は、例えば５０×５０μｍ2である。
部電極を形成するためのフォトマスクを形成する。フォ
トマスクを用いてイオンミリング法により上部電極をエ
ッチングする。エッチングに用いたフォトマスクをアッ
シング工程と洗浄工程により除去する。尚、電極の面積
は、例えば５０×５０μｍ2である。
【００２５】例えばプラズマ法を用いて、ＴＥＯＳ（Ｔ
ｅｔｒａ Ｅｔｏｘｙ Ｓｉｌａｎｅ）により層間絶縁膜
を形成する。層間絶縁膜の厚さは、例えば２００ｎｍで
ある。層間絶縁膜に上部電極に達するコンタクトホール
を形成する。コンタクトホールを通して層間絶縁膜の上
部に配線を引き出す。
ｅｔｒａ Ｅｔｏｘｙ Ｓｉｌａｎｅ）により層間絶縁膜
を形成する。層間絶縁膜の厚さは、例えば２００ｎｍで
ある。層間絶縁膜に上部電極に達するコンタクトホール
を形成する。コンタクトホールを通して層間絶縁膜の上
部に配線を引き出す。
【００２６】必要に応じて、ＰＺＴ膜、Ｗ／Ｔｉ／Ｔｉ
Ｎ／Ｐｔの４層構造を有する下部電極を加工すれば、誘
電体膜としてＰＺＴ膜を有するキャパシタ素子を形成す
ることができる。
Ｎ／Ｐｔの４層構造を有する下部電極を加工すれば、誘
電体膜としてＰＺＴ膜を有するキャパシタ素子を形成す
ることができる。
【００２７】
【発明が解決しようとする課題】ところで、上記のよう
に、誘電体膜を用いたキャパシタ構造を製造する際又は
製造後に、酸化物誘電体膜は、水素や水分と会合すると
電気的特性が著しく劣化する現象が生じる。
に、誘電体膜を用いたキャパシタ構造を製造する際又は
製造後に、酸化物誘電体膜は、水素や水分と会合すると
電気的特性が著しく劣化する現象が生じる。
【００２８】
【表１】 表１に、酸化物誘電体膜として強誘電体膜であるＰＺＴ
を用い、上部電極としてＰｔを用いた場合を含め様々の
上部電極構造を用いた場合におけるキャパシタの特性変
化を示す。
を用い、上部電極としてＰｔを用いた場合を含め様々の
上部電極構造を用いた場合におけるキャパシタの特性変
化を示す。
【００２９】各上部電極を有したキャパシタ構造を、水
素雰囲気中で４００℃において、１００分間アニールし
た。キャパシタの特性を評価するための指標としては、
アニール後の残存分極電荷量率（アニール後の分極電荷
量／アニール前の分極電荷量）を用いた。尚、分極量Ｑ
ｓｗとしては、２０μＣ／ｃｍ2以上の値を有している
ことが望ましい。
素雰囲気中で４００℃において、１００分間アニールし
た。キャパシタの特性を評価するための指標としては、
アニール後の残存分極電荷量率（アニール後の分極電荷
量／アニール前の分極電荷量）を用いた。尚、分極量Ｑ
ｓｗとしては、２０μＣ／ｃｍ2以上の値を有している
ことが望ましい。
【００３０】上部電極として、Ｐｔ電極（１００ｎ
ｍ）、Ｐｔ／ＳＲＯ（ＳｒＲｕＯ3）（１００ｎｍ／５
０ｎｍ）、例えばスパッタリング法により形成したＰｔ
／ＴｉＮ、Ｐｔ／ＩｒＯ2、Ｐｔ／ＴａＮ電極などを用
い、これら様々な電極についてアニール後の残存分極電
荷量率を調べた。
ｍ）、Ｐｔ／ＳＲＯ（ＳｒＲｕＯ3）（１００ｎｍ／５
０ｎｍ）、例えばスパッタリング法により形成したＰｔ
／ＴｉＮ、Ｐｔ／ＩｒＯ2、Ｐｔ／ＴａＮ電極などを用
い、これら様々な電極についてアニール後の残存分極電
荷量率を調べた。
【００３１】表１に示すように、上部電極としてＰｔを
用い、酸化物誘電体と上部電極との間にバリア層を用い
ない場合や、バリア層がＴｉＮ、ＴａＮの場合には、残
存分極電荷量率は５０％以下と小さな値になる。水素雰
囲気における特性劣化が著しいことがわかる。
用い、酸化物誘電体と上部電極との間にバリア層を用い
ない場合や、バリア層がＴｉＮ、ＴａＮの場合には、残
存分極電荷量率は５０％以下と小さな値になる。水素雰
囲気における特性劣化が著しいことがわかる。
【００３２】一方、高誘電体は残留分極がない。メモリ
のリテンション特性は、リーク電流による。
のリテンション特性は、リーク電流による。
【００３３】高誘電体膜（ＢＳＴ膜）を含むキャパシタ
を、４００℃、１００分間水素雰囲気中でアニールした
際の、アニール前後のキャパシタのリーク電流を表２に
示す。
を、４００℃、１００分間水素雰囲気中でアニールした
際の、アニール前後のキャパシタのリーク電流を表２に
示す。
【００３４】
【表２】 表２は、上部電極として上述のようにＣＶＤにより形成
したＲｕ膜を用いた場合と、スパッタ法により形成した
ＴａＮ膜を用いた場合のアニール前後でのリーク電流に
ついて示している。
したＲｕ膜を用いた場合と、スパッタ法により形成した
ＴａＮ膜を用いた場合のアニール前後でのリーク電流に
ついて示している。
【００３５】表２に示すように、ＣＶＤにより形成した
Ｒｕ膜を上部電極として用いた場合、アニール前のリー
ク電流は、１×１０-8Ａ／ｃｍ2である。アニール後の
リーク電流は、５×１０-8Ａ／ｃｍ2である。アニール
により、リーク電流が５倍増加している。
Ｒｕ膜を上部電極として用いた場合、アニール前のリー
ク電流は、１×１０-8Ａ／ｃｍ2である。アニール後の
リーク電流は、５×１０-8Ａ／ｃｍ2である。アニール
により、リーク電流が５倍増加している。
【００３６】尚、スパッタにより形成したＴａＮ膜を上
部電極として用いた場合には、アニール前のリーク電流
は、２×１０-8Ａ／ｃｍ2である。アニール後のリーク
電流は、５×１０-8Ａ／ｃｍ2である。アニールによる
リーク電流の増加は、２．５倍である。
部電極として用いた場合には、アニール前のリーク電流
は、２×１０-8Ａ／ｃｍ2である。アニール後のリーク
電流は、５×１０-8Ａ／ｃｍ2である。アニールによる
リーク電流の増加は、２．５倍である。
【００３７】上部電極としてＴａＮ膜を用いた場合の方
が、Ｒｕを用いた場合よりもアニールの前後でのリーク
電流の増加率は低くなっている。但し、最終的なリーク
電流値は両者とも同じ様に増加した。
が、Ｒｕを用いた場合よりもアニールの前後でのリーク
電流の増加率は低くなっている。但し、最終的なリーク
電流値は両者とも同じ様に増加した。
【００３８】上記のような電気的特性（ＰＺＴ膜などの
強誘電体膜における残留分極電荷量率、ＢＳＴ膜などの
高誘電体膜におけるリーク電流）の劣化を回避するため
には、キャパシタなどの製造工程中及び製造工程後にお
ける水素や水の発生を避けること、或いは、酸化物誘電
体膜の上に形成される上部電極のさらに上に、水素や水
分を下部へ透過させないためのバリア層を設けることが
望ましい。
強誘電体膜における残留分極電荷量率、ＢＳＴ膜などの
高誘電体膜におけるリーク電流）の劣化を回避するため
には、キャパシタなどの製造工程中及び製造工程後にお
ける水素や水の発生を避けること、或いは、酸化物誘電
体膜の上に形成される上部電極のさらに上に、水素や水
分を下部へ透過させないためのバリア層を設けることが
望ましい。
【００３９】例えば、水素の発生を防止するために、通
常の上部電極として用いられ、触媒作用のあるＰｔの代
わりに、触媒作用のない電極材料、例えばＳｒＲｕＯ3
やＩｒＯ2を用いれば良い。
常の上部電極として用いられ、触媒作用のあるＰｔの代
わりに、触媒作用のない電極材料、例えばＳｒＲｕＯ3
やＩｒＯ2を用いれば良い。
【００４０】表１によれば、バリア層としてＳrＲｕＯ3
層を用いた場合には、残存分極電荷量率は７５％、バリ
ア層としてＩｒＯ2層を用いた場合には、残存分極電荷
量率は８０％と高い値が得られ、これらの層が水素の透
過を防止するバリア層として機能していることが推測さ
れる。
層を用いた場合には、残存分極電荷量率は７５％、バリ
ア層としてＩｒＯ2層を用いた場合には、残存分極電荷
量率は８０％と高い値が得られ、これらの層が水素の透
過を防止するバリア層として機能していることが推測さ
れる。
【００４１】しかしながら、バリア層としてＩｒＯ
2層、ＳｒＲｕＯ3層を用いると、材料自体のコストが高
くなるため全体として製造コストが上昇してしまう。
2層、ＳｒＲｕＯ3層を用いると、材料自体のコストが高
くなるため全体として製造コストが上昇してしまう。
【００４２】コストを下げるためにＩｒＯ2層、ＳｒＲ
ｕＯ3の電極膜厚を薄くすると、水素や水分を下部へ透
過させない機能が低下する。
ｕＯ3の電極膜厚を薄くすると、水素や水分を下部へ透
過させない機能が低下する。
【００４３】表２によれば、Ｒｕ膜を上部電極材料とし
て用いた場合に、水素雰囲気中でのアニールによるリー
ク電流の増加が大きく、信頼性に問題がある。また、Ｒ
ｕ膜は高価であるため、より安価な別材料を用いること
ができれば好ましい。
て用いた場合に、水素雰囲気中でのアニールによるリー
ク電流の増加が大きく、信頼性に問題がある。また、Ｒ
ｕ膜は高価であるため、より安価な別材料を用いること
ができれば好ましい。
【００４４】本発明の目的は、電気的特性の劣化、例え
ば酸化物誘電体を含むキャパシタの分極劣化やリーク電
流の増加などを抑制することができる低コストの電極技
術を提供することである。
ば酸化物誘電体を含むキャパシタの分極劣化やリーク電
流の増加などを抑制することができる低コストの電極技
術を提供することである。
【００４５】本発明の他の目的は、分極劣化等を抑制す
る効果が高いキャパシタ技術を提供することである。
る効果が高いキャパシタ技術を提供することである。
【００４６】
【課題を解決するための手段】本発明の一観点によれ
ば、ＰｂまたはＢｉを含む酸化物誘電体膜用電極構造で
あって、前記ＰｂまたはＢｉを含む酸化物誘電体膜と接
触するＴａＮ膜とを含み、前記ＴａＮ膜の少なくとも厚
さ方向の一部が全領域にわたってアモルファス化されて
いる酸化物誘電体膜用電極構造が提供される。
ば、ＰｂまたはＢｉを含む酸化物誘電体膜用電極構造で
あって、前記ＰｂまたはＢｉを含む酸化物誘電体膜と接
触するＴａＮ膜とを含み、前記ＴａＮ膜の少なくとも厚
さ方向の一部が全領域にわたってアモルファス化されて
いる酸化物誘電体膜用電極構造が提供される。
【００４７】本発明の他の観点によれば、（ａ）Ｐｂま
たはＢｉを含む酸化物誘電体膜と接触するＴａＮ膜を形
成する工程と、（ｂ）前記ＴａＮ膜の少なくとも厚さ方
向の一部を全領域にわたってアモルファス化する工程と
を含む酸化物誘電体膜用電極構造の製造方法が提供され
る。
たはＢｉを含む酸化物誘電体膜と接触するＴａＮ膜を形
成する工程と、（ｂ）前記ＴａＮ膜の少なくとも厚さ方
向の一部を全領域にわたってアモルファス化する工程と
を含む酸化物誘電体膜用電極構造の製造方法が提供され
る。
【００４８】本発明のさらに他の観点によれば、下地表
面上に形成された下部電極と、前記下部電極上に形成さ
れたＰｂ又はＢｉを含む酸化物誘電体膜と、前記Ｐｂ又
はＢｉを含む酸化物誘電体膜上形成され、少なくとも厚
さ方向の一部が全領域にわたってアモルファス化されて
いる層を含むＴａＮ膜と、前記ＴａＮ膜上に形成された
上部電極とを含むキャパシタ素子が提供される。
面上に形成された下部電極と、前記下部電極上に形成さ
れたＰｂ又はＢｉを含む酸化物誘電体膜と、前記Ｐｂ又
はＢｉを含む酸化物誘電体膜上形成され、少なくとも厚
さ方向の一部が全領域にわたってアモルファス化されて
いる層を含むＴａＮ膜と、前記ＴａＮ膜上に形成された
上部電極とを含むキャパシタ素子が提供される。
【００４９】本発明のさらに別の観点によれば、ａ）下
地表面上に下部電極を形成する工程と、（ｂ）前記下部
電極上にＰｂまたはＢｉを含む酸化物誘電体膜を形成す
る工程と、（ｃ）前記酸化物誘電体膜上にＴａＮ膜を形
成する工程と、（ｄ）前記ＴａＮ膜の少なくとも厚さ方
向の一部を全領域にわたってアモルファス化する工程
と、（ｅ）前記ＴａＮ膜上に上部電極を形成する工程と
を含むキャパシタ素子の製造方法が提供される。
地表面上に下部電極を形成する工程と、（ｂ）前記下部
電極上にＰｂまたはＢｉを含む酸化物誘電体膜を形成す
る工程と、（ｃ）前記酸化物誘電体膜上にＴａＮ膜を形
成する工程と、（ｄ）前記ＴａＮ膜の少なくとも厚さ方
向の一部を全領域にわたってアモルファス化する工程
と、（ｅ）前記ＴａＮ膜上に上部電極を形成する工程と
を含むキャパシタ素子の製造方法が提供される。
【００５０】
【発明の実施の形態】本発明者らは、実験及び理論的検
討を重ねた結果、ＰＺＴ膜又はＢＳＴ膜などの酸化物誘
電体膜上にＴａＮ膜をスパッタリングにより形成し、そ
の後にＴａＮ膜中にＮをイオン注入した膜をキャパシタ
の上部電極として用いると、水素雰囲気中でのアニール
を行った後においても、電気的特性（例えば、強誘電体
キャパシタの分極電荷量率、高誘電体キャパシタのリー
ク電流など）の劣化が少ないことを発見した。
討を重ねた結果、ＰＺＴ膜又はＢＳＴ膜などの酸化物誘
電体膜上にＴａＮ膜をスパッタリングにより形成し、そ
の後にＴａＮ膜中にＮをイオン注入した膜をキャパシタ
の上部電極として用いると、水素雰囲気中でのアニール
を行った後においても、電気的特性（例えば、強誘電体
キャパシタの分極電荷量率、高誘電体キャパシタのリー
ク電流など）の劣化が少ないことを発見した。
【００５１】Ｎをイオン注入したＴａＮ膜をバリア層と
して用いると電気的劣化が抑制される理由については明
確ではない。イオン注入によりＴａＮ膜、特にその表面
層がアモルファス化するためであり、水素等に対するバ
リア性が向上すること、加えて、イオン注入によりＴａ
Ｎ膜のストレスの影響が低減することも関連していると
思われる。
して用いると電気的劣化が抑制される理由については明
確ではない。イオン注入によりＴａＮ膜、特にその表面
層がアモルファス化するためであり、水素等に対するバ
リア性が向上すること、加えて、イオン注入によりＴａ
Ｎ膜のストレスの影響が低減することも関連していると
思われる。
【００５２】酸化物誘電体層としてＢＳＴを用いた場合
は、単純にスパッタにより形成したＴａＮ膜をバリア層
として用いた場合でも、水素雰囲気中でのアニールによ
るリーク電流の増加が抑制される。さらに、ＴａＮ膜に
Ｎをイオン注入すると、リーク電流の増加をさらに抑制
できることを見いだした。
は、単純にスパッタにより形成したＴａＮ膜をバリア層
として用いた場合でも、水素雰囲気中でのアニールによ
るリーク電流の増加が抑制される。さらに、ＴａＮ膜に
Ｎをイオン注入すると、リーク電流の増加をさらに抑制
できることを見いだした。
【００５３】リーク電流の抑制に関しても、ＴａＮ膜の
表面がアモルファス化したことに起因するものと推測し
ている。アニール雰囲気中の水素、意図せずに雰囲気中
に混入した水分は、アモルファス化したＴａＮ膜の表面
層でブロックされ、それよりも下部の酸化物誘電体膜中
に入りにくくなるものと考えられる。
表面がアモルファス化したことに起因するものと推測し
ている。アニール雰囲気中の水素、意図せずに雰囲気中
に混入した水分は、アモルファス化したＴａＮ膜の表面
層でブロックされ、それよりも下部の酸化物誘電体膜中
に入りにくくなるものと考えられる。
【００５４】尚、アモルファス層の有無は、例えば、Ｔ
ａＮ膜に電子線を照射し、低速電子線回折像（Ｌｏｗ
Ｅｎｅｒｇｙ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏ
ｎ：ＬＥＥＤ）などの反射電子線像を観察すれば良い。
反射電子線像に、アモルファス状態を示すハローパター
ンが形成されてスポットパターンがなければ、アモルフ
ァス層が形成されていると判断できる。
ａＮ膜に電子線を照射し、低速電子線回折像（Ｌｏｗ
Ｅｎｅｒｇｙ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏ
ｎ：ＬＥＥＤ）などの反射電子線像を観察すれば良い。
反射電子線像に、アモルファス状態を示すハローパター
ンが形成されてスポットパターンがなければ、アモルフ
ァス層が形成されていると判断できる。
【００５５】以下本発明を実施例に沿って説明する。
【００５６】まず、本発明の第１実施例による電極構造
を含むキャパシタ及びその製造方法を説明する。
を含むキャパシタ及びその製造方法を説明する。
【００５７】図１は、本発明の第１実施例による酸化物
誘電体用電極構造を含むキャパシタの構造を示す断面図
である。
誘電体用電極構造を含むキャパシタの構造を示す断面図
である。
【００５８】図１に示すように、キャパシタＡは、ｎ型
Ｓｉ基板１上に形成されている下部電極３と、下部電極
３の上に形成されているＰＺＴ膜５と、ＰＺＴ膜５上に
形成されている上部電極７と、上部電極７を覆ってＰＺ
Ｔ膜５上に形成されている層間絶縁膜１１と、層間絶縁
膜１１内に形成され上部電極７の一部表面を開口する開
口１５とを有している。
Ｓｉ基板１上に形成されている下部電極３と、下部電極
３の上に形成されているＰＺＴ膜５と、ＰＺＴ膜５上に
形成されている上部電極７と、上部電極７を覆ってＰＺ
Ｔ膜５上に形成されている層間絶縁膜１１と、層間絶縁
膜１１内に形成され上部電極７の一部表面を開口する開
口１５とを有している。
【００５９】下部電極３は、基板１側から順にＷ膜３ａ
とＴｉ膜３ｂとＴｉＮ膜３ｃとＰｔ膜３ｄとを含む。
とＴｉ膜３ｂとＴｉＮ膜３ｃとＰｔ膜３ｄとを含む。
【００６０】上部電極７は、ＰＺＴ膜側から順にＴａＮ
膜７ａとＰｔ膜７ｂとを含む。ＴａＮ膜７ａは、少なく
とも厚さ方向の一部が全領域にわたってアモルファス化
されている。
膜７ａとＰｔ膜７ｂとを含む。ＴａＮ膜７ａは、少なく
とも厚さ方向の一部が全領域にわたってアモルファス化
されている。
【００６１】本明細書において、「ＴａＮ膜の少なくと
も厚さ方向の一部が全領域にわたってアモルファス化さ
れている」との記載は、例えば平坦な下地の上にＴａＮ
膜を形成した場合において、厚み方向（下地の法線方
向）に関する一部、例えば表面領域がアモルファス化さ
れている状態や、表面領域ではなく内部領域がアモルフ
ァス化されている状態を含む。
も厚さ方向の一部が全領域にわたってアモルファス化さ
れている」との記載は、例えば平坦な下地の上にＴａＮ
膜を形成した場合において、厚み方向（下地の法線方
向）に関する一部、例えば表面領域がアモルファス化さ
れている状態や、表面領域ではなく内部領域がアモルフ
ァス化されている状態を含む。
【００６２】尚、微視的に観察した場合に面内の一部領
域がアモルファス化されていなくても、巨視的にみれば
大部分の領域（面内）においてアモルファス化されてい
れば、バリア性の向上を期待できるため、そのような状
態も上記表現は包含する。
域がアモルファス化されていなくても、巨視的にみれば
大部分の領域（面内）においてアモルファス化されてい
れば、バリア性の向上を期待できるため、そのような状
態も上記表現は包含する。
【００６３】次に、電極構造及びキャパシタの詳細な構
造について、製造工程を含めて以下に説明する。
造について、製造工程を含めて以下に説明する。
【００６４】まず、ｎ型の６インチＳｉ基板１（抵抗率
ρ ＝０．１Ωｃｍ）を準備し、Ｓｉ基板１上にＣＶＤ
法により、Ｗ膜３ａを堆積する。例えば、Ｗ膜３ａの成
長温度は５４０℃、Ｗ膜３ａの膜厚は１５０ｎｍであ
る。
ρ ＝０．１Ωｃｍ）を準備し、Ｓｉ基板１上にＣＶＤ
法により、Ｗ膜３ａを堆積する。例えば、Ｗ膜３ａの成
長温度は５４０℃、Ｗ膜３ａの膜厚は１５０ｎｍであ
る。
【００６５】次に、スパッタ法によりＴｉ膜３ｂとＴｉ
Ｎ膜３ｃとを堆積する。例えばＴｉ膜３ｂの厚さは５０
ｎｍ、ＴｉＮ膜３ｃの厚さは１００ｎｍである。
Ｎ膜３ｃとを堆積する。例えばＴｉ膜３ｂの厚さは５０
ｎｍ、ＴｉＮ膜３ｃの厚さは１００ｎｍである。
【００６６】次に、室温の条件下において、スパッタ法
によりＰｔ膜３ｄを堆積する。例えばＰｔ膜３ｄの厚さ
は１００ｎｍである。
によりＰｔ膜３ｄを堆積する。例えばＰｔ膜３ｄの厚さ
は１００ｎｍである。
【００６７】Ｗ／Ｔｉ／ＴｉＮ／Ｐｔの４層構造を有す
る下部電極３が形成される。
る下部電極３が形成される。
【００６８】次に、Ｐｔ膜３ｄ上にＰＺＴ膜５を形成す
る。ＰＺＴ膜５は以下の方法により形成する。
る。ＰＺＴ膜５は以下の方法により形成する。
【００６９】まず、ＰＺＴのゾル−ゲル溶液をＳｉ基板
上（Ｐｔ膜３ｄ上）にスピンコート法を用いて塗布し、
結晶化温度よりも低い温度、２５０℃から３００℃付
近、例えば３００℃で６０分間の前アニールを行い、ゾ
ル−ゲル膜中の溶媒成分を蒸発させて乾燥させる。その
後、７００℃から８００℃の温度範囲、例えば７００℃
で２０分間の後アニールを行い、ＰＺＴ膜を結晶化させ
る。ＰＺＴ膜５の膜厚は、例えば１５０ｎｍである。
上（Ｐｔ膜３ｄ上）にスピンコート法を用いて塗布し、
結晶化温度よりも低い温度、２５０℃から３００℃付
近、例えば３００℃で６０分間の前アニールを行い、ゾ
ル−ゲル膜中の溶媒成分を蒸発させて乾燥させる。その
後、７００℃から８００℃の温度範囲、例えば７００℃
で２０分間の後アニールを行い、ＰＺＴ膜を結晶化させ
る。ＰＺＴ膜５の膜厚は、例えば１５０ｎｍである。
【００７０】結晶化したＰＺＴ膜５上に、スパッタ法に
より、例えば厚さ２００ｎｍのＴａＮ膜７ａを堆積す
る。次に、イオン注入法によりＴａＮ膜７ａ中にＮイオ
ンを注入する。
より、例えば厚さ２００ｎｍのＴａＮ膜７ａを堆積す
る。次に、イオン注入法によりＴａＮ膜７ａ中にＮイオ
ンを注入する。
【００７１】表３に、Ｎのドーズ量を示す。１×１０13
ｃｍ-2、１×１０14ｃｍ-2、１×１０15ｃｍ-2の３通り
である。注入エネルギーは、３０ｋｅＶである。
ｃｍ-2、１×１０14ｃｍ-2、１×１０15ｃｍ-2の３通り
である。注入エネルギーは、３０ｋｅＶである。
【００７２】イオン注入によりＴａＮ膜がアモルファス
化される。ＴａＮ膜７ａの上に厚さ１００ｎｍ程度のＰ
ｔ膜７ｂを堆積する。
化される。ＴａＮ膜７ａの上に厚さ１００ｎｍ程度のＰ
ｔ膜７ｂを堆積する。
【００７３】次に、上記構造を加工してキャパシタ素子
を形成する工程を説明する。
を形成する工程を説明する。
【００７４】Ｐｔ膜７ｂ上にフォトレジストを塗布し、
上部電極７を加工するためのフォトマスクを形成する。
フォトマスクを用いてイオンミリング法により上部電極
７（７ａ、７ｂ）をエッチングする。エッチングに用い
たフォトマスクをアッシング工程と洗浄工程により除去
する。さらに別のフォトマスクを用いて、ＰＺＴをエッ
チングし、別のフォトマスクを除去する。
上部電極７を加工するためのフォトマスクを形成する。
フォトマスクを用いてイオンミリング法により上部電極
７（７ａ、７ｂ）をエッチングする。エッチングに用い
たフォトマスクをアッシング工程と洗浄工程により除去
する。さらに別のフォトマスクを用いて、ＰＺＴをエッ
チングし、別のフォトマスクを除去する。
【００７５】プラズマ法を用いてＴＥＯＳ（Ｔｅｔｒａ
Ｅｔｏｘｙ Ｓｉｌａｎ）により層間絶縁膜１１を形成
する。層間絶縁膜１１にコンタクトホール１５を形成す
る。コンタクトホール１５を覆って層間絶縁膜１１上に
上部電極７と接続する配線層Ｌを形成する。上部電極７
の面積は、例えば５０×５０μｍ2である。
Ｅｔｏｘｙ Ｓｉｌａｎ）により層間絶縁膜１１を形成
する。層間絶縁膜１１にコンタクトホール１５を形成す
る。コンタクトホール１５を覆って層間絶縁膜１１上に
上部電極７と接続する配線層Ｌを形成する。上部電極７
の面積は、例えば５０×５０μｍ2である。
【００７６】尚、１回のフォトリソグラフィー工程によ
り形成した１のフォトマスクにより、上部電極とＰＺＴ
膜との加工を行っても良い。１回のフォトリソグラフィ
ー工程により上部電極とＰＺＴ膜とをエッチングできれ
ば、工程を簡単化できる。また、キャパシタ構造自体も
微細化が可能になる。
り形成した１のフォトマスクにより、上部電極とＰＺＴ
膜との加工を行っても良い。１回のフォトリソグラフィ
ー工程により上部電極とＰＺＴ膜とをエッチングできれ
ば、工程を簡単化できる。また、キャパシタ構造自体も
微細化が可能になる。
【００７７】下部電極から配線を引き出す必要がある場
合には、下部電極を上部電極及びＰＺＴ膜よりも大きめ
に加工し、下部電極の露出している表面から配線を行っ
ても良い。或いは、後述のように、下部電極と接続され
る接続構造と、該接続構造の上に層間絶縁膜を介して形
成される下部電極とを、例えば前記層間絶縁膜内に形成
されたコンタクトホールを埋めるプラグを介して配線す
ることにより接続することもできる。
合には、下部電極を上部電極及びＰＺＴ膜よりも大きめ
に加工し、下部電極の露出している表面から配線を行っ
ても良い。或いは、後述のように、下部電極と接続され
る接続構造と、該接続構造の上に層間絶縁膜を介して形
成される下部電極とを、例えば前記層間絶縁膜内に形成
されたコンタクトホールを埋めるプラグを介して配線す
ることにより接続することもできる。
【００７８】表３に、上記のキャパシタ構造Ａを、４０
０℃で１００分間水素雰囲気中においてアニールしたの
後の残存分極電荷量率（％）を示す。
０℃で１００分間水素雰囲気中においてアニールしたの
後の残存分極電荷量率（％）を示す。
【００７９】
【表３】 ＴａＮ膜７ａへのＮのドーズ量、１×１０13ｃｍ-2、１
×１０14ｃｍ-2、１×１０15ｃｍ-2の３通りに対応し
て、残存分極電荷量率としてそれぞれ３０％、６０％、
７０％の値が得られた。
×１０14ｃｍ-2、１×１０15ｃｍ-2の３通りに対応し
て、残存分極電荷量率としてそれぞれ３０％、６０％、
７０％の値が得られた。
【００８０】表１に示すように、ＴａＮ膜にＮのイオン
注入をしなかった場合には、残存分極電荷量率は４０％
である。表３のデータをグラフにして残存分極電荷量率
が４０％を越えるドーズ量を求めると、約５×１×１０
14ｃｍ-3となる。この結果より、ドーズ量を少なくとも
５×１×１０14ｃｍ-3以上、好ましくは１×１０14ｃｍ
-3以上のドーズ量にすれば、ＴａＮ膜中へのＮのイオン
注入による残存分極電荷量率の向上の効果が現れると考
えられる。
注入をしなかった場合には、残存分極電荷量率は４０％
である。表３のデータをグラフにして残存分極電荷量率
が４０％を越えるドーズ量を求めると、約５×１×１０
14ｃｍ-3となる。この結果より、ドーズ量を少なくとも
５×１×１０14ｃｍ-3以上、好ましくは１×１０14ｃｍ
-3以上のドーズ量にすれば、ＴａＮ膜中へのＮのイオン
注入による残存分極電荷量率の向上の効果が現れると考
えられる。
【００８１】前述のように、ＴａＮ膜中にＮをイオン注
入するとＰＺＴ膜を含むキャパシタの残存分極電荷量率
が向上するのは、ＴａＮ膜の表面領域がアモルファス化
され、水素や水分のＰＺＴ膜内への侵入をある程度阻止
するためと考えられる。
入するとＰＺＴ膜を含むキャパシタの残存分極電荷量率
が向上するのは、ＴａＮ膜の表面領域がアモルファス化
され、水素や水分のＰＺＴ膜内への侵入をある程度阻止
するためと考えられる。
【００８２】尚、上記の実施例１においては、キャパシ
タのサイズ（上部電極のサイズ）は５０×５０μｍ2で
ある。キャパシタのサイズが２×２μｍ2程度まで小さ
くなると、同様の条件によりＴａＮ膜中にＮをイオン注
入しても、水素雰囲気中でのアニール後の残存分極電荷
量率は３０％程度であり、電気的特性の劣化を抑制でき
ないことがわかった。この実験結果から、キャパシタの
サイズをあまり小さくすると、ＴａＮ膜にＮをイオン注
入することによる残存分極電荷量率の低下防止の効果は
小さかった。
タのサイズ（上部電極のサイズ）は５０×５０μｍ2で
ある。キャパシタのサイズが２×２μｍ2程度まで小さ
くなると、同様の条件によりＴａＮ膜中にＮをイオン注
入しても、水素雰囲気中でのアニール後の残存分極電荷
量率は３０％程度であり、電気的特性の劣化を抑制でき
ないことがわかった。この実験結果から、キャパシタの
サイズをあまり小さくすると、ＴａＮ膜にＮをイオン注
入することによる残存分極電荷量率の低下防止の効果は
小さかった。
【００８３】イオン注入による残存分極電荷量率の低下
防止効果にキャパシタサイズ依存性が存在する現象に関
しては、サイズが小さい場合には、周辺部の寄与が相対
的に大きくなり、キャパシタの周辺からの水素等の回り
込みの影響が顕著になる可能性が強いこと、電極膜のス
トレスが変化すること起因するのではないかと推測され
る。
防止効果にキャパシタサイズ依存性が存在する現象に関
しては、サイズが小さい場合には、周辺部の寄与が相対
的に大きくなり、キャパシタの周辺からの水素等の回り
込みの影響が顕著になる可能性が強いこと、電極膜のス
トレスが変化すること起因するのではないかと推測され
る。
【００８４】従って、例えばキャパシタ素子の外周部を
水素等の回り込みから保護する構造、例えばキャパシタ
素子の側壁に、厚さ方向の一部がアモルファス化された
ＴａＮ層を全領域にわたって含む層を形成することによ
り解決できるのではないかと考えられる。
水素等の回り込みから保護する構造、例えばキャパシタ
素子の側壁に、厚さ方向の一部がアモルファス化された
ＴａＮ層を全領域にわたって含む層を形成することによ
り解決できるのではないかと考えられる。
【００８５】次に、第１実施例の変形例について説明す
る。
る。
【００８６】第１実施例の変形例による電極構造の製造
方法は、ＴａＮ膜にイオン注入するイオン種がＮではな
くＳｉである点において、第１実施例による電極構造の
製造方法と異なる。
方法は、ＴａＮ膜にイオン注入するイオン種がＮではな
くＳｉである点において、第１実施例による電極構造の
製造方法と異なる。
【００８７】表４に、ＴａＮ膜中へのＳｉのイオン注入
量（ドーズ量）と残存分極電荷量率との関係を示す。
量（ドーズ量）と残存分極電荷量率との関係を示す。
【００８８】
【表４】 表４に示すように、Ｓｉのドーズ量を１×１０15ｃ
ｍ-2、１×１０16ｃｍ-2とした時の残存分極電荷量率
は、それぞれ７０％、７５％と高い値が得られた。
ｍ-2、１×１０16ｃｍ-2とした時の残存分極電荷量率
は、それぞれ７０％、７５％と高い値が得られた。
【００８９】尚、ＳｉはＰＺＴとの反応性が高いので、
Ｓｉイオンが注入される深さを、ＴａＮ膜の厚さ（２０
０ｎｍ）の１／２（１００ｎｍ）を越えないように、注
入エネルギーを２０ｋｅＶに設定している。
Ｓｉイオンが注入される深さを、ＴａＮ膜の厚さ（２０
０ｎｍ）の１／２（１００ｎｍ）を越えないように、注
入エネルギーを２０ｋｅＶに設定している。
【００９０】尚、「Ｓｉイオンが注入される深さを、Ｔ
ａＮ膜の厚さ（２００ｎｍ）の１／２（１００ｎｍ）を
越えないように設定する。」とは、注入されたイオン濃
度のテール部分が厚さの１／２を越えないようにすると
いう意味である。
ａＮ膜の厚さ（２００ｎｍ）の１／２（１００ｎｍ）を
越えないように設定する。」とは、注入されたイオン濃
度のテール部分が厚さの１／２を越えないようにすると
いう意味である。
【００９１】次に、本発明の第２実施例によるキャパシ
タ装置及びその製造方法について説明する。
タ装置及びその製造方法について説明する。
【００９２】図２は、本発明の第２実施例によるキャパ
シタ構造を示す断面図である。
シタ構造を示す断面図である。
【００９３】図２に示すように、キャパシタＢは、ｎ型
Ｓｉ基板３１上形成されている下部電極３３と、下部電
極３３の上に形成されているＢＳＴ膜３５と、ＢＳＴ膜
３５上に形成されている上部電極３７と、上部電極３７
を覆ってＢＳＴ膜３５上に形成されている層間絶縁膜４
１と、層間絶縁膜４１内に形成され上部電極３７の一部
表面を開口する開口４５とを有している。
Ｓｉ基板３１上形成されている下部電極３３と、下部電
極３３の上に形成されているＢＳＴ膜３５と、ＢＳＴ膜
３５上に形成されている上部電極３７と、上部電極３７
を覆ってＢＳＴ膜３５上に形成されている層間絶縁膜４
１と、層間絶縁膜４１内に形成され上部電極３７の一部
表面を開口する開口４５とを有している。
【００９４】下部電極３３は、基板３１側から順にＷ膜
３３ａ、ＴｉＮ膜３３ｂとＲｕ膜３３ｃとを含む。上部
電極３７は、ＢＳＴ膜３５側から順にＴａＮ膜３７ａと
Ｐｔ膜３７ｂとを含む。
３３ａ、ＴｉＮ膜３３ｂとＲｕ膜３３ｃとを含む。上部
電極３７は、ＢＳＴ膜３５側から順にＴａＮ膜３７ａと
Ｐｔ膜３７ｂとを含む。
【００９５】より詳細な構造について、製造工程を含め
て以下に説明する。
て以下に説明する。
【００９６】ｎ型の６インチＳｉ基板（抵抗率ρ ＝
０．１Ωｃｍ）３１を準備し、Ｓｉ基板３１上にＣＶＤ
法により、Ｗ膜３３ａを堆積する。例えば、成長温度は
５４０℃、Ｗ膜３３ａの膜厚は１００ｎｍである。
０．１Ωｃｍ）３１を準備し、Ｓｉ基板３１上にＣＶＤ
法により、Ｗ膜３３ａを堆積する。例えば、成長温度は
５４０℃、Ｗ膜３３ａの膜厚は１００ｎｍである。
【００９７】次に、スパッタ法によりＴｉＮ膜３３ｂを
堆積する。例えば、ＴｉＮ膜３３ｂの厚さは５０ｎｍで
ある。
堆積する。例えば、ＴｉＮ膜３３ｂの厚さは５０ｎｍで
ある。
【００９８】次に、下部電極としてＣＶＤ法によりＲｕ
膜３３ｃを堆積する。例えば、Ｒｕ膜３３ｃの厚さは１
００ｎｍである。
膜３３ｃを堆積する。例えば、Ｒｕ膜３３ｃの厚さは１
００ｎｍである。
【００９９】次に、Ｒｕ膜３３ｃ上にＢＳＴ膜３５を形
成する。ＢＳＴ膜３５はスパッタリング法を用いて形成
する。ＢＳＴ膜３５の膜厚は、例えば３０ｎｍである。
成する。ＢＳＴ膜３５はスパッタリング法を用いて形成
する。ＢＳＴ膜３５の膜厚は、例えば３０ｎｍである。
【０１００】ＢＳＴ膜３５上に、スパッタ法により、例
えば厚さ２００ｎｍのＴａＮ膜３７ａを堆積する。次
に、イオン注入法によりＴａＮ膜３７ａ中にＮイオンを
注入する。
えば厚さ２００ｎｍのＴａＮ膜３７ａを堆積する。次
に、イオン注入法によりＴａＮ膜３７ａ中にＮイオンを
注入する。
【０１０１】イオン注入によりＴａＮ膜がアモルファス
化される。ＴａＮ膜３７ａの上に例えば厚さ１００ｎｍ
程度のＰｔ膜３７ｂを堆積する。
化される。ＴａＮ膜３７ａの上に例えば厚さ１００ｎｍ
程度のＰｔ膜３７ｂを堆積する。
【０１０２】次に、上記構造を加工してキャパシタ電極
を形成する工程を、図２を参照して説明する。
を形成する工程を、図２を参照して説明する。
【０１０３】Ｐｔ膜３７ｂ膜上にフォトレジストを塗布
し、上部電極３７を形成するためのフォトマスクを形成
する。フォトマスクを用いてイオンミリング法により上
部電極をエッチングする。エッチングに用いたフォトマ
スクをアッシング工程と洗浄工程により除去する。さら
に別のフォトマスクを形成して、ＢＳＴ膜を加工する。
し、上部電極３７を形成するためのフォトマスクを形成
する。フォトマスクを用いてイオンミリング法により上
部電極をエッチングする。エッチングに用いたフォトマ
スクをアッシング工程と洗浄工程により除去する。さら
に別のフォトマスクを形成して、ＢＳＴ膜を加工する。
【０１０４】プラズマ法によりＴＥＯＳ（Ｔｅｔｒａ
Ｅｔｏｘｙ Ｓｉｌａｎ）を用いて層間絶縁膜４１用に
堆積する。厚さ２００ｎｍの層間絶縁膜４１にコンタク
トホール４５を形成する。コンタクトホール４５を覆っ
て層間絶縁膜４１上に上部電極３７と接続する配線層Ｌ
を形成する。キャパシタ構造が完成する。尚、電極の面
積は、例えば５０×５０μｍ2である。
Ｅｔｏｘｙ Ｓｉｌａｎ）を用いて層間絶縁膜４１用に
堆積する。厚さ２００ｎｍの層間絶縁膜４１にコンタク
トホール４５を形成する。コンタクトホール４５を覆っ
て層間絶縁膜４１上に上部電極３７と接続する配線層Ｌ
を形成する。キャパシタ構造が完成する。尚、電極の面
積は、例えば５０×５０μｍ2である。
【０１０５】尚、第１実施例と同様に、上部電極とＢＳ
Ｔとの加工を１のフォトマスクにより行うこともでき
る。
Ｔとの加工を１のフォトマスクにより行うこともでき
る。
【０１０６】また、下部電極にはＲｕを含む電極を用い
たが、Ｒｕ膜の代わりに、ＴａＮ膜又は少なくとも一部
領域がアモルファス化されたＴａＮ膜を用いても良い。
たが、Ｒｕ膜の代わりに、ＴａＮ膜又は少なくとも一部
領域がアモルファス化されたＴａＮ膜を用いても良い。
【０１０７】表５に、上記キャパシタ構造Ｂを水素ガス
雰囲気中において４００℃で１００分アニールした場合
の、アニール前後におけるリーク電流を示す。
雰囲気中において４００℃で１００分アニールした場合
の、アニール前後におけるリーク電流を示す。
【０１０８】
【表５】 上記の各ドーズ量に対応した注入エネルギーは３０ｋｅ
Ｖである。
Ｖである。
【０１０９】表５に示すように、Ｎをイオン注入した場
合のドーズ量を１×１０13ｃｍ-2とした場合、アニール
前のリーク電流は、２×１０-8Ａ／ｃｍ2である。アニ
ール後のリーク電流は、８×１０-8Ａ／ｃｍ2である。
アニールにより、リーク電流が４倍に増加した。
合のドーズ量を１×１０13ｃｍ-2とした場合、アニール
前のリーク電流は、２×１０-8Ａ／ｃｍ2である。アニ
ール後のリーク電流は、８×１０-8Ａ／ｃｍ2である。
アニールにより、リーク電流が４倍に増加した。
【０１１０】Ｎのドーズ量を、１×１０14ｃｍ-2とした
場合、アニール前のリーク電流は、２×１０-8Ａ／ｃｍ
2、アニール後のリーク電流は、５×１０-8Ａ／ｃｍ2で
ある。アニールにより、リーク電流が２．５倍増加し
た。
場合、アニール前のリーク電流は、２×１０-8Ａ／ｃｍ
2、アニール後のリーク電流は、５×１０-8Ａ／ｃｍ2で
ある。アニールにより、リーク電流が２．５倍増加し
た。
【０１１１】Ｎのドーズ量を、１×１０15ｃｍ-2とした
場合、アニール前のリーク電流は、１×１０-8Ａ／ｃｍ
2、アニール後のリーク電流は、５×１０-8Ａ／ｃｍ2で
ある。アニールにより、リーク電流が５倍増加した。
場合、アニール前のリーク電流は、１×１０-8Ａ／ｃｍ
2、アニール後のリーク電流は、５×１０-8Ａ／ｃｍ2で
ある。アニールにより、リーク電流が５倍増加した。
【０１１２】上記の実験結果より、Ｎのドーズ量として
１×１０14ｃｍ-2以上で、アニール処理後のリーク電流
が低いことがわかる。
１×１０14ｃｍ-2以上で、アニール処理後のリーク電流
が低いことがわかる。
【０１１３】Ｎのドーズ量として１×１０14ｃｍ-2又は
１×１０15ｃｍ-2であれば、アニール後のリーク電流は
５×１０-8Ａ／ｃｍ2であり、表２に示したＣＶＤ−Ｒ
ｕを上部電極に用いた場合とほぼ同等のリーク電流値に
抑えることができた。
１×１０15ｃｍ-2であれば、アニール後のリーク電流は
５×１０-8Ａ／ｃｍ2であり、表２に示したＣＶＤ−Ｒ
ｕを上部電極に用いた場合とほぼ同等のリーク電流値に
抑えることができた。
【０１１４】尚、Ｎのドーズ量として５×１０13ｃ
ｍ-2、好ましくは１×１０14ｃｍ-2であればリーク電流
の増大は抑制される。
ｍ-2、好ましくは１×１０14ｃｍ-2であればリーク電流
の増大は抑制される。
【０１１５】表６に、ＴａＮ膜にＳｉをイオン注入した
場合の、水素雰囲気中でのアニール前後におけるキャパ
シタのリーク電流を示す。
場合の、水素雰囲気中でのアニール前後におけるキャパ
シタのリーク電流を示す。
【０１１６】
【表６】 表６に示すように、ＴａＮ膜中にＳｉをイオン注入した
場合、ドーズ量を、１×１０15ｃｍ-2にすると、アニー
ル前のリーク電流は、２×１０-8Ａ／ｃｍ2である。ア
ニール後のリーク電流は、５×１０-8Ａ／ｃｍ2であ
る。アニールにより、リーク電流が２．５倍増加した。
場合、ドーズ量を、１×１０15ｃｍ-2にすると、アニー
ル前のリーク電流は、２×１０-8Ａ／ｃｍ2である。ア
ニール後のリーク電流は、５×１０-8Ａ／ｃｍ2であ
る。アニールにより、リーク電流が２．５倍増加した。
【０１１７】Ｓｉのドーズ量を、１×１０16ｃｍ-2にす
ると、アニール前のリーク電流は、２×１０-8Ａ／ｃｍ
2である。アニール後のリーク電流は、５×１０-8Ａ／
ｃｍ2である。アニールにより、リーク電流が２．５倍
増加した。
ると、アニール前のリーク電流は、２×１０-8Ａ／ｃｍ
2である。アニール後のリーク電流は、５×１０-8Ａ／
ｃｍ2である。アニールにより、リーク電流が２．５倍
増加した。
【０１１８】上記の実験結果より、１×１０15ｃｍ-2又
は１×１０16ｃｍ-2であれば、アニール後のリーク電流
は５×１０-8Ａ／ｃｍ2であり、表２に示したＲｕを上
部電極に用いた場合とほぼ同等のリーク電流値に抑える
ことができることがわかる。
は１×１０16ｃｍ-2であれば、アニール後のリーク電流
は５×１０-8Ａ／ｃｍ2であり、表２に示したＲｕを上
部電極に用いた場合とほぼ同等のリーク電流値に抑える
ことができることがわかる。
【０１１９】以上、第１実施例及び第２実施例について
説明した。第１実施例、第２実施例においては、酸化物
誘電体膜の上部に形成される上部電極の一部（バリア
層）として、少なくとも厚さ方向の一部を全領域にわた
ってアモルファス化されたＴａＮ膜を用いた例について
説明した。
説明した。第１実施例、第２実施例においては、酸化物
誘電体膜の上部に形成される上部電極の一部（バリア
層）として、少なくとも厚さ方向の一部を全領域にわた
ってアモルファス化されたＴａＮ膜を用いた例について
説明した。
【０１２０】工程を単純にするために、酸化物誘電体膜
の下部に形成される下部電極の一部としてＴａＮ膜を用
いても良い。
の下部に形成される下部電極の一部としてＴａＮ膜を用
いても良い。
【０１２１】この場合、酸化物誘電体膜上に形成される
上部電極もＴａＮ膜を含む層で形成し、かつ、少なくと
も厚さ方向の一部を全領域にわたってアモルファス化さ
れたＴａＮ膜を形成しておいても良い。
上部電極もＴａＮ膜を含む層で形成し、かつ、少なくと
も厚さ方向の一部を全領域にわたってアモルファス化さ
れたＴａＮ膜を形成しておいても良い。
【０１２２】ＴａＮ膜と酸化物誘電体膜との接触箇所
は、その目的や構造に応じて任意に選択されるものであ
る。
は、その目的や構造に応じて任意に選択されるものであ
る。
【０１２３】もちろん、少なくとも厚さ方向の一部を全
領域にわたってアモルファス化されたＴａＮ膜と、表１
に示される種々の電極構造とを組み合わせることもでき
ることは言うまでもない。
領域にわたってアモルファス化されたＴａＮ膜と、表１
に示される種々の電極構造とを組み合わせることもでき
ることは言うまでもない。
【０１２４】表７は、６インチウェハー一枚当たりの上
部電極（バリア電極）製造工程に要するコストを比較し
たものである。
部電極（バリア電極）製造工程に要するコストを比較し
たものである。
【０１２５】
【表７】 表７に示すように、ＳＲＯ電極、ＣＶＤ−Ｒｕ電極を用
いると、製造コストが３０００円となる。ＩｒＯ2電極
を用いると製造コストは４５００円である。
いると、製造コストが３０００円となる。ＩｒＯ2電極
を用いると製造コストは４５００円である。
【０１２６】一方、ＴａＮ電極を用いると、製造コスト
は８００円である。イオン注入工程を加えても、製造コ
ストは１３００円である。
は８００円である。イオン注入工程を加えても、製造コ
ストは１３００円である。
【０１２７】表７より、従来の電極を用いた場合に比べ
て、イオン注入によりアモルファス化されたＴａＮ膜を
用いると、コストは半分以下に下がることがわかった。
て、イオン注入によりアモルファス化されたＴａＮ膜を
用いると、コストは半分以下に下がることがわかった。
【０１２８】上記のキャパシタとトランジスタとを同一
基板上に多数形成し、例えば、１つのトランジスタのソ
ース端子と電源電圧ＶDとの間に１つのキャパシタを直
列に接続し、トランジスタのドレイン端子をビット線
に、トランジスタのゲート端子をワード線に接続してメ
モリセルとすれば、ランダムアクセスが可能なメモリ装
置を形成することができる。
基板上に多数形成し、例えば、１つのトランジスタのソ
ース端子と電源電圧ＶDとの間に１つのキャパシタを直
列に接続し、トランジスタのドレイン端子をビット線
に、トランジスタのゲート端子をワード線に接続してメ
モリセルとすれば、ランダムアクセスが可能なメモリ装
置を形成することができる。
【０１２９】酸化物誘電体膜として、ＰＺＴ等の強誘電
体膜を用いれば、不揮発性のメモリである強誘電体メモ
リ（ＦｅＲＡＭ）を形成することができる。酸化物誘電
体膜として高誘電体膜を用いれば、高性能のＤＲＡＭを
形成することができる。
体膜を用いれば、不揮発性のメモリである強誘電体メモ
リ（ＦｅＲＡＭ）を形成することができる。酸化物誘電
体膜として高誘電体膜を用いれば、高性能のＤＲＡＭを
形成することができる。
【０１３０】本発明の第３の実施の形態による半導体記
憶装置について図３及び図４を参照して説明する。
憶装置について図３及び図４を参照して説明する。
【０１３１】図３は、図１に示す強誘電体膜を用いたキ
ャパシタ素子を、ＦｅＲＡＭのキャパシタ素子として用
いた構造を示す断面図である。
ャパシタ素子を、ＦｅＲＡＭのキャパシタ素子として用
いた構造を示す断面図である。
【０１３２】図３に示すように、メモリセル構造ＭＣ
は、ｐ型シリコン半導体層（ウェル層）５１内に、ソー
ス領域／ドレイン領域を形成するｎ型半導体層５５Ｓ／
５５Ｄが形成されている。単位セルを画定するための境
界には、例えば局所酸化法（ＬＯＣＯＳ）を用いて素子
分離用の酸化膜５７が形成されている。
は、ｐ型シリコン半導体層（ウェル層）５１内に、ソー
ス領域／ドレイン領域を形成するｎ型半導体層５５Ｓ／
５５Ｄが形成されている。単位セルを画定するための境
界には、例えば局所酸化法（ＬＯＣＯＳ）を用いて素子
分離用の酸化膜５７が形成されている。
【０１３３】ソース領域／ドレイン領域を形成する半導
体層５５Ｓ／５５Ｄ間に、トランジスタのゲート電極Ｇ
が形成されている。ゲート電極Ｇは、より詳細には、シ
リコン基板５１表面に形成されている酸化膜６１上に形
成されている。ゲート電極Ｇは、例えば、多結晶シリコ
ン層６５とＷＳｉ膜６７とからなるポリサイドにより形
成される。ゲート電極Ｇはワード線ＷＬを兼ねている。
体層５５Ｓ／５５Ｄ間に、トランジスタのゲート電極Ｇ
が形成されている。ゲート電極Ｇは、より詳細には、シ
リコン基板５１表面に形成されている酸化膜６１上に形
成されている。ゲート電極Ｇは、例えば、多結晶シリコ
ン層６５とＷＳｉ膜６７とからなるポリサイドにより形
成される。ゲート電極Ｇはワード線ＷＬを兼ねている。
【０１３４】シリコン半導体５１の表面には、ゲート電
極Ｇを覆って第１の層間絶縁膜７１が形成されている。
第１の層間絶縁膜７１は、シリコン酸化膜、シリコン酸
化窒化膜、スピンオングラス（ＳＯＧ）等の単層又は複
数層の絶縁膜で形成される。
極Ｇを覆って第１の層間絶縁膜７１が形成されている。
第１の層間絶縁膜７１は、シリコン酸化膜、シリコン酸
化窒化膜、スピンオングラス（ＳＯＧ）等の単層又は複
数層の絶縁膜で形成される。
【０１３５】上記のソース／ゲート／ドレインにより１
つのトランジスタＴｒが形成される。
つのトランジスタＴｒが形成される。
【０１３６】尚、図３においては、１つのメモリセルＭ
Ｃの他に、左側に該１つのメモリセルＭＣに隣接し、か
つ、ソース領域Ｓ（ビット線ＢＬ）を共通にする別のメ
モリセルに含まれるトランジスタの一部（ワード線を含
む）が示されている。
Ｃの他に、左側に該１つのメモリセルＭＣに隣接し、か
つ、ソース領域Ｓ（ビット線ＢＬ）を共通にする別のメ
モリセルに含まれるトランジスタの一部（ワード線を含
む）が示されている。
【０１３７】第１の層間絶縁膜７１内に、その表面から
ドレイン領域を形成するｎ型半導体層５５Ｄに達する第
１のコンタクトホール７３が形成されている。
ドレイン領域を形成するｎ型半導体層５５Ｄに達する第
１のコンタクトホール７３が形成されている。
【０１３８】第１のコンタクトホール７３内に、Ｗによ
り形成される導電性プラグ７５が充填されている。
り形成される導電性プラグ７５が充填されている。
【０１３９】第１の層間絶縁膜７１の表面の所定領域に
導電性プラグ７５を覆ってＴｉ／ＴｉＮバリア層８３、
Ｐｔにより形成される下部電極８５、ＰＺＴ（Ｐｂ（Ｚ
ｒ，Ｔｉ）Ｏ3）などにより形成されている強誘電体膜
８７、アモルファスＴａＮ層を含むＴａＮ膜９１ａとＰ
ｔ電極９１ｂとを含む上部電極９１の第１の積層構造Ｓ
Ｓが例えば島状に形成されている。第１の積層構造ＳＳ
は、強誘電体キャパシタを形成する。
導電性プラグ７５を覆ってＴｉ／ＴｉＮバリア層８３、
Ｐｔにより形成される下部電極８５、ＰＺＴ（Ｐｂ（Ｚ
ｒ，Ｔｉ）Ｏ3）などにより形成されている強誘電体膜
８７、アモルファスＴａＮ層を含むＴａＮ膜９１ａとＰ
ｔ電極９１ｂとを含む上部電極９１の第１の積層構造Ｓ
Ｓが例えば島状に形成されている。第１の積層構造ＳＳ
は、強誘電体キャパシタを形成する。
【０１４０】第１の積層構造ＳＳを覆って、第１の層間
絶縁膜７１上に第２の層間絶縁膜８１が形成される。第
２の層間絶縁膜８１も、第１の層間絶縁膜７１と同様の
層構造で形成できる。
絶縁膜７１上に第２の層間絶縁膜８１が形成される。第
２の層間絶縁膜８１も、第１の層間絶縁膜７１と同様の
層構造で形成できる。
【０１４１】第２の層間絶縁膜８１表面から第１の積層
構造ＳＳ上に達する第２のコンタクトホール９３が形成
されている。
構造ＳＳ上に達する第２のコンタクトホール９３が形成
されている。
【０１４２】また、第２の層間絶縁膜８１表面から第２
及び第１の層間絶縁膜８１、７１を貫通し、ソース領域
を形成する半導体層５５Ｓに達する第３のコンタクトホ
ール１０１が形成される。
及び第１の層間絶縁膜８１、７１を貫通し、ソース領域
を形成する半導体層５５Ｓに達する第３のコンタクトホ
ール１０１が形成される。
【０１４３】第２及び第３のコンタクトホール９３、１
０１の内壁に、ＴｉＮからなるバリア層９５，１０３が
形成される。第２及び第３のコンタクトホール９３，１
０１内であってバリア層９５，１０３の上に、Ｗにより
形成されるプラグ９７、１０５が充填される。
０１の内壁に、ＴｉＮからなるバリア層９５，１０３が
形成される。第２及び第３のコンタクトホール９３，１
０１内であってバリア層９５，１０３の上に、Ｗにより
形成されるプラグ９７、１０５が充填される。
【０１４４】プラグ９７、１０５を覆うように、第２の
層間絶縁膜８１上に、ＴｉＮ膜１１３、Ａｌ膜１１５、
ＴｉＮ膜１１７をこの順に堆積し、パターニングするこ
とによって第２の積層構造ＳＳ２を帯状に形成する。
層間絶縁膜８１上に、ＴｉＮ膜１１３、Ａｌ膜１１５、
ＴｉＮ膜１１７をこの順に堆積し、パターニングするこ
とによって第２の積層構造ＳＳ２を帯状に形成する。
【０１４５】ソース領域Ｓに接続する第２の積層構造Ｓ
Ｓ２はビット線ＢＬを形成し、キャパシタ素子を構成す
る第１の積層構造ＳＳに接続する第２の積層構造ＳＳ２
は、プレート線ＰＬを形成する。
Ｓ２はビット線ＢＬを形成し、キャパシタ素子を構成す
る第１の積層構造ＳＳに接続する第２の積層構造ＳＳ２
は、プレート線ＰＬを形成する。
【０１４６】第２の層間絶縁膜８１上に、ビット線ＢＬ
とプレート線ＰＬとを覆うように第３の層間絶縁膜１１
１が形成されている。
とプレート線ＰＬとを覆うように第３の層間絶縁膜１１
１が形成されている。
【０１４７】図４は、図３に対応するメモリセルを複数
個アレイ状に含むメモリ装置を示す回路図である。
個アレイ状に含むメモリ装置を示す回路図である。
【０１４８】図４に示すように、ビット線ＢＬとワード
線ＷＬの各交点にメモリセルＭＣが接続されている。メ
モリセルＭＣは、１つのトランジスタＴｒと、１つの強
誘電体キャパシタ素子ＦＣとを含む。トランジスタＴｒ
と強誘電体キャパシタ素子ＦＣとが直列に接続されてい
る。
線ＷＬの各交点にメモリセルＭＣが接続されている。メ
モリセルＭＣは、１つのトランジスタＴｒと、１つの強
誘電体キャパシタ素子ＦＣとを含む。トランジスタＴｒ
と強誘電体キャパシタ素子ＦＣとが直列に接続されてい
る。
【０１４９】より詳細には、トランジスタＴｒのゲート
電極Ｇは、ワード線ＷＬに接続され、トランジスタＴｒ
のソースＳとビット線ＢＬとが接続されている。トラン
ジスタＴｒのドレインＤと強誘電体キャパシタＦＣの一
端とが接続され、強誘電体キャパシタＦＣの他端は、プ
レート線ＰＬに接続されている。
電極Ｇは、ワード線ＷＬに接続され、トランジスタＴｒ
のソースＳとビット線ＢＬとが接続されている。トラン
ジスタＴｒのドレインＤと強誘電体キャパシタＦＣの一
端とが接続され、強誘電体キャパシタＦＣの他端は、プ
レート線ＰＬに接続されている。
【０１５０】プレート線ＰＬは、ビット線ＢＬと平行に
配置しても、ワード線ＷＬと平行に配置しても、平面的
に配置しても良い。
配置しても、ワード線ＷＬと平行に配置しても、平面的
に配置しても良い。
【０１５１】強誘電体キャパシタＦＣが誘電分極をも
つ。ワード線ＷＬにトランジスタのオン電圧を印加して
おき、ビット線ＢＬとプレート線ＰＬとの間に所定の電
圧（強誘電体に誘電分極を生じさせる以上の電圧）を印
加すると、その後、ビット線ＢＬとプレート線ＰＬとの
間の電圧をゼロに戻しても残留分極が残る。この状態
を"１"の書き込み状態とする。
つ。ワード線ＷＬにトランジスタのオン電圧を印加して
おき、ビット線ＢＬとプレート線ＰＬとの間に所定の電
圧（強誘電体に誘電分極を生じさせる以上の電圧）を印
加すると、その後、ビット線ＢＬとプレート線ＰＬとの
間の電圧をゼロに戻しても残留分極が残る。この状態
を"１"の書き込み状態とする。
【０１５２】記憶状態"１"を記憶状態"０"に変化させる
ためには、ワード線ＷＬにトランジスタのオン電圧を印
加しておき、負の残留分極−Ｐｒが残るまで、ビット線
ＢＬとプレート線ＰＬとの間に負の電圧を印加すれば良
い。一旦生じた誘電分極は、ビット線ＢＬとプレート線
ＰＬとの間に所定の大きさ以上の正又は負の電圧が印加
されるまで半永久的に保持される。
ためには、ワード線ＷＬにトランジスタのオン電圧を印
加しておき、負の残留分極−Ｐｒが残るまで、ビット線
ＢＬとプレート線ＰＬとの間に負の電圧を印加すれば良
い。一旦生じた誘電分極は、ビット線ＢＬとプレート線
ＰＬとの間に所定の大きさ以上の正又は負の電圧が印加
されるまで半永久的に保持される。
【０１５３】上記のようなＦｅＲＡＭを構成した場合、
少なくとも厚さ方向の一部を全領域にわたってアモルフ
ァス化されたＴａＮ層を含むＴａＮ膜をＰＺＴキャパシ
タ膜とＰｔ層との間に設けたため、アニール雰囲気の水
素と意図せずに含まれる水分などの通過が、アモルファ
スＴａＮ膜においてブロックされる。残存分極電荷率の
高いＰＺＴ強誘電体キャパシタを備えるＦｅＲＡＭが安
価に製造できる。
少なくとも厚さ方向の一部を全領域にわたってアモルフ
ァス化されたＴａＮ層を含むＴａＮ膜をＰＺＴキャパシ
タ膜とＰｔ層との間に設けたため、アニール雰囲気の水
素と意図せずに含まれる水分などの通過が、アモルファ
スＴａＮ膜においてブロックされる。残存分極電荷率の
高いＰＺＴ強誘電体キャパシタを備えるＦｅＲＡＭが安
価に製造できる。
【０１５４】尚、強誘電体キャパシタの代わりにＢＳＴ
膜などの高誘電体膜を用いたメモリセルを形成すること
により、リーク電流の少ないＤＲＡＭを製造することも
できる。
膜などの高誘電体膜を用いたメモリセルを形成すること
により、リーク電流の少ないＤＲＡＭを製造することも
できる。
【０１５５】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。その他、種
々の変更、改良、組み合わせが可能なことは当業者に自
明であろう。
本発明はこれらに制限されるものではない。その他、種
々の変更、改良、組み合わせが可能なことは当業者に自
明であろう。
【０１５６】
【発明の効果】以上説明したように、本発明によれば、
酸化物誘電体膜とそれと接触する電極とによる電極構造
を得ることができる。
酸化物誘電体膜とそれと接触する電極とによる電極構造
を得ることができる。
【０１５７】この電極を用い、電気的特性の劣化が少な
いキャパシタ素子を得ることができる。
いキャパシタ素子を得ることができる。
【図１】 本発明の第１実施例によるキャパシタ素子の
概略断面図である。
概略断面図である。
【図２】 本発明の第２実施例によるキャパシタ素子の
概略断面図である。
概略断面図である。
【図３】 本発明の第３実施例によるＦｅＲＡＭの構造
を示す断面図である。
を示す断面図である。
【図４】 本発明の第３実施例によるＦｅＲＡＭの回路
図である。
図である。
Ａ、Ｂ キャパシタ １、３１ Ｓｉ基板 ３、３３ 下部電極 ５、３５ 酸化物誘電体膜（ＰＺＴ） ７、３７ 上部電極 １１、４１ 層間絶縁膜 １５、４５ 開口
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AC05 AC15 EZ13 EZ14 EZ20 5F083 AD00 AD14 AD22 FR02 GA06 GA21 JA14 JA15 JA17 JA38 JA39 JA40 JA43 MA06 MA16 MA17 PR23 PR33 PR36
Claims (5)
- 【請求項１】 ＰｂまたはＢｉを含む酸化物誘電体膜用
電極構造であって、 前記ＰｂまたはＢｉを含む酸化物誘電体膜と接触するＴ
ａＮ膜とを含み、 前記ＴａＮ膜の少なくとも厚さ方向の一部が全領域にわ
たってアモルファス化されている酸化物誘電体膜用電極
構造。 - 【請求項２】 （ａ）ＰｂまたはＢｉを含む酸化物誘電
体膜と接触するＴａＮ膜を形成する工程と、 （ｂ）前記ＴａＮ膜の少なくとも厚さ方向の一部を全領
域にわたってアモルファス化する工程とを含む酸化物誘
電体膜用電極構造の製造方法。 - 【請求項３】 前記工程（ｂ）が、 （ｂ−１）前記ＴａＮ膜中にイオン注入する工程を含む
請求項２に記載の酸化物誘電体膜用電極の製造方法。 - 【請求項４】 下地表面上に形成された下部電極と、 前記下部電極上に形成されたＰｂ又はＢｉを含む酸化物
誘電体膜と、 前記Ｐｂ又はＢｉを含む酸化物誘電体膜上形成され、少
なくとも厚さ方向の一部が全領域にわたってアモルファ
ス化されている層を含むＴａＮ膜と、 前記ＴａＮ膜上に形成された上部電極とを含むキャパシ
タ素子。 - 【請求項５】 ａ）下地表面上に下部電極を形成する工
程と、 （ｂ）前記下部電極上にＰｂまたはＢｉを含む酸化物誘
電体膜を形成する工程と、 （ｃ）前記酸化物誘電体膜上にＴａＮ膜を形成する工程
と、 （ｄ）前記ＴａＮ膜の少なくとも厚さ方向の一部を全領
域にわたってアモルファス化する工程と、 （ｅ）前記ＴａＮ膜上に上部電極を形成する工程とを含
むキャパシタ素子の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000201373A JP4634580B2 (ja) | 2000-07-03 | 2000-07-03 | 酸化物誘電体膜用電極構造およびそれを用いたキャパシタ素子及びそれらの製造方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2000201373A JP4634580B2 (ja) | 2000-07-03 | 2000-07-03 | 酸化物誘電体膜用電極構造およびそれを用いたキャパシタ素子及びそれらの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002026256A true JP2002026256A (ja) | 2002-01-25 |
| JP4634580B2 JP4634580B2 (ja) | 2011-02-16 |
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|---|---|---|---|
| JP2000201373A Expired - Fee Related JP4634580B2 (ja) | 2000-07-03 | 2000-07-03 | 酸化物誘電体膜用電極構造およびそれを用いたキャパシタ素子及びそれらの製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2022525725A (ja) * | 2019-02-27 | 2022-05-19 | ケプラー コンピューティング インコーポレイテッド | 一方向のプレートライン及びビットライン並びにピラーキャパシタを有する高密度低電圧ｎｖｍ |
| US11659714B1 (en) | 2021-05-07 | 2023-05-23 | Kepler Computing Inc. | Ferroelectric device film stacks with texturing layer, and method of forming such |
| US11765908B1 (en) | 2023-02-10 | 2023-09-19 | Kepler Computing Inc. | Memory device fabrication through wafer bonding |
| US11810608B1 (en) | 2021-06-04 | 2023-11-07 | Kepler Computing Inc. | Manganese or scandium doped multi-element non-linear polar material gain memory bit-cell |
| CN118016652A (zh) * | 2024-04-08 | 2024-05-10 | 北京智芯微电子科技有限公司 | Mim电容的制造方法及mim电容 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000049116A (ja) * | 1998-07-30 | 2000-02-18 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03153084A (ja) * | 1989-11-10 | 1991-07-01 | Seiko Epson Corp | 半導体装置 |
-
2000
- 2000-07-03 JP JP2000201373A patent/JP4634580B2/ja not_active Expired - Fee Related
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| JP7420822B2 (ja) | 2019-02-27 | 2024-01-23 | ケプラー コンピューティング インコーポレイテッド | 一方向のプレートライン及びビットライン並びにピラーキャパシタを有する高密度低電圧ｎｖｍ |
| US11659714B1 (en) | 2021-05-07 | 2023-05-23 | Kepler Computing Inc. | Ferroelectric device film stacks with texturing layer, and method of forming such |
| US11716858B1 (en) | 2021-05-07 | 2023-08-01 | Kepler Computing Inc. | Ferroelectric device film stacks with texturing layer which is part of a bottom electrode and a barrier, and method of forming such |
| US11744081B1 (en) | 2021-05-07 | 2023-08-29 | Kepler Computing Inc. | Ferroelectric device film stacks with texturing layer which is part of a bottom electrode, and method of forming such |
| US11810608B1 (en) | 2021-06-04 | 2023-11-07 | Kepler Computing Inc. | Manganese or scandium doped multi-element non-linear polar material gain memory bit-cell |
| US11765908B1 (en) | 2023-02-10 | 2023-09-19 | Kepler Computing Inc. | Memory device fabrication through wafer bonding |
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| JP4634580B2 (ja) | 2011-02-16 |
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