KR100306183B1 - 반도체장치및그제조방법 - Google Patents

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니시무로 타이죠
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Abstract

본 발명은 하층으로의 개구부와의 위치 어굿남을 해소하여 넓은 간격이면서 또한 고밀도의 가공이 가능하며 공정수를 삭감 가능하게 하기 위한 것이다. 도전체(11) 상에 개구부(13)를 갖는 층간 절연막(12)을 형성하고, 그 위에 도전체(14)를 퇴적한다. 이 도전체(14)가 개구부(13) 내에 들어감으로써, 상기 층간 절연막(12)의 좌우의 단부로부터 동일한 거리에 정점부를 갖는 오목부(14a)를 형성한다. 그리고, 이 오목부(14a)를 매립할 정도로 질화물 등의 막(15)을 도전체(14) 상에 퇴적한다. 그 후, 오목부(14a) 상에 잔존부(15a)가 남도록 막(15)을 제거하고, 잔존부(15a)를 마스크로 하여, 도전체(14)를 층간 절연막(12)의 상면 까지 제거한다. 또한, 잔존부(15a)를 제거한 후, 도전체(14) 상 및 층간 절연막(13) 상에 유전체(16), 도전체(17)를 형성한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 배선층, 또는 스택형 캐패시터에 사용되는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래부터, 배선층 또는 스택형 캐패시터에 사용되는 반도체 장치가 개발되어 왔다. 이와 같은 배선층, 또는 캐패시터의 하부 전극을 형성하는 경우에는, 예를 들면 도 20에서 나타낸 바와 같이, 도전체(1) 상에 개구부(2)를 갖는 층간 절연막(3)을 가공하고, 배선층, 또는 해당 캐패시터의 하부 전극으로 이루어지는 도전체(4)를 퇴적한다. 그 후 배선층 또는 캐패시터의 하부 전극의 레지스트 패턴(5)을 상기 도전체(4)상에 형성하고, 해당 레지스트패턴(5)을 마스크로 하여 에칭을 이용하여 도전체(4)를 가공하고 있었다.
그러나, 이 도 20에서 나타낸 구조의 반도체 장치를 제조하는 데에 있어서, 도 21에서 나타낸 바와 같이, 배선층, 또는 캐패시터의 하부 전극 패턴(4)과 하층으로의 개구부(2)와의 사이에 위치 어긋남이 생겨 버릴 가능성이 있다. 즉, 이 위치 어긋남 때문에, 어긋남의 여유를 고려하지 않으면 안되므로 가공 정밀도를 떨어뜨린다고 하는 문제를 갖고 있다.
또, 특히 메모리 셀과 같이, 배선이나 캐패시터에 인접하여 고밀도로 형성한 경우에는, 도 22에서 나타낸 바와 같이, 인접하는 배선, 또는 캐패시터의 하부 전극(4a, 4b) 사이의 거리를 리소그래피의 한계(이 경우 x로 함) 까지 밖에 감소할 수 없다고 하는 문제를 갖고 있다.
또, 리소그래피를 이용하는 자체가 공정을 증가시키는 원인이 된다.
따라서 본 발명은 하층으로의 개구부와의 위치 어긋남을 해소하여 고정밀도로 또한 고밀도의 가공이 가능하면서, 공정수를 삭감할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
즉 본 발명의 반도체 장치의 제조 방법은, 절연막에 개구부를 형성하는 제1 공정과, 이 개구부에 오목부를 형성하도록 해당 개구부 및 상기 절연막 상에 제1 도전체를 퇴적하는 제2 공정과, 상기 오목부에 소정의 막을 형성하는 제3 공정과, 상기 오목부에 잔존하는 상기 소정의 막을 마스크로 하여 상기 제1 도전체를 제거하는 제4 공정을 구비하는 것을 특징으로 한다.
이와 같이, 본 발명의 반도체 장치의 제조 방법에 있어서는, 절연막에 형성된 개구부 및 상기 절연막 상에 제1 도전체를 퇴적하고, 상기 오목부에 형성하여 잔존한 소정의 막을 마스크로 하여 상기 제1 도전체를 제거하도록 했기 때문에, 상기 제1 도전체는 상기 반도체 장치의 하층으로의 콘택트 패턴에 대해 자기 정합적으로 형성되어 위치 어굿남을 방지할 수 있다.
또 본 발명의 반도체 장치는, 개구부를 갖고 형성된 제1 절연막과, 상기 개구부 저부로부터 상기 제1 절연막 상면의 해당 개구부 단부에서 소정의 거리까지 연장되며, 또한 상기 개구부 상에 오목부를 갖고 형성된 제1 도전체를 구비하는 것을 특징으로 한다.
본 발명의 반도체 장치에 있어서는, 제1 절연막에 개구부가 형성되고, 이 개구부상에 오목부를 가지면서 상기 개구부의 저부로부터 상기 제1 절연막 상면의 상기 개구부 단부에서 소정의 거리까지 연장하여 제1 도전체를 형성하도록 했기 때문에, 제1 도전체와 하층으로의 개구부와의 위치 어긋남을 방지할 수 있다.
도 1은 본 발명의 제1 실시 형태에 관한 반도체 장치의 제조 공정을 나타내는 공정도.
도 2는 도 1의 (e) 상태의 반도체 장치의 평면도.
도 3의 (a)는 제1 실시 형태에 관한 반도체 장치의 변형예를 나타내는 단면도이고, (b)는 반도체 장치의 일부를 생략한 평면도.
도 4의 (a)는 본 발명의 제2 실시 형태를 나타내는 단면도, (b)는 본 발명의 제2 실시 형태에서 도 4의 (a)보다 후의 공정을 나타내는 단면도, (c)는 도 4의 (a)의 평면도.
도 5는 본 발명의 제3 실시 형태에 관한 반도체 장치의 제조 공정을 나타내는 단면도.
도 6은 본 발명의 제3 실시 형태를 나타내는 것으로, 도 5의 (b)의 일부를 생략한 평면도.
도 7은 본 발명의 제4 실시 형태에 관한 반도체 장치의 제조 공정을 나타내는 단면도.
도 8은 본 발명의 제4 실시 형태를 나타내는 것으로, 도 7의 (b)의 일부를생략한 평면도.
도 9의 (a)는 제5 실시 형태의 구성을 나타내는 단면도이고, (b)는 도 9의 (a)의 일부를 생략한 평면도.
도 10의 (a)는 제6 실시 형태의 구성을 나타내는 단면도이고, (b)는 도 10의 (a)의 일부를 생략한 평면도.
도 11은 본 발명의 제7 실시 형태의 초기 공정의 구성을 나타낸 평면도.
도 12는 본 발명의 제7 실시 형태의 후기 공정의 구성을 나타낸 평면도.
도 13은 도 11의 A-A'선을 따른 단면도.
도 14는 도 11의 B-B'선을 따른 단면도.
도 15는 도 12의 A-A'선을 따른 단면도.
도 16은 도 12의 B-B'선을 따른 단면도.
도 17은 도 12의 C-C'선을 따른 단면도.
도 18은 본 발명의 제8 실시 형태를 나타내는 4분의 1 피치의 스택형 DRAM 셀의 평면도.
도 19는 도 18의 DRAM 셀의 공정의 단면도.
도 20은 종래의 배선층 또는 스택형 캐패시터에 사용되는 반도체 장치의 구조를 나타내는 단면도.
도 21은 종래의 배선층 또는 스택형 캐패시터에 사용되는 반도체 장치의 구조를 나타낸 것으로, 개구부의 위치 어긋남이 생긴 예를 나타낸 단면도.
도 22는 종래의 배선층 또는 스택형 캐패시터에 사용되는 반도체 장치의 구조를 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 14, 141, 142, 143, 17 : 도전체
12, 29 : 층간 절연막
13, 31 : 개구부
14a : 오목부
15 : 막
15a : 잔존부
16, 161, 162, 163: 유전체
18 : 절연막
20 : 반도체 기판
21 : 소자 분리 영역
22 : 소자 영역
23 : 게이트 산화막
24 : 게이트 전극
25 : 게이트 상 절연막
26 : 워드선
27 : N+형 확산층
28 : 게이트 측벽 절연막
30, 38 : 레지스트 패턴
32 : 플러그
35 : 비트선 콘택트
36 : 비트선
37 : 비트선 상 절연막
39 : 스토리지 노드 콘택트 측벽 절연막
이하, 도면을 참조하여 본 발명의 실시 형태를 설명한다.
먼저, 도 1 및 도 2를 참조하여, 본 발명의 제1 실시 형태를 설명한다. 도 1의 (a) ∼ (f)는 제1 실시 형태에 관한 반도체 장치의 제조 공정을 나타낸 공정도이고, 도 2는 도 1의 (e) 상태의 반도체 장치의 평면도이다.
먼저, 도 1의 (a)에서 나타낸 바와 같이, 도전체(11) 상에 층간 절연막(예를 들면 SiO2등)(12)이 형성된다. 그리고 리소그래피와 에칭에 의해 도전체(11)로의 개구부(13)가 형성된다.
다음에, 도 1의 (b)에서 나타낸 바와 같이, 개구부(13)가 형성된 도전체(11)상과, 층간 절연막(12)상에 도전체(14)가 퇴적되고, 이 때 개구부(13)상에 오목부(14a)가 형성된다. 이 오목부(14a)는 퇴적되는 도전체(14)가 개구부(13) 내에 들어감으로써 형성되는 것으로, 예를 들면 도 2에서 일점 쇄선으로 나타낸 위치에서의 단면을 고려하면, 상기 층간 절연막(12)의 개구부(13) 측의 단면의 정점부(12a1, 12a2)로부터 동일한 거리에서, 즉 개구부(13)의 중앙에 그 정점부(14a)가 형성되도록 되어 있다.
다음에, 도 1의 (c)에서 나타낸 바와 같이, 예를 들면 실리콘 질화막 등의 막(15)이 상기 오목부(14a)가 완전히 매립될 정도의 막 두께 만큼, 도전체(14) 상에 퇴적된다. 즉 상기 막(15)이 퇴적된 두께는 적어도 오목부(14a)가 완전히 매립될 정도의 두께로 한다.
이어서, 도 1의 (d)에서 나타낸 바와 같이, 예를 들면 CMP에 의해 도전체(14)의 오목부(14a) 상에 잔존부(15a)가 남도록 도전체(14) 상면에 잔존하는 막(15)이 제거된다.
그리고, 도 1의 (e) 및 도 2에서 나타낸 바와 같이, 막(15)의 잔존부(15a)를 마스크로 하여 도전체(14)가 예를 들면 이방성 에칭에 의해 층간 절연막(12)의 상면 까지 제거된다.
이 때, 잔존부(15a)의 표면의 각 변의 길이는 개구부(13)가 대응하는 각 변의 길이 보다 길어지게 한다. 즉, 도 1의 (c)에 대해서 도전체(14) 상에 형성된 잔존부(15a)의 표면의 각 변의 크기는 개구부(13)가 대응하는 각 변 보다 커진다.예를 들면 이 경우, 도 1의 (d)에서 나타낸 바와 같이, 개구부(13)의 간격 d보다 잔존부(15a)의 길이 d1쪽이 크게 설정된다.
그 후, 도 1의 (f)에서 나타낸 바와 같이, 막(15)의 잔존부(15a)가 에칭 제거된다. 그리고, 이 잔존부(15a)가 제거된 도전체(14) 상과 층간 절연막(13) 상에 유전체(16), 또한 그 위에 도전체(17)가 형성되고, 이에 의해 캐패시터가 완성된다.
이와 같이, 제1 실시 형태에 의하면, 도전체(14), 즉 캐패시터의 하부 전극의 패턴은 하층으로의 콘택트 패턴(도시 않함)에 대해 자기 정합(自己 整合)적으로 형성되기 때문에, 하부 전극 패턴과 하층으로의 콘택트 패턴과의 위치 어긋남이 전혀 없어지게 된다. 그 결과, 캐패시터의 가공 정밀도가 상당히 증대한다.
또, 도 2에서 나타낸 바와 같이, 하부 전극이 되는 도전체(14)의 각부(角部)는 둥글게 형성되기 때문에, 전극의 각부에서의 전계 집중을 완화할 수 있다. 따라서, 캐패시터의 전압에 대한 내구성이 향상된다.
또한, 예를 들면 도 3에서 나타낸 바와 같이, 복수의 캐패시터를 인접하여 형성할 때에는, 인접하는 캐패시터 사이의 거리를 리소그래피의 한계 이하로 까지 억제할 수 있게 된다.
예를 들면, 도 3의 (a) 및 (b)에서 나타낸 바와 같이, 인접하는 캐패시터 사이의 리소그래피의 한계 치수 x에 대해서, 이 제1 실시 형태의 제조 공정에 의하면, 인접하는 캐패시터와의 관계는 x1(<x)이 된다. 이것은 예를 들면 메모리 셀등의 고밀도이면서 미세한 가공이 요구되는 경우 특히 효과적이다. 도 3의 (b)는 도 3의 (a)의 반도체 장치의 평면도이지만, 설명을 용이하게 하기 위해서, 여기에서는 유전체(16) 및 도전체(17)는 생략하고 있다.
또, 캐패시터의 하부 전극의 가공에 리소그래피 공정을 사용하지 않으므로, 공정수도 삭감할 수 있다.
다음에 본 발명의 제2 실시 형태를 설명한다. 이하 후술하는 실시 형태에 대해서, 상술한 실시 형태와 동일한 부분에는 동일한 참조 부호를 붙히고, 그 설명은 생략한다.
도 4(a) 및 (b)는 본 발명의 제2 실시 형태를 나타내는 단면도이고, 도 4의 (c)는 도 4의 (a)의 평면도이다.
이 제2 실시 형태는 상술한 제1 실시 형태중, 도 1의 (d) 후의 공정에 대해서 도전체(14)의 가공에 특히 테이퍼 에칭이 이용된 경우의 예이다.
이 경우, 도전체(141) 상에 형성된, 예를 들면 실리콘 질화막 등의 막의 잔존부(15a)의 표면의 각변의 길이는 개구부(13)가 대응하는 변 보다 짧은 것으로 한다. 그리고, 개구부(13)의 간격 d보다 잔존부(15a)의 길이 d1쪽을 짧게 설정하고, 또한, 잔존부(15a)의 길이 d1, 개구부(13)의 간격 d 보다 테이퍼가 형성된 도전체(14)의 최대폭 d2쪽을 길게 설정한다 (이 경우, d1<d<d2).
이와 같이, 층간 절연층(12) 상의 도전체(141)에 테이퍼를 형성함으로써, 개구부(13)의 크기보다 잔존부(15a)를 작게 형성한 경우에도, 도시하지는 않았지만, 그 후의 공정에서 형성되는 유전체가 개구부(13) 내에 들어갈 우려가 상술한 제1 실시 형태의 경우와 비교하여 보다 적어지게 된다.
또, 도 4에서 나타낸 제2 실시 형태에서는, 개구(13)의 간격 d와 잔존부의 길이 d1및 도전체(141)의 최대폭 d2와의 관계는, d1<d<d2이지만, 이에 한정되지는 않는다. 즉, 개구부(13)보다 도전체(141)의 최대폭을 크게 형성만 하면, 잔존부(15a)의 크기는 개구부(13) 보다 커도 (d<d1<d2) 작아도 (d1<d<d2) 좋고, 이는 도전체(141)의 테이퍼각을 변경함으로써 실현 가능하다.
이 제2 실시 형태에 의하면, 상술한 제1 실시 형태(도 1의 (e))의 경우와 비교하여, 테이퍼가 설치된 만큼, 하부 전극의 표면적이 증대하고, 이 때문에, 보다 큰 캐패시터 용량을 확보할 수가 있다.
또, 테이퍼가 형성되어 있기 때문에, 도 4의 (b)에서 나타낸 바와 같은, 유전체(16'), 상부 전극(17')의 형성이 용이하게 된다.
다음에, 도 5 및 도 6을 참조하여 본 발명의 제3 실시 형태를 설명한다.
도 5 및 도 6은 본 발명의 제3 실시 형태를 나타내는 단면도이고, 도 6은 도 5의 (b)의 평면도이지만, 설명을 용이하게 하기 위해서 도 6에서는 유전체(16) 및 도전체(17)은 생략하고 있다.
이 제3 실시 형태는 상술한 제1 실시 형태 중, 도 1의 (b)에 대해서 도전체가 퇴적될 때에, 특히 HDP (High Density Plasma) 법을 이용한 경우의 예이다.
HDP 법을 이용하면, 예를 들면 LPCVD법의 경우에는 도전체가 개구부에 등각으로 퇴적되는 것에 비하여, 도 5의 (a)에서 나타낸 바와 같이, 도전체(142)는 개구부 상측에 테이퍼를 갖는 면을 형성할 수 있다. 이에 의해, 도전체(142)와 유전체 (161)와의 접촉 면적은 상술한 제1 실시 형태의 도전체(14)와 유전체(16)와의 접촉 면적 보다 크게 하는 것이 용이하게 된다.
여기에서, HDP 법에서는, 반응 가스를 Ar+로 희석하고, 그 혼합물을 소스 파워와 바이어스 파워로 제어함으로써, 퇴적과 에칭이 동시에 일어나도록 한 반응이 진행한다. 그리고, 각각의 레이트는 웨이퍼 상의 각도에 의존하지만, 도 5의 (a)에서 나타낸 바와 같은 개구부 상측에 테이퍼를 갖는 각도(예를 들면 45°) 쪽이, 동시에 일어나는 상기 퇴적 및 에칭의 효과를 가장 높게 한다. 따라서, HDP 법을 이용하면, 이 효과를 높게 하기 때문에 개구부 상측에 테이퍼를 갖는 면의 형상을 얻을 수 있다.
그 후, 예를 들면 상술한 제1 실시 형태와 동일하게 공정을 진행하여 가면, 도 5의 (b)에서 나타낸 바와 같이, 도 1의 (f)와 비교하여, 또한 하부 전극의 표면적이 큰 캐패시터를 형성할 수 있다. 즉, 상술한 제1 실시 형태의 도전체(14)와 유전체(16)의 접촉 면적 보다 도전체(142)와 유전체(161)의 접촉 면적을 크게 할 수 있기 때문에, 유전체(161)는 도 1의 (f)에서 나타낸 유전체(16) 보다 표면적을 크게 할 수 있다.
또, 제3 실시 형태에서는, 유전체를 퇴적할 때에 HDP법을 이용했지만, 이에 한하지 않고 통상의 플라즈마 CVD법에 의한 퇴적 기술을 이용해도 좋다. 이것은 통상의 플라즈마 CVD법의 경우, 개구부 내에서 위에 걸쳐지지는 정도로 퇴적되기 때문에, LPCVD 법과 비교하여 오목부의 표면적을 크게 할 수 있기 때문이다.
다음에, 본 발명의 제4 실시 형태를 설명한다.
도 7의 (a) 및 (b)는 본 발명의 제4 실시 형태를 나타내는 단면도이고, 도 8은 도 7의 (b)의 평면도지만, 설명을 용이하게 하기 위해 도 8에서는 유전체(162) 및 도전체(17)는 생략하고 있다.
본 제4 실시 형태는, 상술한 제1 실시 형태 중, 도 1의 (b)에 대해서 도전체(14)가 퇴적될 때, 특히 개구부(13)가 완전히 매립되지 않도록 하는 막 두께로 퇴적한 경우의 예이다.
즉, 도 7의 (a)에서 나타낸 바와 같이, 도전체(11) 상에 개구부(13)를 가지고 층간 절연막(12)이 형성되어 있고, 그 후 도전체(143)가 상기 층간 절연막(12) 및 개구부(13) 상에 퇴적된다. 단, 이 경우, 도전체(143)는 개구부(13)가 완전히 매립되지 않도록 하는 막 두께로 퇴적된다.
그 후, 예를 들면 상술한 제2 실시 형태와 동일하게 공정을 진행하여 가면, 도 7의 (b)에서 나타낸 바와 같이, 도전체(143)에 테이퍼가 형성된다. 또한, 상기 층간 절연막(12) 및 도전체(143) 상에 유전체(162), 도전체(17)가 형성되어 캐패시터가 형성된다.
이와 같이, 제4 실시 형태에 의하면, 개구부(13)의 측면에도 캐패시터가 형성된다. 이 때문에, 예를 들면 개구부(13)의 개구 직경이 작아도, 어스팩트비가 큰 콘택트인 경우 등에는 보다 큰 용량을 얻는 것이 가능하게 된다.
또, 이 제4 실시 형태에 의하면, 퇴적된 도전체(143)의 막 두께가 박막화되기 때문에, 그 후 하부 전극이 되는 도전체(143)를 가공할 때에, 하부 전극의 단부와 개구부(13)의 단부 간의 거리를 제어성 양호하게 작게 할 수 있다. 따라서, 후막이 퇴적된, 예를 들면 상술한 제1 실시 형태와 비교하여 보다 고밀도로 캐패시터를 형성할 수 있기 때문에, 특히 메모리 셀 등의 고밀도이면서 미세한 가공을 요구하는 경우에는 보다 효과적이다.
다음에, 본 발명의 제5 실시 형태를 설명한다.
도 9의 (a)는 이 제5 실시 형태의 구성을 나타낸 단면도이다. 도 9의 (b)는 도 9의 (a)의 평면도로서, 설명의 용이화를 위해 유전체(16) 및 도전체(17)은 생략하고 있다.
이 제5 실시 형태에서는 상술한 제1 실시 형태에 대해서, 특히 막(15)으로서 도전체가 이용되고, 도 1의 (e)의 공정 후, 도 9의 (a)에서 나타낸 바와 같이, 막(15)의 잔존부(15a)가 제거되지 않고 도전체(14)의 오목부(14a)에 남는다. 그리고, 이 잔존부(15a)를 포함하는 도전체(14) 및 층간 절연막(12) 상에 그대로 유전체(163)가 퇴적됨으로써 MIM 캐패시터가 형성된다.
이 제5 실시 형태에 의하면, 상술한 제1 실시 형태의 경우에는, 오목부(14a)부의 저부 및 도 1에서 P1, P2로 나타낸 개소에서의 유전체(16)의 막 두께가 다른 부분과 비교하여 얇게 될 가능성이 있기 때문에, 그 결과 MIM 캐패시터의 누설 전류가 증대하여 버리고, 또는 캐패시터의 내압이 열화하여 버릴 가능성을 고려할 수 있는 데에 비하여, 본 실시 형태의 경우에는 오목부(14a)가 막(15)의 잔존부(15a)에서 표면이 평평하게 매립되어 있기 때문에, 이들과 같은 불량이 일어날 가능성이 적어진다고 하는 효과가 있다.
또한, 잔존부(15a)를 제거하지 않기 때문에, 공정수도 감소할 수 있다.
다음에, 도 10의 (a) 및 (b)를 참조하여 본 발명의 제6 실시 형태를 설명한다.
먼저, 상술한 제1 실시 형태에 대해서, 도 1의 (e)의 공정 후, 막(15)의 잔존부(15a)를 제거하지 않고 그대로 남겨 둔다. 그리고, 도 10의 (a)에서 나타낸 바와 같이, 이 잔존부(15a)를 포함하는 도전체(14) 및 층간 절연막(12) 상에 절연막(18)이 퇴적된다.
이것은, 예를 들면, 개구부(13)가 선형인 패턴으로 되어 있는 경우에, 도전체(14)와 막(15)이 도전체인 경우, 막(15)의 잔존부(15a)를 배선층으로서 이용한 경우의 예이다. 이 경우, 막(15)의 잔존부(15a)는 제거할 필요가 없다.
이 경우에도, 상술한 제1 실시 형태와 동일하게, 배선층의 패턴이 하층으로의 콘택트 패턴에 비하여 자기 정합적으로 형성되기 때문에, 배선층 패턴과 하층에의 콘택트 패턴과의 위치 어긋남이 전혀 없어지게 되고, 그 결과, 배선층의 가공 정밀도가 상당히 증대한다고 하는 효과가 있다.
또한, 배선층을 인접하여 형성할 때에는, 배선층 간의 거리를 리소그래피의 한계 이하 까지 억제하는 것이 가능하기 때문에, 고밀도이면서 또한 미세한 배선층의 가공을 요구하는 경우 특히 유효하다.
또, 배선층의 가공에 리소그래피 공정을 사용하지 않고, 공정수를 삭감할 수도 있다.
다음에, 도 11 내지 도 17를 참조하여, 본 발명의 제7 실시 형태에 대해서 설명한다.
도 11은 본 발명의 제7 실시 형태의 초기 공정의 구성을 나타내는 평면도, 도 12는 제7 실시 형태의 후기 공정의 구성을 나타내는 평면도이다. 또, 도 13의 (a) 및 (b)는 도 11의 A-A'선을 따른 단면도, 도 14의 (a) 및 (b)는 도 11의 B-B'선을 따른 단면도, 도 15의 (a) 및 (b)는 도 12의 A-A'선을 따른 단면도, 도 16은 도 12의 B-B'선을 따른 단면도, 도 17은 도 12의 C-C'선을 따른 단면도이다.
이 제7 실시 형태는 상술한 제4 실시 형태를 2분의 1 피치의 스택형 DRAM 셀에 적용한 경우의 예이다.
이하, 본 제7 실시 형태의 공정을 순서를 따라 설명한다.
먼저, 도 13의 (a) 및 도 14의 (a)에서 나타낸 바와 같이, P형 반도체 기판(20)에 소자 분리 영역(21)이 형성됨으로써, 도 11에서 나타낸 바와 같이 소자 영역(22)이 형성된다. 이어서, P형 기판(20)의 표면부에 게이트 산화막(23)이 형성된다. 그리고, 이 게이트 산화막(23) 상에 게이트 전극(24) 또한 게이트 상 절연막(25)이 퇴적된 후, 패터닝되어 도 11에서 나타낸 바와 같이 워드선(26)이 형성된다.
그리고, 게이트 상 절연막(25)과, 소자 분리 영역(21)을 마스크로 하여, N형 불순물 이온(예를 들면 인 등)이 이온 주입되어, N형 확산층(27)이 형성된다. 또, 상기 게이트 전극(24)의 측면 및 게이트 상 절연막(25)의 측면 및 상면과, 게이트 산화막(23) 상에 게이트 측벽 절연막(28)이 형성된다.
이어서, 게이트 측벽 절연막(28) 상에 층간 절연막(29)이 퇴적된 후, 예를 들면 CMP 등으로 평탄화되어, 그 위에 플러그 형성용 레지스트 패턴(30)이 개구부(31)를 갖고 형성된다.
이어서, 도 13의 (b) 및 도 14의 (b)에서 나타낸 바와 같이, 상기 레지스트 패턴(30)을 마스크로 하여 게이트 상 절연막(25) 및 게이트 측벽 절연막(28)과 고선택으로, 층간 절연막(29)이 이방성 에칭되고, 또한 이어서 게이트 측벽 절연막(28)과 게이트 산화막(23)이 이방성 에칭되고, 플러그(32)를 형성하기 위한 N형 확산층(27)으로의 개구부가 설치된다.
다음에, 레지스트 패턴(30)이 제거되어, 플러그(32)이 된다. 예를 들면 N형 불순물 이온(예를 들면 비소 등)이 도핑된 폴리실리콘 등의 막이 퇴적된다. 그 후, 상기 막이 게이트 상 절연막(25)의 높이 까지 에칭 제거되어, 플러그(32)가 형성된다.
다음에, 도 12, 도 15의 (a) 및 도 16에서 나타낸 바와 같이, 게이트 상 절연막(25), 플러그(32) 및 층간 절연막(29) 상에 층간 절연막(12)이 퇴적된다. 그리고, 상기 층간 절연막(12)이 비트선 콘택트용 레지스트 패턴을 마스크로 하여 플러그(32)의 상면 까지 에칭되어 비트선 콘택트(35)가 형성된다. 그 후, 비트선(36)이 되는 막 및 비트선 상 절연막(37)이 가공되어 비트선(36)이 형성되고, 또한 스토리지 노드 콘택트용 레지스트 패턴(38)이 형성된다.
이어서, 이 스토리지 노드 콘택트용 레지스트 패턴(38)과 비트선 상 절연막(37)을 마스크로 하여 층간 절연막(12)이 플러그(32)의 상면 까지 이방성 에칭되어 스토리지 노드 콘택트용 개구부(13)가 형성된다. 그리고, 레지스트 패턴(38)이 제거되고, 스토리지 노드 콘택트 측벽 절연막(39)이 형성된다.
그 후, 상술한 제4 실시 형태와 동일한 공정을 진행함으로써, 상기 개구부(13)에 테이퍼가 형성된 도전체(143)가 형성되며, 또한 유전체(162), 도전체(17)가 형성된다.
이와 같이 하여, 도 12, 도 15의 (b) 및 도 17에서 나타낸 바와 같은 2분의 1 피치의 스택형 DRAM 셀이 형성된다.
이 제7 실시 형태에 의하면, 도 12에서 나타낸 바와 같이, 2분의 1 피치의 스택형 DRAM 셀의 캐패시터를 세밀 충전하여 형성하는 것이 가능하고, 또한 비트선과 워드선이 리소그래피의 최소선 폭으로 형성되는 경우 캐패시터 간격은 그 반분 가까이 까지 축소하는 것이 가능하게 되기 때문에, 캐패시터의 면적을 크게 확보할 수 있다.
다음에, 본 발명의 제8 실시 형태를 설명한다.
도 18은 본 발명의 제8 실시 형태의 평면도이고, 도 19의 (a) 및 도 19의 (b)는 도 18의 A-A'선을 따른 단면도이다.
이 제8 실시 형태는, 상술한 제3 실시 형태를 4분의 1 피치의 스택형 DRAM 셀에 적용한 경우의 예이다.
먼저, P형 반도체 기판(20) 상에, Y. Kohyama, et al. 등에 의한 Sympsium on VLSI Technology, p. 17(1990)에 나타낸 바와 같이, 비트선이 형성된후, 상술한 제7 실시 형태와 동일하게, 소자 분리 영역(21)과 워드선(26)이 형성되고, 또한 게이트 측벽 절연막(28)이 형성된다. 그리고, 게이트 측벽 절연막(28) 상에 층간 절연막(12)이 퇴적된 후, 평탄화된다.
그 후, 도 19의 (a)에서 나타낸 바와 같이, 층간 절연막(12)이 리소그래피를 이용하여 이방성 에칭되고, 이어서 게이트 측벽 절연막(28)과 게이트 절연막(23)이 이방성 에칭됨으로써, 스토리지 노드 콘택트용 개구부(13)가 형성된다. 이어서, 상술한 제3 실시 형태와 동일한 공정을 진행함으로써, 도 18 및 도 19에서 나타낸 바와 같이, 도전체(142), 유전체(161), 및 도전체(17)이 형성되며, 4분의 1 피치의 스택형 DRAM 셀이 형성된다.
이 예에 의하면, 도 18에서 나타낸 바와 같이, 4분의 1 피치의 스택형 DRAM 셀의 캐패시터를 세밀 충전하여 형성하는 것이 가능하고, 또한, 상술한 제7 실시 형태와 동일하게, 비트선과 워드선이 리소그래피의 최소선 폭으로 형성되는 경우에캐패시터 간격은 그 절반 가까이 까지 축소되는 것이 가능하게 되기 때문에, 캐패시터 면적을 크게 확보할 수 있다.
이상 상술한 실시 형태에 대해서, 도전체(11)는 반도체 기판, 폴리 실리콘, 아모퍼스 실리콘, 또는 텅스텐 등의 금속 등, 도전체이면 어느 것이라도 상관 없다. 또, 도전체(14, 141∼143, 17)는 폴리실리콘, 아모퍼스 실리콘, 또는 텅스텐 등의 금속 등, 도전체이면 어느 것이라도 좋다.
또한, 유전체(16, 161∼163)의 형성에는, 도전체(14, 141∼143)의 산화막이나 질화막, 또는 실리콘 질화막의 퇴적막, 실리콘 질화막의 산화막, 이들을 복수개 이용한 퇴적막, 또는 TiO (티타늄 옥사이드)나 BSTO (베릴륨 스트론튬 티타늄 옥사이드) 등의 금속 산화물 등을 이용할 수 있다.
또, 막(15)으로서 이 막(15)을 도전체(14, 141∼143)의 상면 까지 에칭 또는 연마에 의해 제거할 때의 도전체(14, 141∼143)와의 선택비가 높은 것이면서, 또한 이 도전체를 층간 절연막(12) 상면 까지 에칭에 의해 가공할 때에 에칭되기 어려운 것, 예를 들면 층간 절연막(12)이 실리콘 산화막으로 도전체(14, 141∼143)가 폴리실리콘인 경우에는 예를 들면 실리콘 질화막 등을 이용할 수 있다.
또, 반도체 기판(20)은 P형으로 했지만, N형이어도 상관 없다. N형 반도체 기판으로 한 경우, 확산층(27), 플러그(32)가 되는 막은 각각 P형 불순물 이온(예를 들면 붕소 등)이 이온 주입된 P형 확산층, 예를 들면 P형 불순물 이온(예를 들면 붕소 등)이 도핑된 폴리실리콘을 이용할 수 있다.
또, 상술한 실시 형태에서는 층간 절연막에 형성된 개구부는 그 개부면이 사각형상의 것으로 기술했지만, 이에 한하는 것은 아니고, 예를 들면 개구면이 원형상의 것이어도 좋다.
또, 본 발명을 캐패시터로서 사용하는 경우, 종래는 하부 전극과 상부 전극 사이에 형성된 유전체의 각(角) 부분에 전계 집중이 생겨 파손될 우려가 있었지만, 본 발명에 의하면 상기 유전체의 각 부분을 등방성으로 작성할 수 있기 때문에, 전계 집중을 방지할 수 있다.
이상과 같이 본 발명에 의하면, 배선층, 또는 스택형 캐패시터의 하부 전극의 가공에 리소그래피를 사용할 필요가 없기 때문에, 배선층 또는 하부 전극 패턴과 하층으로의 개구부와의 위치 어긋남이 전혀 없어지게 되고, 그 결과, 가공 정밀도를 상당히 증대시키는 것이 가능하게 된다. 또 리소그래피 공정을 사용하지 않고 공정수를 삭감할 수 있다.
또, 특히 배선층 또는 캐패시터를 인접하여 형성할 때에는, 인접하는 배선층 또는 캐패시터 사이의 거리를 리소그래피의 한계 이하에 까지 축소하는 것이 가능하기 때문에, 메모리 셀 등 고밀도이면서 미세한 가공이 요구되는 경우에 특히 유효하다.
또, 본 발명을 스택형 캐패시터로서 이용하는 경우, 하부 전극의 형성시, HDP법에 의한 퇴적, 또는 테이퍼 에칭에 의한 가공, 또는 박막의 퇴적을 이용함으로써, 그 표면적의 증대가 가능하게 되기 때문에, 캐패시터 용량을 증가하는 수단으로서도 효과적이다.

Claims (30)

  1. 반도체 장치의 제조 방법에 있어서,
    절연막에 개구부를 형성하는 제1 공정,
    이 개구부에 오목부를 형성하도록 상기 개구부 및 상기 절연막 상에 제1 도전체를 퇴적하는 제2 공정,
    상기 제1 도전체 상에 상기 오목부를 덮도록 소정의 막을 형성하는 제3 공정,
    상기 소정의 막을 마스크로 하여 상기 제1 도전체의 일부를 제거하는 제4 공정,
    상기 제4 공정후에 상기 소정의 막을 제거하는 제5 공정,
    상기 오목부 및 제1 도전체 상에 유전체 막을 형성하는 제6 공정, 및
    상기 유전체 막 상에 제2 도전체를 형성하는 제7 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제3 공정은 상기 제1 도전체와 전기적으로 접속가능한 도전체로 구성되는 소정의 막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 반도체 장치의 제조 방법에 있어서,
    절연막에 개구부를 형성하는 제1 공정,
    이 개구부에 오목부를 형성하도록 상기 개구부 및 상기 절연막 상에 제1 도전체를 퇴적하는 제2 공정,
    상기 제1 도전체 상에 상기 오목부를 덮도록 소정의 막을 형성하는 제3 공정,
    상기 소정의 막을 마스크로 하여 상기 제1 도전체의 일부를 제거하는 제4 공정,
    상기 제4 공정 후에 상기 소정의 막 상에 유전체막을 퇴적하는 제5 공정, 및
    상기 유전체막 상에 제2 도전체를 퇴적하는 제6 공정을
    포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제3 공정은 CMP를 이용하여 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제2항에 있어서, 상기 제3 공정은 CMP를 이용하여 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제3항에 있어서, 상기 제3 공정은 CMP를 이용하여 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 제4 공정은 테이퍼 에칭을 이용하여 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제2항에 있어서, 상기 제4 공정은 테이퍼 에칭을 이용하여 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제3항에 있어서, 상기 제4 공정은 테이퍼 에칭을 이용하여 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서, 상기 제2 공정은 상기 제1 도전체를 퇴적하고, 상기 개구부 상에 형성되는 상기 오목부는 테이퍼각을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제2항에 있어서, 상기 제2 공정은 상기 제1 도전체를 퇴적하고, 상기 개구부 상에 형성되는 상기 오목부는 테이퍼각을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제3항에 있어서, 상기 제2 공정은 상기 제1 도전체를 퇴적하고, 상기 개구부 상에 형성되는 상기 오목부는 테이퍼각을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제1항에 있어서, 상기 제2 공정은 상기 개구부 내가 완전히 매립되지 않도록 하는 막 두께로 상기 제1 도전체를 퇴적하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제2항에 있어서, 상기 제2 공정은 상기 개구부 내가 완전히 매립되지 않도록 하는 막 두께로 상기 제1 도전체를 퇴적하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제3항에 있어서, 상기 제2 공정은 상기 개구부 내가 완전히 매립되지 않도록 하는 막 두께로 상기 제1 도전체를 퇴적하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제1항에 있어서, 상기 제2 공정은 적어도 상기 개구부 내가 완전히 매립되기 위한 막 두께로 상기 제1 도전체를 퇴적하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제2항에 있어서, 상기 제2 공정은 적어도 상기 개구부 내가 완전히 매립되기 위한 막 두께로 상기 제1 도전체를 퇴적하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제3항에 있어서, 상기 제2 공정은 적어도 상기 개구부 내가 완전히 매립되기 위한 막 두께로 상기 제1 도전체를 퇴적하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 반도체 장치에 있어서,
    개구부를 구비하는 제1 절연막,
    상기 제1 절연막 상에 및 상기 개구부에 형성되고, 상기 개구부의 실질적인 반경 중심부에 위치된 바닥부를 가지며 상기 개구부 위에 형성된 오목부- 상기 제1 도전체의 평평한 경사면에 의해서 적어도 일부가 규정되는 상기 오목부는 상기 바닥부를 향해 아래로 경사짐 -가 제공되는 제1 도전체;
    상기 제1 도전체 상에 적층된 유전체; 및
    상기 유전체 상에 적층된 제2 도전체
    를 포함하되,
    상기 유전체는 상기 제1 도전체의 평평한 경사면 위로 연장하는 평평하게 경사진 상부면을 구비하는 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서, 상기 유전체는 실질적으로 평평한 바닥면을 구비하는 것을 특징으로 하는 반도체 장치.
  21. 제19항 또는 제20항에 있어서, 상기 제1 도전체의 오목부의 바닥부는 상기 제1 절연막의 개구부에 존재하는 것을 특징으로 하는 반도체 장치.
  22. 제19항 또는 제20항에 있어서, 상기 제1 도전체의 오목부 바닥부는 상기 제1 절연막의 상부면 위로 연장하는 것을 특징으로 하는 반도체 장치.
  23. 제19항 또는 제20항에 있어서, 상기 유전체는 상기 개구부의 바닥에 대하여 소정 각으로 연장하는 것을 특징으로 하는 반도체 장치.
  24. 제19항 또는 제20항에 있어서, 상기 제1 도전체는 실질적으로 평평한 바닥면을 구비하는 것을 특징으로 하는 반도체 장치.
  25. 제19항 또는 제20항에 있어서, 상기 제1 도전체는 상기 제1 절연막의 개구부 바닥에 대하여 45°로 각각 연장하는 경사진 평면을 구비하는 것을 특징으로 하는 반도체 장치.
  26. 제19항 또는 제20항에 있어서, 상기 제1 도전체는 MOSFET의 소스 및 드레인 중 하나에 전기적으로 접속되고, 상기 MOSFET의 소스 및 드레인 중 나머지 하나는 비트선에 접속되어, 상기 제1 도전체, 유전체 및 제2 도전체가 커패시터를 구성하는 것을 특징으로 하는 반도체 장치.
  27. 제19항에 있어서, 상기 제1 도전체는 MOSFET의 소스 또는 드레인 중 하나에 전기적으로 접속되고, 상기 MOSFET의 소스 및 드레인 중 나머지 하나는 비트선에 접속되어, 상기 제1 도전체, 유전체 및 제3 도전체가 캐패시터를 구성하는 것을 특징으로 하는 반도체 장치.
  28. 제19항에 있어서, 상기 제1 도전체는 MOSFET의 소스 또는 드레인 중 하나에 전기적으로 접속되고, 상기 MOSFET의 소스 또는 드레인 중 나머지 하나는 비트선에 접속되어, 상기 제1 도전체, 제2 도전체, 유전체 및 제3 도전체가 캐패시터를 구성하는 것을 특징으로 하는 반도체 장치.
  29. 제27항 또는 제28항에 있어서, 상기 제1 절연막의 개구부는 위에서 볼 때 환형으로 형성되고, 상기 개구부의 중심은 각 쌍의 인접한 비트선의 중앙에 위치되어,
    상기 개구부는 상기 MOSFET의 게이트 전극 위로, 상기 제1 도전체에 전기적으로 접속된 소스 및 드레인 중 하나의 위로, 및 그들 사이에 중첩된 상기 소스 및 드레인과 상호 인접하는 게이트 전극 위로 연장하여, 상기 환형 개구부의 긴 쪽이 상기 비트선과 평행한 것을 특징으로 하는 반도체 장치.
  30. 제27항 또는 제28항에 있어서, 상기 제1 절연막은 복수의 개구부를 포함하되, 각 개구부의 중심은 상기 제1 도전체 및 상기 제1 도전체에 전기적으로 접속된 소스와 드레인 중 하나 사이의 접합의 중앙에 위치되고, 개구부 각각은 실질적으로 환형으로서 워드선에 수직인 대각선을 구비하고, 인접한 개구부의 각 쌍들은 게이트 전극 또는 1 비트선의 폭에 대응하는 거리만큼 분리되어 있는 것을 특징으로 하는 반도체 장치.
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