KR20160025278A - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

유전막 및 상부 전극의 증착 불량을 개선하여, 신뢰성을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다. 상기 반도체 장치 제조 방법은 하부막 상에, 제1 불순물이 도핑된 식각 정지막과, 몰드막을 포함하는 몰드 구조체를 형성하고, 건식 식각을 이용하여, 상기 몰드 구조체 내에, 상기 하부막을 노출시키는 제1 트렌치를 형성하고, 습식 식각을 이용하여, 상기 식각 정지막 내의 상기 제1 트렌치의 폭을 확장시켜 상기 몰드 구조체 내에 제2 트렌치를 형성하고, 상기 제2 트렌치 내에 제1 도전 패턴을 형성하는 것을 포함하고, 상기 건식 식각에 대한 상기 식각 정지막의 식각율은 상기 건식 식각에 대한 상기 몰드막의 식각율보다 작고, 상기 제1 불순물의 농도에 따라, 상기 습식 식각에 대한 상기 식각 정지막의 식각율은 변한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
최근 반도체 소자는 대용량화 및 고집적화되면서, 디자인 룰(design rule)도 지속적으로 감소하고 있다. 이와 같은 경향은 메모리 반도체 소자 중의 하나인 DRAM에서도 나타나고 있다. DRAM 장치가 동작하기 위해서는 하나의 셀당 일정한 수준 이상의 캐패시턴스가 필요하다. 이를 위해, 높은 유전 상수를 갖는 유전막을 캐패시터에 활용하거나, 캐패시터의 하부 전극과 유전막의 접촉 면적을 증가시키는 방법이 연구되고 있다.
본 발명이 해결하려는 과제는, 유전막 및 상부 전극의 증착 불량을 개선하여, 신뢰성을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제는, 도전성 패턴 사이의 컨택 저항을 개선하여, 신뢰성을 개선할 수 잇는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 상기 반도체 장치 제조 방법을 이용하여 제조된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 태양(aspect)은 하부막 상에, 제1 불순물이 도핑된 식각 정지막과, 몰드막을 포함하는 몰드 구조체를 형성하고, 건식 식각을 이용하여, 상기 몰드 구조체 내에, 상기 하부막을 노출시키는 제1 트렌치를 형성하고, 습식 식각을 이용하여, 상기 식각 정지막 내의 상기 제1 트렌치의 폭을 확장시켜 상기 몰드 구조체 내에 제2 트렌치를 형성하고, 상기 제2 트렌치 내에 제1 도전 패턴을 형성하는 것을 포함하고, 상기 건식 식각에 대한 상기 식각 정지막의 식각율은 상기 건식 식각에 대한 상기 몰드막의 식각율보다 작고, 상기 제1 불순물의 농도에 따라, 상기 습식 식각에 대한 상기 식각 정지막의 식각율은 변한다.
본 발명의 몇몇 실시예에서, 상기 제1 불순물의 농도가 증가함에 따라, 상기 습식 식각에 대한 상기 식각 정지막의 식각율은 증가한다.
본 발명의 몇몇 실시예에서, 상기 몰드막은 상기 식각 정지막 상에 순차적으로 적층된 하부 몰드막과 상부 몰드막을 포함하고, 상기 하부 몰드막은 도핑된 상기 제2 불순물을 포함하고, 상기 상부 몰드막은 언도프(un-doped) 상태이다.
본 발명의 몇몇 실시예에서, 상기 제1 불순물과 상기 제2 불순물은 붕소(B)를 포함한다.
본 발명의 몇몇 실시예에서, 상기 습식 식각에 의해, 상기 하부 몰드막 내의 상기 제1 트렌치의 폭이 확장되는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 상부 몰드막 내에서, 상기 제1 트렌치의 폭과 상기 제2 트렌치의 폭은 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 제1 불순물의 농도가 변화함에 따라, 상기 건식 식각에 대한 상기 식각 정지막의 식각율은 일정하다.
본 발명의 몇몇 실시예에서, 상기 식각 정지막은 SiN를 포함하고, 상기 몰드막은 산화물을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 도전 패턴을 형성하는 것은 상기 제2 트렌치의 측벽 및 바닥면과, 상기 몰드 구조체의 상면을 따라서 도전막을 형성하고, 상기 몰드 구조체의 상면 상에 형성된 상기 도전막을 제거하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 도전 패턴을 형성하는 것은 상기 몰드 구조체 상에 상기 제2 트렌치를 채우는 도전막을 형성하고, 상기 몰드 구조체의 상면 상의 상기 도전막을 제거하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 다른 태양은 불순물 영역을 포함하는 기판 상에, 층간 절연막을 형성하고, 상기 층간 절연막 내에, 상기 불순물 영역과 연결되는 컨택 플러그를 형성하고, 상기 층간 절연막 상에, 불순물이 도핑된 식각 정지막과, 상기 불순물이 도핑된 하부 몰드막과, 상부 몰드막을 순차적으로 형성하고, 상기 상부 몰드막 내의 제1 트렌치와, 상기 하부 몰드막 내의 제2 트렌치와, 상기 식각 정지막 내의 제3 트렌치를 순차적으로 형성하여, 상기 컨택 플러그를 노출시키고, 상기 제2 트렌치의 폭 및 상기 제3 트렌치의 폭을 선택적으로 확장시켜 제2_1 트렌치 및 제3_1 트렌치를 각각 형성하고, 상기 제1 트렌치와, 상기 제2_1 트렌치와, 상기 제3_1 트렌치 내에 하부 전극을 형성하고, 상기 하부 전극을 형성한 후, 상기 하부 몰드막 및 상기 상부 몰드막을 제거하여 식각 정지막을 노출시키고, 상기 하부 전극 및 상기 식각 정지막의 상면 상에 캐패시터 유전막 및 상부 전극을 형성하는 것을 포함하고, 상기 식각 정지막에 도핑된 상기 불순물의 농도에 따라, 상기 제2_1 트렌치의 폭에 대한 상기 제3_1 트렌치의 폭의 비율이 변한다.
본 발명의 몇몇 실시예에서, 상기 하부 몰드막에 도핑된 상기 불순물의 농도는 일정하고, 상기 식각 정지막에 도핑된 상기 불순물의 농도가 증가함에 따라, 상기 제2_1 트렌치의 폭에 대한 상기 제3_1 트렌치의 폭의 비율이 증가한다.
본 발명의 몇몇 실시예에서, 상기 불순물은 붕소를 포함한다.
본 발명의 몇몇 실시예에서, 제2_1 트렌치 및 제3_1 트렌치를 형성하는 것은 습식 식각을 이용하여, 상기 식각 정지막 및 상기 하부 몰드막을 선택적으로 식각하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 습식 식각에 의해, 상기 상부 몰드막은 실질적으로 식각되지 않는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 하부 전극을 형성하는 것은 상기 제1 트렌치의 측벽과, 상기 제2_1 트렌치의 측벽과, 상기 제3_1 트렌치의 측벽과, 상기 제2 상부 층간 절연막의 상면을 따라 하부 전극막을 형성하고, 상기 제1 트렌치와, 상기 제2_1 트렌치와, 상기 제3_1 트렌치를 채우는 희생막을 형성하고, 상기 상부 몰드막의 상면에 형성된 상기 하부 전극막을 제거하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 캐패시터 유전막 및 상기 상부 전극은 각각 상기 하부 전극의 내측벽 및 외측벽을 따라서 형성되는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 하부 전극을 형성하는 것은 상기 상부 몰드막 상에, 상기 제1 트렌치와, 상기 제2_1 트렌치와, 상기 제3_1 트렌치를 채우는 하부 전극막을 형성하고, 상기 상부 몰드막의 상면 상의 상기 하부 전극막을 제거하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 캐패시터 유전막 및 상기 상부 전극은 각각 상기 하부 전극의 외주면을 따라서 형성되는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 또 다른 태양은 도전 패턴을 포함하는 하부막 상에, 붕소가 도핑된 실리콘 나이트라이드(SiBN)막과, 붕소가 도핑된 제1 산화막과, 언도프(undoped)된 제2 산화막을 순차적으로 형성하고, 건식 식각을 이용하여, 상기 제2 산화막과, 상기 제1 산화막과, 상기 실리콘 나이트라이드막을 순차적으로 관통하는 제1 트렌치를 형성하고, 습식 식각을 이용하여, 상기 제1 산화막 및 상기 실리콘 나이트라이드막 내의 상기 제1 트렌치의 폭을 동시에 확장시켜, 상기 제2 산화막과, 상기 제1 산화막과, 상기 실리콘 나이트라이드막을 순차적으로 관통하는 제2 트렌치를 형성하고, 상기 제2 트렌치의 측벽을 따라 하부 전극을 형성하고, 상기 제1 산화막과 상기 제2 산화막을 제거하여, 상기 하부 전극의 외측벽을 노출시키고, 상기 하부 전극의 내측벽 및 외측벽을 따라 캐패시터 유전막 및 상부 전극을 형성하는 것을 포함하고, 상기 실리콘 나이트라이드막에 도핑된 붕소의 농도가 증가함에 따라, 상기 실리콘 나이트라이드막 내의 상기 제2 트렌치의 폭은 증가한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따라 제조되는 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2 내지 도 8c는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 9a 내지 도 12c는 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 13 내지 도 16은 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 17은 본 발명의 실시예들에 따른 반도체 장치 제조 방법에 의해 제조된 반도체 장치를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
도 18은 본 발명의 실시예들에 따른 반도체 장치 제조 방법에 의해 제조된
반도체 장치를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1을 참조하여, 본 발명의 일 실시예에 따라 제조되는 반도체 장치의 레이아웃을 설명한다.
도 1은 본 발명의 일 실시예에 따라 제조되는 반도체 장치를 설명하기 위한 레이아웃도이다. 여기서, 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 의해 제조된 반도체 장치의 예로서, DRAM(Dynamic Random Access Memory)을 도시하였으나, 이에 한정되는 것은 아니다.
도 1을 참고하면, 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 의해 제조된 반도체 장치에서, 단위 활성 영역(103)은 기판(100) 내에 소자 분리 영역(105)을 형성함으로써 정의된다. 구체적으로 설명하면, 단위 활성 영역(103)은 제1 방향(DR1)으로 연장되어 형성되고, 게이트 전극(즉, 워드 라인)(130)은 제1 방향(DR1)과 예각을 이루는 제2 방향(DR2)으로 연장되어 형성되고, 비트 라인(210)은 제1 방향(DR1)과 예각을 이루는 제3 방향(DR3)으로 연장되어 형성된다.
여기서, "특정 방향과 다른 특정 방향이 소정 각도를 이룬다"고 할 경우의 각도는, 2개의 방향들이 교차됨으로써 생기는 2개의 각도들 중 작은 각도를 의미한다. 예를 들어, 2개의 방향들이 교차됨으로써 생길 수 있는 각이 120°와, 60°일 경우, 60°를 의미한다. 따라서, 도 1에 도시된 바와 같이, 제1 방향(DR1)과 제2 방향(DR2)이 이루는 각은 θ1이고, 제1 방향(DR1)과 제3 방향(DR3)이 이루는 각은 θ2가 된다.
이와 같이, θ1 및/또는 θ2가 예각을 이루도록 하는 이유는, 단위 활성 영역(103)과 비트 라인(170)을 연결하는 비트 라인 컨택(160)과, 단위 활성 영역(103)과 커패시터를 연결하는 스토리지 노드 컨택(180) 사이의 간격을 최대로 확보하기 위함이다. θ1, θ2는 예를 들어, 각각 45°, 45°이거나, 30°, 60°이거나, 60°, 30°일 수 있으나, 이에 한정되는 것은 아니다.
도 1 내지 도 8c를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다.
도 2 내지 도 8c는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
참고적으로, 도 2 내지 도 8c는 도 1의 A - A를 따라서 절단한 중간 단계 도면들이다. 도 3은 식각 정지막에 도핑된 붕소(B) 농도에 따른 습식 식각량의 변화를 나타내는 그래프이다. 도 4b는 도 4a의 O 부분을 확대한 도면이다.
덧붙여, 도 5a 내지 도 8c는 도 4b를 기준으로 이후에 진행되는 제조 공정을 설명하는 도면들이다. 도 5a, 도 6a, 도 7a 및 도 8a는 식각 정지막에 도핑된 붕소의 농도가 도 3의 a%일 때, 반도체 장치 제조 공정을 설명하는 도면들이다. 도 5b, 도 6b, 도 7b 및 도 8b는 식각 정지막에 도핑된 붕소의 농도가 도 3의 b%일 때, 반도체 장치 제조 공정을 설명하는 도면들이다. 도 5c, 도 6c, 도 7c 및 도 8c는 식각 정지막에 도핑된 붕소의 농도가 도 3의 c%일 때, 반도체 장치 제조 공정을 설명하는 도면들이다.
도 1 내지 도 3을 참고하면, 기판(100) 상에 단위 활성 영역(103)을 정의하기 위한 소자 분리 영역(105)를 형성한다.
기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 이에 한정되는 것은 아니다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 이하에서는, 예시적으로 실리콘 기판을 예로 든다. 또한, 기판(100)은 제1 도전형(예를 들어, P형)일 수 있으나, 이에 한정되지 않는다.
소자 분리 영역(105)는 예를 들어, 산화물, 질화물 또는 산화질화물 중 적어도 하나를 포함할 수 있다. 소자 분리 영역(105)은 소자간의 절연 기능을 향상시키기 위해, 트렌치 절연막과 트렌치 라이너를 포함할 수 있다.
이어서, 기판(100) 내에 게이트 트렌치(110)를 형성한다. 게이트 트렌치(110)는 단위 활성 영역(103) 및 소자 분리 영역(105)을 가로질러 형성될 수 있다. 게이트 트렌치(110)는 제2 방향(DR2)를 따라 길게 연장된 라인 형태일 수 있다.
이어서, 게이트 트렌치(110)의 측벽 및 바닥면을 따라 게이트 절연막(120)을 형성한다. 또한, 게이트 절연막(120) 상에, 게이트 트렌치(110)의 적어도 일부를 채우는 게이트 전극(130)을 형성한다. 만약, 게이트 전극(130)이 게이트 트렌치(110)의 일부를 채울 경우, 게이트 트렌치(110)의 나머지를 채우는 캡핑 패턴(140)을 형성할 수 있다.
게이트 절연막(120)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 전극(130)은 예를 들어, 도핑된 폴리 실리콘, 질화 티타늄(TiN), 질화 탄탈륨(TaN), 질화 텅스텐(WN), 티타늄(Ti), 탄탈륨(Ta) 및 텅스텐(W) 등을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
캡핑 패턴(140)은 절연 물질을 포함할 수 있고, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
또한, 게이트 전극(130)의 양측에 제1 불순물 영역(107a) 및 제2 불순물 영역(107b)을 형성한다. 제1 불순물 영역(107a)은 단위 활성 영역(103)을 가로지르도록 형성된 2개의 게이트 전극(130) 사이의 단위 활성 영역(103) 내에 형성될 수 있다. 제2 불순물 영역(107b)은 게이트 전극(130)과 소자 분리 영역(105) 사이에 형성될 수 있다. 즉, 단위 활성 영역(103) 내에 형성된 2개의 트랜지스터는 제1 불순물 영역(107a)을 공유하고, 제2 불순물 영역(107b)을 공유하지 않는다.
도 2에서, 트랜지스터는 매립된 채널을 갖는 트랜지스터(buried channel array transistor; BCAT)으로 설명하고 있으나, 이에 제한되는 것은 아니다. 즉, 트랜지스터는 플레나(planar) 구조의 트랜지스터 또는 기둥(pillar) 형상의 단위 활성 영역(103)에 형성된 수직 채널을 갖는 트랜지스터(vertical channel array transistor; VCAT) 구조 등의 다양한 구조를 가질 수 있다.
이어서, 기판(100) 상에 층간 절연막(150)을 형성할 수 있다. 층간 절연막(150)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 층간 절연막(150)은 단일층 또는 다층일 수 있다.
층간 절연막(150) 내에 제1 불순물 영역(107a)과 전기적으로 연결되는 제1 컨택 플러그(비트 라인 컨택)(160)를 형성할 수 있다. 제1 컨택 플러그(160)는 도전 물질을 포함할 수 있고, 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 컨택 플러그(160) 상에, 제1 컨택 플러그(160)을 매개로 제1 불순물 영역(107a)와 전기적으로 연결되는 비트 라인(170)이 형성될 수 있다. 비트 라인(170)은 도전 물질을 포함할 수 있고, 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
층간 절연막(150) 내에, 층간 절연막(150)을 관통하여, 제2 컨택 플러그(180)가 형성될 수 있다. 제2 컨택 플러그(180)은 제2 불순물 영역(107b)와 전기적으로 연결될 수 있다. 제2 컨택 플러그(180)은 스토리지 노드 컨택을 포함할 수 있다. 제2 컨택 플러그(180)는 도전 물질을 포함할 수 있고, 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 2에서, 제2 컨택 플러그(180)는 하나의 통합 구조(integral structure)인 것으로 도시되었지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제2 컨택 플러그(180)는 서로 다른 공정에 의해 형성된 복수의 플러그가 연결된 형태일 수 있음은 물론이다.
이어서, 층간 절연막(150) 상에 제1 식각 정지막(210)과, 제1 몰드막(220, 230)을 포함하는 제1 몰드 구조체(200)를 형성한다.
제1 몰드막(220, 230)은 제1 식각 정지막(210) 상에 형성된 제1 하부 몰드막(220)과 제1 상부 몰드막(230)을 포함한다. 즉, 층간 절연막(150) 상에, 제1 식각 정지막(210)과, 제1 하부 몰드막(220)과, 제1 상부 몰드막(230)이 순차적으로 형성된다.
제1 식각 정지막(210)은 제1 하부 몰드막(220) 및 제1 상부 몰드막(230)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 좀 더 구체적으로, 제1 식각 정지막(210)은 제1 하부 몰드막(220) 및 제1 상부 몰드막(230)에 대한 건식 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 식각 정지막(210)은 예를 들어, 화학적 기상 증착법(Chemical Vapor Deposition) 또는 원자층 증착법(Atomic Layer Deposition) 등을 이용하여 형성할 수 있다.
제1 식각 정지막(210)은 예를 들어, 실리콘 나이트라이드(SiN)을 포함할 수 있고, 좀 더 구체적으로, 도핑된 붕소(B)를 포함한 실리콘 나이트라이드일 수 있다. 본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 붕소가 도핑된 실리콘 나이트라이드막은 도핑된 붕소의 농도에 따라, 습식 식각에 대한 실리콘 나이트라이드막의 식각율이 변할 수 있다.
좀 더 구체적으로, 도 3에서 도시된 것과 같이, 붕소가 도핑된 실리콘 나이트라이드막에서, 붕소의 도핑 농도가 증가함에 따라, 습식 식각에 대한 식각율이 증가할 수 있다. 붕소가 도핑된 실리콘 나이트라이드막을 습식 식각할 때 사용되는 에천트(etchant)는 예를 들어, 불산(HF)에 순수(D.I water)를 섞어서 만든 희석된 불산일 수 있지만, 이에 제한되는 것은 아니다.
본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 제1 식각 정지막(210)에 도핑되는 붕소의 농도는 예를 들어, 10% 이상 25% 미만일 수 있다.
반면에, 제1 식각 정지막(210)은 도핑된 붕소의 농도가 변화해도, 건식 식각(10도 4a의 10)에 대한 제1 식각 정지막(210)의 식각율은 실질적으로 동일할 수 있다.
원자층 증착법(ALD)을 이용하여 제1 식각 정지막(210)을 형성할 경우, 제1 식각 정지막(210) 내에 도핑된 붕소의 농도를 의도적으로 조절할 수 있다. 다시 말하면, 원자층 증착법은 제1 식각 정지막(210) 내에 붕소를 도핑하기 위한 사이클 주기를 조절하기 용이하기 때문에, 제1 식각 정지막(210) 내의 도핑된 붕소의 농도를 의도적으로 조절할 수 있다.
제1 몰드막(220, 230)은 제1 식각 정지막(210)에 대해 건식 식각 선택비를 갖는 물질을 포함한다. 좀 더 구체적으로, 건식 식각(10도 4a의 10)에 대한 제1 몰드막(220, 230)의 식각율은 건식 식각에 대한 제1 식각 정지막(210)의 식각율보다 크다.
제1 몰드막(220, 230)은 예를 들어, 실리콘 나이트라이드막보다 건식 식각에 대한 저항성이 낮은 실리콘 산화물을 포함할 수 있다. 제1 몰드막(220, 230)은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) Oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) Oxide 또는 이들의 조합을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 제1 하부 몰드막(220)은 도핑된 붕소(B)를 포함하는 산화막일 수 있고, 제1 상부 몰드막(230)은 언도프(undoped)된 산화막일 수 있다. 여기서, "언도프(undoped)된 산화막"이란, 불순물을 전혀 포함하지 않는 산화막을 의미하는 것이 아니고, 의도적으로 도핑된 불순물을 포함하지 않는 산화막을 의미한다. 즉, 제1 상부 몰드막(230)은 의도적으로 도핑된 불순물을 포함하지 않는다.
본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 습식 식각(도 5a 내지 도 5c의 20)에 대한 제1 하부 몰드막(220)의 식각율은 습식 식각(20)에 대한 제1 상부 몰드막(230)의 식각율과 다르다. 좀 더 구체적으로, 습식 식각(20)에 대한 제1 하부 몰드막(220)의 식각율은 습식 식각(20)에 대한 제1 상부 몰드막(230)의 식각율보다 클 수 있다. 제1 하부 몰드막(220)은 도핑된 붕소를 포함하고 있지만, 제1 상부 몰드막(230)은 언도프된 상태이므로, 이와 같은 차이가 발생할 수 있다.
반면에, 건식 식각(10도 4a의 10)에 대한 제1 하부 몰드막(220)의 식각율은 건식 식각(10)에 대한 제1 상부 몰드막(230)의 식각율과 실질적으로 동일할 수 있다.
이어서, 제1 몰드 구조체(200) 상에 제1 마스크 패턴(240)을 형성한다. 제1 마스크 패턴(240)은 제1 몰드 구조체(200)에 트렌치를 형성하기 위한 개구부를 포함한다.
도 4a 및 도 4b를 참고하면, 제1 마스크 패턴(240)을 이용하여, 제1 몰드 구조체(200) 내에 제1 트렌치(202)를 형성한다. 제1 트렌치(202)는 예를 들어, 건식 식각(10)을 이용하여 형성될 수 있다.
제1 트렌치(202)는 제1 몰드 구조체(200)의 하부에 위치하는 층간 절연막(150)을 노출시킬 수 있다. 좀 더 구체적으로, 제1 트렌치(202)는 제2 불순물 영역(107b)와 연결되는 제2 컨택 플러그(180)를 노출시킬 수 있다.
좀 더 구체적으로, 제1 트렌치(202)는 제1_1 트렌치(202a)와, 제1_2 트렌치(202b)와, 제1_3 트렌치(202c)를 포함할 수 있다. 제1_1 트렌치(202a)는 제1 식각 정지막(210) 내에 형성되고, 제1_2 트렌치(202b)는 제1 하부 몰드막(220) 내에 형성되고, 제1_3 트렌치(202c)는 제1 상부 몰드막(230) 내에 형성될 수 있다.
다시 말하면, 제1 마스크 패턴(240)을 이용하여, 건식 식각(10)하여, 제1 상부 몰드막(230) 내의 제1_3 트렌치(202c)와, 제1 하부 몰드막(220) 내의 제1_2 트렌치(202b)와, 제1 식각 정지막(210) 내의 제1_1 트렌치(202a)를 순차적으로 형성함으로써, 제1 몰드 구조체(200) 내에 제1 트렌치(202)가 형성될 수 있다.
도 4b에서 도시된 것과 같이, 제1_1 트렌치(202a)는 제1 식각 정지막(210)과 제1 하부 몰드막(220) 사이의 경계에서 제1_1 폭(w11)을 갖고, 제1_2 트렌치(202b)는 제1 하부 몰드막(220)과 제1 상부 몰드막(230) 사이의 경계에서 제1_2 폭(w21)을 갖고, 제1_3 트렌치(202c)는 제1 상부 몰드막(230)과 제1 마스크 패턴(240) 사이의 경계에서 제1_3 폭(w31)을 가질 수 있다.
또한, 제1_3 트렌치(202c)의 측벽과 제1_2 트렌치(202b)의 측벽은 일렬로 정렬되어 연속될 수 있다. 제1_2 트렌치(202b)의 측벽과 제1_1 트렌치(202a)의 측벽은 연속될 수 있다.
도 4b에서, 제1_2 트렌치(202b)의 측벽과 제1_1 트렌치(202a)의 측벽은 일렬로 정렬되는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 하부 몰드막(220)과 제1 식각 정지막(210)은 서로 간에 다른 물질을 포함하고 있기 때문에, 제1_2 트렌치(202b)의 측벽과 제1_1 트렌치(202a)의 측벽이 일렬로 정렬되지 않을 수 있음은 물론이다.
도 5a 내지 도 5c를 참고하면, 습식 식각(20)을 이용하여, 제1 몰드 구조체(200) 내에 제2 트렌치(205)를 형성한다. 습식 식각(20)은 예를 들어, 불산(HF)에 순수(D.I. water)를 혼합한 에천트를 이용할 수 있다.
제2 트렌치(205)는 제2_1 트렌치(205a)와, 제2_2 트렌치(205b)와, 제2_3 트렌치(205c)를 포함할 수 있다. 제2_1 트렌치(205a)는 제1 식각 정지막(210) 내에 형성되고, 제2_2 트렌치(205b)는 제1 하부 몰드막(220) 내에 형성되고, 제2_3 트렌치(205c)는 제1 상부 몰드막(230) 내에 형성될 수 있다.
구체적으로, 습식 식각(20)을 이용하여, 제1 식각 정지막(210) 내의 제1_1 트렌치(202a)의 폭을 확장시켜, 제2_1 트렌치(205a)를 형성한다. 습식 식각(20)을 이용하여, 제1 하부 몰드막(220) 내의 제1_2 트렌치(202b)의 폭을 확장시켜, 제2_2 트렌치(205b)를 형성한다.
다만, 제1 상부 몰드막(230) 내에 형성된 제2_3 트렌치(205c)는 제1_3 트렌치(202c)와 실질적으로 동일할 수 있다. 즉, 습식 식각(20)에 의해, 제1 몰드 구조체(200)에 포함되는 제1 상부 몰드막(230)은 실질적으로 식각되지 않을 수 있지만, 이에 제한되는 것은 아니다.
따라서, 습식 식각(20)에 의해, 제1 식각 정지막(210) 및 제1 하부 몰드막(220)은 선택적으로 식각될 수 있다.
도 4b 내지 도 5c에서, 습식 식각(20)에 의해, 제1_1 트렌치(202a)의 제1_1 폭(w11)은 제2_1 트렌치(205a)의 제2_1 폭(w12)로 확장되고, 제1_2 트렌치(202b)의 제1_2 폭(w21)은 제2_2 트렌치(205b)의 제2_2 폭(w22)로 확장된다. 다만, 습식 식각(20)을 실시하여도, 제1_3 트렌치(202c)의 제1_3 폭(w31)은 제2_3 트렌치(205c)의 제2_3 폭(w32)과 실질적으로 동일할 수 있다.
이하에서, 도 3, 도 5a 내지 도 5c를 이용하여, 제1 식각 정지막(210)에 도핑된 붕소 농도에 따른 제2_1 트렌치(205a)의 폭(w12)의 변화에 대해서 설명한다.
먼저, 본 발명의 실시예에 따른 반도체 장치 제조 방법에서, 제1 식각 정지막(210)에 도핑되는 붕소의 농도는 변화하지만, 제1 하부 몰드막(220)에 도핑되는 붕소의 농도는 일정하다. 반도체 장치의 집적도가 정해지면, 습식 식각(20)에 의해 확장되는 제2_2 트렌치(205b)의 폭이 정해질 수 있기 때문이다.
도 5a는 제1 식각 정지막(210)에 도핑된 붕소의 농도가 a%일 때를 나타내고, 도 5b는 제1 식각 정지막(210)에 도핑된 붕소의 농도가 a%보다 큰 b% 일 때를 나타내고, 도 5c는 제1 식각 정지막(210)에 도핑된 붕소의 농도가 b%보다 큰 c% 일 때를 나타낸다.
도 5a 내지 도 5c에서, 제1 식각 정지막(210)에 도핑된 붕소의 농도가 증가함에 따라서, 제2_1 트렌치(205a)의 측벽은 제1 식각 정지막(210) 내의 제1 트렌치(202)의 측벽에서 점점 더 이격됨을 알 수 있다.
즉, 제1 식각 정지막(210) 내에 도핑된 붕소의 농도가 증가함에 따라, 제2_1 트렌치의 제2_1 폭(w12)은 증가함을 알 수 있다.
또한, 도 5a에서, 습식 식각(20)에 의해, 제2_2 트렌치(205b)는 제2_1 트렌치(205a)보다 폭이 더 확장되었다. 도 5b에서, 습식 식각(20)에 의해, 제2_2 트렌치(205b)는 제2_1 트렌치(205a)과 실질적으로 동일하게 폭이 확장되었다. 반면, 도 5c에서, 습식 식각(20)에 의해, 제2_1 트렌치(205a)는 제2_2 트렌치(205b)보다 폭이 더 확장되었다.
즉, 제1 식각 정지막(210) 내에 도핑된 붕소의 농도가 변함에 따라, 제2_2 트렌치(205b)의 제2_2 폭(w22)에 대한 제2_1 트렌치(205a)의 제2_1 폭(w12)의 비율은 변한다. 좀 더 구체적으로, 제1 식각 정지막(210) 내에 도핑된 붕소의 농도가 증가함에 따라, 제2_2 트렌치(205b)의 제2_2 폭(w22)에 대한 제2_1 트렌치(205a)의 제2_1 폭(w12)의 비율도 증가한다.
제1 식각 정지막(210) 내에 도핑된 붕소의 농도가 증가하게 되면, 습식 식각(20)에 의해 식각되는 제1 식각 정지막(210)의 양이 증가하기 때문이다.
도 6a 내지 도 6c를 참고하면, 제2 트렌치(205)의 측벽 및 바닥면과, 제1 몰드 구조체(200)의 상면을 따라서 하부 전극막(261)을 컨포말하게 형성한다. 하부 전극막(261)은 제1 마스크 패턴(240)의 상면 상에 형성될 수 있다.
구체적으로, 제2 트렌치(205)의 측벽 및 바닥면을 따라서 형성된 하부 전극막(261)은 제2_3 트렌치(205c)의 측벽과, 제2_2 트렌치(205b)의 측벽과, 제2_1 트렌치(205a)의 측벽 및 바닥면을 따라서 형성될 수 있다.
하부 전극막(261)은 도전 물질을 포함할 수 있고, 예를 들어, 도핑된 폴리 실리콘, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 산화 이리듐 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
하부 전극막(261)은 예를 들어, 화학 기상 증착법(CVD) 또는 원자층 증착법(ALD) 등을 이용하여 형성할 수 있지만, 이에 제한되는 것은 아니다.
도 7a 내지 도 7c를 참고하면, 제2 트렌치(205) 내에 하부 전극(260)을 형성한다. 하부 전극(260)은 제2 트렌치(205)의 측벽 및 바닥면을 따라서 형성된다. 하부 전극(260)은 제2 컨택 플러그(180) 상에 형성되는 바닥부(264)와, 제2 트렌치(205)의 측벽을 따라서 서로 마주보며 연장되는 돌출부(264)를 포함한다.
구체적으로, 제2 트렌치(205)를 채우면서, 하부 전극막(261) 상에 희생막을 형성한다. 희생막은 갭-필(gap-filling) 능력이 좋은 물질을 포함할 수 있다.
이어서, 화학적 기계적 연마(Chemical Mechanical Polishing) 및 에치 백(etch back) 중 적어도 하나를 포함하는 공정을 이용하여, 제1 상부 몰드막(230)이 노출될 때까지 제1 몰드 구조체(200) 상의 제1 마스크 패턴(240)과, 제1 몰드 구조체(200)의 상면 상에 형성된 하부 전극막(260)과 하부 전극막(261) 상의 희생막의 일부를 제거할 수 있다.
이를 통해, 제2 콘택 플러그(180)와 전기적으로 연결되는 하부 전극(260)이 제2 트렌치(205) 내에 형성될 수 있고, 각각의 하부 전극(260)은 전기적으로 분리될 수 있다.
이어서, 하부 전극(260)이 형성된 제2 트렌치(205) 내부에는 남아있는 희생막을 제거할 수 있다.
도 8a 내지 도 8c를 참고하면, 하부 전극(260) 상에 캐패시터 유전막(270)과 상부 전극(280)을 순차적으로 형성한다.
구체적으로, 하부 전극의 외측벽(265s)과 접하고 있던 제1 상부 몰드막(230) 및 제1 하부 몰드막(220)을 제거하여, 제1 식각 정지막(210)의 상면을 노출시킨다. 이 때, 하부 전극의 외측벽(265s)도 노출된다.
이어서, 하부 전극(260) 상에 캐패시터 유전막(270)을 컨포말하게 형성한다. 다시 말하면, 하부 전극의 외측벽(265s)과, 하부 전극의 내측벽(265i)과, 하부 전극(260)의 바닥면과, 제1 식각 정지막(210)의 상면을 따라서 캐패시터 유전막(270)을 컨포말하게 형성한다.
캐패시터 유전막(270)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 고유전율 물질 중 적어도 하나를 포함할 수 있다. 캐패시터 유전막(270)은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
캐패시터 유전막(270)은 예를 들어, 원자층 증착법(ALD) 등을 이용하여 형성할 수 있지만, 이에 제한되는 것은 아니다.
이어서, 캐패시터 유전막(270) 상에, 상부 전극(280)을 형성할 수 있다. 도 8a 내지 도 8c에서, 상부 전극(280)은 캐패시터 유전막(270)을 따라서 컨포말하게 형성되는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
상부 전극(280)은 예를 들어, 도핑된 폴리 실리콘, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 산화 이리듐 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
상부 전극(280)은 예를 들어, 화학 기상 증착법(CVD) 또는 원자층 증착법(ALD) 등을 이용하여 형성할 수 있지만, 이에 제한되는 것은 아니다.
도 2, 도 7c 및 도 8c를 이용하여, 본 발명의 일 실시예에 따른 반도체 장치에 대해서 설명한다.
도 2, 도 7c 및 도 8c를 참고하면, 본 발명의 일 실시예에 따른 반도체 장치는 하부 전극(260), 캐패시터 유전막(270) 및 상부 전극(280) 등을 포함할 수 있다.
층간 절연막(150)은 기판(100) 상에 형성된다. 층간 절연막(150)은 제2 불순물 영역(107b)과 전기적으로 연결된 제2 컨택 플러그(180)를 포함한다.
하부 전극(260)은 제2 컨택 플러그(180)를 포함하는 층간 절연막(150) 상에 형성된다. 하부 전극(260)은 제2 컨택 플러그(180)와 연결될 수 있다.
하부 전극(260)은 바닥부(264)와, 돌출부(265)를 포함할 수 있다. 하부 전극의 바닥부(264)는 노출된 제2 컨택 플러그(180) 상에 형성된다.
하부 전극의 돌출부(265)는 층간 절연막(150)으로부터 돌출되어, 일방향으로 마주보며 연장된다. 하부 전극의 돌출부(265)는 제1 부분(265a)와, 제2 부분(265b)와, 제3 부분(265c)를 포함할 수 있다. 하부 전극의 돌출부의 제1 부분(265a)은 하부 전극의 바닥부(264)와 연결되고, 제2_1 트렌치(205a)의 측벽 상에 형성된다. 하부 전극의 돌출부의 제2 부분(265b) 및 제3 부분(265c)는 하부 전극의 돌출부의 제1 부분(265a) 상에 순차적으로 배치된다. 하부 전극의 돌출부의 제2 부분(265b)은 제2_2 트렌치(205b)의 측벽 상에 형성된 부분이고, 하부 전극의 돌출부의 제3 부분(265c)은 제2_3 트렌치(205c)의 측벽 상에 형성된 부분이다.
덧붙여, 층간 절연막(150)의 상면에서, 하부 전극의 돌출부의 제1 부분(265a)의 연장선 사이의 폭은 제4_1 폭(w41)이고, 하부 전극의 돌출부의 제2 부분(265b)의 연장선 사이의 폭은 제4_2 폭(w42)이고, 하부 전극의 돌출부의 제3 부분(265c)의 연장선 사이의 폭은 제4_3 폭(w43)이다.
본 발명의 일 실시예에 따른 반도체 장치에서, 하부 전극의 돌출부의 제2 부분(265b)의 연장선 사이의 폭(w42)은 하부 전극의 돌출부의 제1 부분(265a)의 연장선 사이의 폭(w41)보다 작고, 하부 전극의 돌출부의 제3 부분(265c)의 연장선 사이의 폭(w43)보다 크다.
캐패시터 유전막(270)은 하부 전극의 바닥부(264)의 상면과, 하부 전극의 돌출부(265)의 내측벽(265i)과, 하부 전극의 돌출부(265)의 외측벽(265s)를 따라서 컨포말하게 형성된다. 캐패시터 유전막(270)은 제1 식각 정지막(210)의 상면을 따라서 컨포말하게 형성된다.
상부 전극(280)은 캐패시터 유전막(270) 상에 형성된다. 상부 전극(280)은 캐패시터 유전막(270)을 따라서 형성될 수 있다.
도 1 내지 도 5c, 도 9a 내지 도 12c를 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다.
도 9a 내지 도 12c는 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
덧붙여, 도 9a 내지 도 12c는 도 4b를 기준으로 이후에 진행되는 제조 공정을 설명하는 도면들이다. 도 9a, 도 10a, 도 11a 및 도 12a는 식각 정지막에 도핑된 붕소의 농도가 도 3의 a%일 때, 반도체 장치 제조 공정을 설명하는 도면들이다. 도 9b, 도 10b, 도 11b 및 도 12b는 식각 정지막에 도핑된 붕소의 농도가 도 3의 b%일 때, 반도체 장치 제조 공정을 설명하는 도면들이다. 도 9c, 도 10c, 도 11c 및 도 12c는 식각 정지막에 도핑된 붕소의 농도가 도 3의 c%일 때, 반도체 장치 제조 공정을 설명하는 도면들이다.
도 9a 내지 도 9c를 참고하면, 제1 몰드 구조체(200) 상에 제2 트렌치(205)을 채우는 하부 전극막(261a)을 형성한다. 하부 전극막(261a)은 제2 트렌치(205)를 채우면서, 제1 몰드 구조체(200)의 상면 상에도 형성된다.
구체적으로, 하부 전극막(261a)은 제2_1 트렌치(205a)와, 제2_2 트렌치(205b)와, 제2_3 트렌치(205c)를 채울 수 있다. 또한, 하부 전극막(261a)은 제1 몰드 구조체(200)의 상면, 즉, 제1 마스크 패턴(240)의 상면 상에도 형성될 수 있다.
도 10a 내지 도 10c를 참고하면, 제2 트렌치(205) 내에 하부 전극(260a)을 형성한다. 하부 전극(260a)은 제1 몰드 구조체(200) 내에 형성된 제2 트렌치(205)를 전체적으로 채울 수 있다.
구체적으로, 화학적 기계적 연마 공정 등을 이용하여, 제1 몰드 구조체(200)의 상면 상에 형성된 하부 전극막(261a)을 제거한다. 이때, 제1 몰드 구조체(200) 상에 위치하는 제1 마스크 패턴(240)도 제거할 수 있다.
도 11a 내지 도 11c를 참고하면, 제1 식각 정지막(210)의 상면보다 위로 돌출되어 있던 하부 전극(260a)과 접하는 제1 상부 몰드막(230)과 제1 하부 몰드막(220)을 제거한다.
이를 통해, 하부 전극(260a)의 외주면이 노출되고, 제1 식각 정지막(210)의 상면도 노출될 수 있다.
도 12a 내지 도 12c를 참고하면, 하부 전극(260a) 상에 캐패시터 유전막(270) 및 상부 전극(280)을 순차적으로 형성한다.
캐패시터 유전막(270)은 제1 식각 정지막(210)의 상면보다 위로 돌출된 하부 전극(260a)의 외주면을 따라 컨포말하게 형성될 수 있다. 캐패시터 유전막(270)은 제1 식각 정지막(210)의 상면 상에도 컨포말하게 형성될 수 있다.
상부 전극(280)은 캐패시터 유전막(270) 상에 형성될 수 있다. 도 12a 내지 도 12c에서, 상부 전극(280)은 캐패시터 유전막(270)을 따라서 컨포말하게 형성되는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 2, 도 11c 및 도 12c를 이용하여, 본 발명의 다른 실시예에 따른 반도체 장치에 대해서 설명한다.
도 2, 도 11c 및 도 12c를 참고하면, 본 발명의 일 실시예에 따른 반도체 장치는 하부 전극(260a), 캐패시터 유전막(270) 및 상부 전극(280) 등을 포함할 수 있다.
층간 절연막(150) 상에 형성되는 하부 전극(260a)은 제2 컨택 플러그(180)와 전기적으로 연결될 수 있다. 하부 전극(260a)은 제1 부분(262a)과, 제2 부분(262b)과, 제3 부분(262c)를 포함할 수 있다.
하부 전극의 제1 부분(262a)은 제2 컨택 플러그(180)와 연결되는 부분일 수 있다. 하부 전극의 제1 부분(262a)은 제1 식각 정지막(210) 내의 제2_1 트렌치(205a) 내에 형성될 수 있다. 하부 전극의 제2 부분(262b) 및 하부 전극의 제3 부분(262c)은 하부 전극의 제1 부분(262a) 상에 순차적으로 배치될 수 있다.
층간 절연막(150)의 상면에서, 하부 전극의 제1 부분(262a)의 외측면의 연장선 사이의 폭은 제5_1 폭(w51)이고, 하부 전극의 제2 부분(262b)의 외측면의 연장선 사이의 폭은 제5_2 폭(w52)이고, 하부 전극의 제3 부분(262c)의 외측면의 연장선 사이의 폭은 제5_3 폭(w53)일 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치에서, 하부 전극의 제2 부분(262b)의 외측면의 연장선 사이의 폭(w52)은 하부 전극의 제1 부분(262a)의 외측면의 연장선 사이의 폭(w51)보다 작고, 하부 전극의 제3 부분(262c)의 외측면의 연장선 사이의 폭(w53)보다 크다.
캐패시터 유전막(270)은 하부 전극(260a)의 외주면 및 제1 식각 정지막(210)의 상면을 따라서 컨포말하게 형성된다.
상부 전극(280)은 캐패시터 유전막(270) 상에 형성된다. 다시 말하면, 상부 전극(280)은 하부 전극(260a)의 외주면 및 제1 식각 정지막(210)의 상면을 따라서 형성될 수 있다.
도 13 내지 도 16을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법에 대해서 설명한다.
도 13 내지 도 16은 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 13을 참고하면, 제1 도전 패턴(310)을 포함하는 하부막(300) 상에, 제2 몰드 구조체(315)를 형성한다.
제2 몰드 구조체(315)는 제2 식각 정지막(320)과, 제2 몰드막(330)을 포함할 수 있다. 하부막(300) 상에는 제2 식각 정지막(320) 및 제2 몰드막(330)이 순차적으로 형성될 수 있다.
제2 식각 정지막(320) 및 제2 몰드막(330)에 대한 설명은 상술한 제1 식각 정지막(210)과 제1 몰드막(220, 230)에 관한 설명과 유사할 수 있다. 따라서, 제2 식각 정지막(320) 및 제2 몰드막(330)에 대한 설명은 제1 식각 정지막(210) 및 제1 몰드막(220, 230)과 차이점을 중심으로 설명한다.
하부막(300)은 예를 들어, 절연성 물질을 포함할 수 있다. 하부막(300)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 하나를 포함할 수 있다.
제1 도전 패턴(310)은 예를 들어, 배선 또는 컨택 플러그 등일 수 있지만, 이에 제한되는 것은 아니다. 제1 도전 패턴(310)은 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법에서, 제2 몰드막(330)은 언도프(undoped)된 산화막을 포함할 수 있다.
이어서, 제2 몰드 구조체(315) 상에 제2 마스크 패턴(340)을 형성한다. 제2 마스크 패턴(340)은 제2 몰드 구조체(315)에 트렌치를 형성하기 위한 개구부를 포함한다.
도 14를 참고하면, 제2 마스크 패턴(340)을 이용하여, 제2 몰드 구조체(315) 내에 제3 트렌치(316)를 형성한다. 제3 트렌치(316)는 예를 들어, 건식 식각(10)을 이용하여 형성될 수 있다.
제3 트렌치(316)는 하부막(300)에 포함되는 제1 도전 패턴(310)을 노출시킬 수 있다.
제3 트렌치(316)는 제3_1 트렌치(316a)와 제3_2 트렌치(316b)를 포함할 수 있다. 제3_1 트렌치(316a)은 제2 식각 정지막(320) 내에 형성되고, 제3_2 트렌치(316b)는 제2 몰드막(330) 내에 형성될 수 있다.
제2 마스크 패턴(340)을 이용하여, 건식 식각(10)하여, 제2 몰드막(330) 내의 제3_2 트렌치(316b)와, 제2 식각 정지막(320) 내의 제3_1 트렌치(316a)를 순차적으로 형성함으로써, 제2 몰드 구조체(315) 내에 제3 트렌치(316)가 형성될 수 있다.
도 15를 참고하면, 습식 식각(20)을 이용하여, 제2 몰드 구조체(315) 내에, 제4 트렌치(317)를 형성한다.
제4 트렌치(317)는 제4_1 트렌치(317a)와, 제4_2 트렌치(317b)를 포함할 수 있다. 제4_1 트렌치(317a)는 제2 식각 정지막(320) 내에 형성되고, 제4_2 트렌치(317b)는 제2 몰드막(330) 내에 형성된다.
습식 식각(20)을 이용하여, 제2 식각 정지막(320) 내의 제3_1 트렌치(316a)의 폭을 확장시켜, 제4_1 트렌치(317a)를 형성한다. 다만, 제2 몰드막(330) 내에 형성된 제4_2 트렌치(317b)는 제3_2 트렌치(316b)와 실질적으로 동일할 수 있다. 즉, 습식 식각(20)에 의해, 제2 몰드 구조체(315)에 포함되는 제2 몰드막(330)은 실질적으로 식각되지 않을 수 있지만, 이에 제한되는 것은 아니다.
도 16을 참고하면, 제4 트렌치(317) 내에 제2 도전 패턴(350)을 형성한다. 제2 도전 패턴(350)은 제2 몰드 구조체(315) 내에 형성된다.
구체적으로, 제4 트렌치(317)를 채우면서, 제2 몰드 구조체(315)의 상면 상에 도전막을 형성한다.
이어서, 화학적 기계적 평탄화 공정 등을 이용하여, 제2 몰드 구조체(315)의 상면 상에 형성된 도전막을 제거하면서, 제2 몰드 구조체(315) 상의 제2 마스크 패턴(340)을 제거할 수 있다.
제2 도전 패턴(350)은 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 17은 본 발명의 실시예들에 따른 반도체 장치 제조 방법에 의해 제조된 반도체 장치를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
도 17을 참고하면, 본 발명의 몇몇 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 기억 장치(1130)는 본 발명의 몇몇 실시예에 따른 반도체 소자를 포함할 수 있다. 기억 장치(1130)는 DRAM을 포함할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 태블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 장치 제조 방법에 의해 제조된 반도체 장치를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
도 18을 참고하면, 본 발명의 다양한 실시예들에 따른 반도체 장치를 포함하는 메모리(1210)는 메모리 카드(1200)에 채용될 수 있다. 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 사이에서 데이터 교환을 컨트롤하는 메모리 컨트롤러(1220)를 포함할 수 있다. SRAM(1221)은 중앙 처리 장치(1222)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(1223)은 호스트(1230)가 메모리 카드(1200)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(1224)는 메모리(1210)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환과 관련된 전체적인 컨트롤 동작을 수행할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 건식 식각 20: 습식 식각
100: 기판 200, 315: 몰드 구조체
210, 320: 붕소 도핑 식각 정지막 220, 230, 330: 몰드막
240, 340: 마스크 패턴 260, 260a: 하부 전극
270: 캐패시터 유전막 280: 상부 전극

Claims (20)

  1. 하부막 상에, 제1 불순물이 도핑된 식각 정지막과, 몰드막을 포함하는 몰드 구조체를 형성하고,
    건식 식각을 이용하여, 상기 몰드 구조체 내에, 상기 하부막을 노출시키는 제1 트렌치를 형성하고,
    습식 식각을 이용하여, 상기 식각 정지막 내의 상기 제1 트렌치의 폭을 확장시켜 상기 몰드 구조체 내에 제2 트렌치를 형성하고,
    상기 제2 트렌치 내에 제1 도전 패턴을 형성하는 것을 포함하고,
    상기 건식 식각에 대한 상기 식각 정지막의 식각율은 상기 건식 식각에 대한 상기 몰드막의 식각율보다 작고,
    상기 제1 불순물의 농도에 따라, 상기 습식 식각에 대한 상기 식각 정지막의 식각율은 변하는 반도체 장치 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 불순물의 농도가 증가함에 따라, 상기 습식 식각에 대한 상기 식각 정지막의 식각율은 증가하는 반도체 장치 제조 방법.
  3. 제1 항에 있어서,
    상기 몰드막은 상기 식각 정지막 상에 순차적으로 적층된 하부 몰드막과 상부 몰드막을 포함하고,
    상기 하부 몰드막은 도핑된 상기 제2 불순물을 포함하고, 상기 상부 몰드막은 언도프(un-doped) 상태인 반도체 장치 제조 방법.
  4. 제3 항에 있어서,
    상기 제1 불순물과 상기 제2 불순물은 붕소(B)를 포함하는 반도체 장치 제조 방법.
  5. 제3 항에 있어서,
    상기 습식 식각에 의해, 상기 하부 몰드막 내의 상기 제1 트렌치의 폭이 확장되는 것을 포함하는 반도체 장치 제조 방법.
  6. 제3 항에 있어서,
    상기 상부 몰드막 내에서, 상기 제1 트렌치의 폭과 상기 제2 트렌치의 폭은 실질적으로 동일한 반도체 장치 제조 방법.
  7. 제1 항에 있어서,
    상기 제1 불순물의 농도가 변화함에 따라, 상기 건식 식각에 대한 상기 식각 정지막의 식각율은 일정한 반도체 장치 제조 방법.
  8. 제1 항에 있어서,
    상기 식각 정지막은 SiN를 포함하고, 상기 몰드막은 산화물을 포함하는 반도체 장치 제조 방법.
  9. 제1 항에 있어서,
    상기 제1 도전 패턴을 형성하는 것은
    상기 제2 트렌치의 측벽 및 바닥면과, 상기 몰드 구조체의 상면을 따라서 도전막을 형성하고,
    상기 몰드 구조체의 상면 상에 형성된 상기 도전막을 제거하는 것을 포함하는 반도체 장치 제조 방법.
  10. 제1 항에 있어서,
    상기 제1 도전 패턴을 형성하는 것은
    상기 몰드 구조체 상에 상기 제2 트렌치를 채우는 도전막을 형성하고,
    상기 몰드 구조체의 상면 상의 상기 도전막을 제거하는 것을 포함하는 반도체 장치 제조 방법.
  11. 불순물 영역을 포함하는 기판 상에, 층간 절연막을 형성하고,
    상기 층간 절연막 내에, 상기 불순물 영역과 연결되는 컨택 플러그를 형성하고,
    상기 층간 절연막 상에, 불순물이 도핑된 식각 정지막과, 상기 불순물이 도핑된 하부 몰드막과, 상부 몰드막을 순차적으로 형성하고,
    상기 상부 몰드막 내의 제1 트렌치와, 상기 하부 몰드막 내의 제2 트렌치와, 상기 식각 정지막 내의 제3 트렌치를 순차적으로 형성하여, 상기 컨택 플러그를 노출시키고,
    상기 제2 트렌치의 폭 및 상기 제3 트렌치의 폭을 선택적으로 확장시켜 제2_1 트렌치 및 제3_1 트렌치를 각각 형성하고,
    상기 제1 트렌치와, 상기 제2_1 트렌치와, 상기 제3_1 트렌치 내에 하부 전극을 형성하고,
    상기 하부 전극을 형성한 후, 상기 하부 몰드막 및 상기 상부 몰드막을 제거하여 식각 정지막을 노출시키고,
    상기 하부 전극 및 상기 식각 정지막의 상면 상에 캐패시터 유전막 및 상부 전극을 형성하는 것을 포함하고,
    상기 식각 정지막에 도핑된 상기 불순물의 농도에 따라, 상기 제2_1 트렌치의 폭에 대한 상기 제3_1 트렌치의 폭의 비율이 변하는 반도체 장치 제조 방법.
  12. 제11 항에 있어서,
    상기 하부 몰드막에 도핑된 상기 불순물의 농도는 일정하고,
    상기 식각 정지막에 도핑된 상기 불순물의 농도가 증가함에 따라, 상기 제2_1 트렌치의 폭에 대한 상기 제3_1 트렌치의 폭의 비율이 증가하는 반도체 장치 제조 방법.
  13. 제11 항에 있어서,
    상기 불순물은 붕소를 포함하는 반도체 장치 제조 방법.
  14. 제11 항에 있어서,
    제2_1 트렌치 및 제3_1 트렌치를 형성하는 것은
    습식 식각을 이용하여, 상기 식각 정지막 및 상기 하부 몰드막을 선택적으로 식각하는 것을 포함하는 것을 반도체 장치 제조 방법.
  15. 제14 항에 있어서,
    상기 습식 식각에 의해, 상기 상부 몰드막은 실질적으로 식각되지 않는 것을 포함하는 반도체 장치 제조 방법.
  16. 제11 항에 있어서,
    상기 하부 전극을 형성하는 것은
    상기 제1 트렌치의 측벽과, 상기 제2_1 트렌치의 측벽과, 상기 제3_1 트렌치의 측벽과, 상기 제2 상부 층간 절연막의 상면을 따라 하부 전극막을 형성하고,
    상기 제1 트렌치와, 상기 제2_1 트렌치와, 상기 제3_1 트렌치를 채우는 희생막을 형성하고,
    상기 상부 몰드막의 상면에 형성된 상기 하부 전극막을 제거하는 것을 포함하는 반도체 장치 제조 방법.
  17. 제16 항에 있어서,
    상기 캐패시터 유전막 및 상기 상부 전극은 각각 상기 하부 전극의 내측벽 및 외측벽을 따라서 형성되는 것을 포함하는 반도체 장치 제조 방법.
  18. 제11 항에 있어서,
    상기 하부 전극을 형성하는 것은
    상기 상부 몰드막 상에, 상기 제1 트렌치와, 상기 제2_1 트렌치와, 상기 제3_1 트렌치를 채우는 하부 전극막을 형성하고,
    상기 상부 몰드막의 상면 상의 상기 하부 전극막을 제거하는 것을 포함하는 반도체 장치 제조 방법.
  19. 제18 항에 있어서,
    상기 캐패시터 유전막 및 상기 상부 전극은 각각 상기 하부 전극의 외주면을 따라서 형성되는 것을 포함하는 반도체 장치 제조 방법.
  20. 도전 패턴을 포함하는 하부막 상에, 붕소가 도핑된 실리콘 나이트라이드(SiBN)막과, 붕소가 도핑된 제1 산화막과, 언도프(undoped)된 제2 산화막을 순차적으로 형성하고,
    건식 식각을 이용하여, 상기 제2 산화막과, 상기 제1 산화막과, 상기 실리콘 나이트라이드막을 순차적으로 관통하는 제1 트렌치를 형성하고,
    습식 식각을 이용하여, 상기 제1 산화막 및 상기 실리콘 나이트라이드막 내의 상기 제1 트렌치의 폭을 동시에 확장시켜, 상기 제2 산화막과, 상기 제1 산화막과, 상기 실리콘 나이트라이드막을 순차적으로 관통하는 제2 트렌치를 형성하고,
    상기 제2 트렌치의 측벽을 따라 하부 전극을 형성하고,
    상기 제1 산화막과 상기 제2 산화막을 제거하여, 상기 하부 전극의 외측벽을 노출시키고,
    상기 하부 전극의 내측벽 및 외측벽을 따라 캐패시터 유전막 및 상부 전극을 형성하는 것을 포함하고,
    상기 실리콘 나이트라이드막에 도핑된 붕소의 농도가 증가함에 따라, 상기 실리콘 나이트라이드막 내의 상기 제2 트렌치의 폭은 증가하는 반도체 장치 제조 방법.
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