KR20180086902A - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 반도체 장치는, 기판, 상기 기판 상에 제1 방향으로 이격되고, 각각 하부 전극을 포함하는 제1 및 제2 구조물, 상기 기판 상에 배치되어 상기 제1 및 제2 구조물을 지지하고, 상기 제1 및 제2 구조물의 측벽의 일부를 노출시키는 제1 영역 및 상기 제1 및 제2 구조물의 측벽의 나머지 일부를 감싸는 제2 영역을 포함하는 제1 서포터 패턴, 및 상기 제1 서포터 패턴 상에 배치되어 상기 제1 및 제2 구조물을 지지하고, 상기 제1 및 제2 구조물의 측벽의 일부를 노출시키는 제3 영역 및 상기 제1 및 제2 구조물의 측벽의 나머지 일부를 감싸는 제4 영역을 포함하는 제2 서포터 패턴을 포함하되, 상기 제1 서포터 패턴의 상기 제1 영역의 제1 폭은 상기 제2 서포터 패턴의 상기 제3 영역의 제2 폭보다 작다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
최근 미세화된 반도체 공정 기술의 급속한 발전으로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하고 있으며, 동작전압의 저전압화가 이루어지고 있다. 예컨대, 디램(DRAM)과 같은 반도체 소자는 집적도가 높아지면서 소자가 차지하는 면적은 줄어드는 반면에, 필요한 정전용량은 유지되거나 또는 증가하는 것이 요구되고 있다. 요구되는 정전 용량 증가에 따라 실린더형 하부 전극들의 종횡비가 매우 커지고 있다. 그에 따라, 실린더형 하부 전극들이 유전체 증착 전에 쓰러지거나 부러지는 문제가 빈번하게 발생하고 있다.
본 발명이 해결하고자 하는 과제는, 탑 서포터 패턴의 오픈 영역의 크기를 미드 서포터 패턴의 오픈 영역의 크기보다 크게 형성하여 하부 전극을 효과적으로 지지하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 일 실시예는, 기판, 상기 기판 상에 제1 방향으로 이격되고, 각각 하부 전극을 포함하는 제1 및 제2 구조물, 상기 기판 상에 배치되어 상기 제1 및 제2 구조물을 지지하고, 상기 제1 및 제2 구조물의 측벽의 일부를 노출시키는 제1 영역 및 상기 제1 및 제2 구조물의 측벽의 나머지 일부를 감싸는 제2 영역을 포함하는 제1 서포터 패턴, 및 상기 제1 서포터 패턴 상에 배치되어 상기 제1 및 제2 구조물을 지지하고, 상기 제1 및 제2 구조물의 측벽의 일부를 노출시키는 제3 영역 및 상기 제1 및 제2 구조물의 측벽의 나머지 일부를 감싸는 제4 영역을 포함하는 제2 서포터 패턴을 포함하되, 상기 제1 서포터 패턴의 상기 제1 영역의 제1 폭은 상기 제2 서포터 패턴의 상기 제3 영역의 제2 폭보다 작다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 실시예는, 기판, 상기 기판 상에 배치되고, 제1 하부 전극을 포함하는 제1 구조물, 상기 기판 상에 상기 제1 구조물과 제1 방향으로 이격되고, 제2 하부 전극을 포함하는 제2 구조물, 상기 기판 상에 상기 제1 구조물과 상기 제1 방향과 다른 제2 방향으로 이격되고, 제3 하부 전극을 포함하는 제3 구조물, 상기 기판 상에 배치되어 상기 제1 내지 제3 구조물을 지지하고, 상기 제1 내지 제3 구조물의 측벽의 일부를 노출시키는 제1 영역 및 상기 제1 내지 제3 구조물의 측벽의 나머지 일부를 감싸는 제2 영역을 포함하는 제1 서포터 패턴, 및 상기 제1 서포터 패턴 상에 배치되어 상기 제1 내지 제3 구조물을 지지하고, 상기 제1 내지 제3 구조물의 측벽의 일부를 노출시키는 제3 영역 및 상기 제1 내지 제3 구조물의 측벽의 나머지 일부를 감싸는 제4 영역을 포함하고, 상기 제1 서포터 패턴과 다른 물질을 포함하는 제2 서포터 패턴을 포함하되, 상기 제1 구조물과 상기 제2 구조물 사이에 배치된 상기 제1 서포터 패턴의 측벽의 제1 길이와, 상기 제1 구조물과 상기 제2 구조물 사이에 배치된 상기 제2 서포터 패턴의 측벽의 제2 길이는 서로 다르다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 미드 서포터 패턴을 설명하기 위한 도면이다.
도 2는 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 탑 서포터 패턴을 설명하기 위한 도면이다.
도 3은 도 1 및 도 2의 A-A' 선 및 B-B' 선을 따라 절단한 단면도이다.
도 4 내지 도 12는 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 13은 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치의 단면도이다.
도 14는 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 15는 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치의 미드 서포터 패턴을 설명하기 위한 도면이다.
도 16은 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치의 탑 서포터 패턴을 설명하기 위한 도면이다.
도 17은 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치의 미드 서포터 패턴을 설명하기 위한 도면이다.
도 18은 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치의 탑 서포터 패턴을 설명하기 위한 도면이다.
도 19는 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치의 미드 서포터 패턴을 설명하기 위한 도면이다.
도 20은 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치의 탑 서포터 패턴을 설명하기 위한 도면이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 3을 참조하여 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 미드 서포터 패턴을 설명하기 위한 도면이다. 도 2는 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 탑 서포터 패턴을 설명하기 위한 도면이다. 도 3은 도 1 및 도 2의 A-A' 선 및 B-B' 선을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 장치(1)는 기판(100), 층간 절연막(110), 콘택 플러그(120), 식각 저지막(202), 제1 서포터 패턴(220), 제2 서포터 패턴(240), 하부 전극(260), 캐패시터 유전막(270) 및 상부 전극(280)을 포함한다.
도 1 및 도 2를 참조하면, 반도체 장치(1)는 서로 이격되어 배치되는 복수의 구조물을 포함할 수 있다. 예를 들어, 제1 구조물(S1)과 제2 구조물(S2)은 제1 방향(DR1)으로 서로 이격되어 배치될 수 있다. 또한, 제3 구조물(S3)은 제1 구조물(S1)과 제2 방향(DR2)으로 이격되어 배치될 수 있다.
제1 방향(DR1)과 제2 방향(DR2) 방향이 이루는 각도(θ1)는 예각일 수 있다. 예를 들어, 제1 방향(DR1)과 제2 방향(DR2) 방향이 이루는 각도(θ1)는 60도 일 수 있다. 이 경우, 각각의 구조물들은 벌집(honeycomb) 형상의 육각형의 꼭지점 및 중심에 배치될 수 있다.
도 1 및 도 2에는 각각의 구조물들이 서로 동일한 간격으로 이격된 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 각각의 구조물들이 이격된 간격들 중 적어도 하나는 다를 수 있다.
제1 내지 제3 구조물(S1, S2, S3) 각각은 그 내부에 내벽을 따라 배치되는 하부 전극(260)과, 하부 전극(260) 상에 배치되는 캐패시터 유전막(도 3의 270)과, 캐패시터 유전막(도 3의 270) 상에 배치되는 상부 전극(도 3의 280)을 포함할 수 있다. 다만, 도 1 및 도 2에는 설명의 편의를 위해 캐패시터 유전막(도 3의 270) 및 상부 전극(도 3의 280)은 생략한다.
복수의 서포터 패턴은 각각의 구조물들을 지지할 수 있다. 구체적으로 도 1을 참조하면, 미드 서포터 패턴 즉, 제1 서포터 패턴(220)은 기판(100) 상에 배치되어 제1 내지 제3 구조물(S1, S2, S3)을 지지할 수 있다. 또한, 제1 서포터 패턴(220)은 제1 내지 제3 구조물(S1, S2, S3) 각각의 측벽의 일부를 노출시키는 제1 영역(R1) 및 제1 내지 제3 구조물(S1, S2, S3) 각각의 측벽의 나머지 일부를 감싸는 제2 영역(R2)을 포함할 수 있다. 이로 인해, 제1 서포터 패턴(220)은 제1 내지 제3 구조물(S1, S2, S3)을 지지할 수 있다.
도 1에는 제1 서포터 패턴(220)의 제1 영역(R1)이 제1 내지 제3 구조물(S1, S2, S3) 사이에만 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것으로 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 제1 서포터 패턴(220)의 제1 영역(R1)은 인접한 다른 구조물들 사이에도 형성될 수 있다.
제1 서포터 패턴(220)의 제1 영역(R1)은 원형 형상을 가질 수 있다. 구체적으로, 제1 서포터 패턴(220)의 제2 영역(R2)의 측벽은 원형 형상의 제1 가상의 라인(VL1)을 따라 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 서포터 패턴(220)의 제1 영역(R1)은 예를 들어, 직사각형 또는 평행사변형 형상을 가질 수 있다.
도 2를 참조하면, 탑 서포터 패턴 즉, 제2 서포터 패턴(240)은 제1 서포터 패턴(220) 상에 배치되어, 제1 내지 제3 구조물(S1, S2, S3)을 지지할 수 있다. 또한, 제2 서포터 패턴(240)은 제1 내지 제3 구조물(S1, S2, S3) 각각의 측벽의 일부를 노출시키는 제3 영역(R3) 및 제1 내지 제3 구조물(S1, S2, S3) 각각의 측벽의 나머지 일부를 감싸는 제4 영역(R4)을 포함할 수 있다. 이로 인해, 제2 서포터 패턴(240)은 제1 내지 제3 구조물(S1, S2, S3)을 지지할 수 있다.
도 2에는 제2 서포터 패턴(240)의 제3 영역(R3)이 제1 내지 제3 구조물(S1, S2, S3) 사이에만 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것으로 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 제2 서포터 패턴(240)의 제3 영역(R3)은 인접한 다른 구조물들 사이에도 형성될 수 있다.
제2 서포터 패턴(240)의 제3 영역(R3)은 원형 형상을 가질 수 있다. 구체적으로, 제2 서포터 패턴(240)의 제4 영역(R4)의 측벽은 원형 형상의 제2 가상의 라인(VL2)을 따라 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제2 서포터 패턴(240)의 제2 영역(R2)은 예를 들어, 직사각형 또는 평행사변형 형상을 가질 수 있다.
제1 서포터 패턴(220)과 제2 서포터 패턴(240)은 서로 다른 물질을 포함한다. 예를 들어, 제1 서포터 패턴(220)은 SiCN을 포함할 수 있고, 제2 서포터 패턴(240)은 SiN을 포함할 수 있다.
이 경우, 기판(100)과 제1 서포터막(도 4의 222) 사이에 배치되고 산화물을 포함하는 제1 몰드막(도 4의 210)과, 제1 서포터막(도 4의 222)과 제2 서포터막(242) 사이에 배치되고 산화물을 포함하는 제2 몰드막(도 4의 230)을 각각 식각하는 공정에서, SiN을 포함하는 제2 서포터막(도 4의 242)의 일부가 식각될 수 있다.
이로 인해, 제1 서포터 패턴(220)의 제1 영역(R1)의 제1 폭(w1)은 제2 서포터 패턴(240)의 제3 영역(R3)의 제2 폭(w2)보다 작게 형성된다. 즉, 제1 가상의 라인(VL1)의 제1 직경(w1)은 제2 가상의 라인(VL2)의 제2 직경(w2)보다 작게 형성된다.
결과적으로, 제1 서포터 패턴(220)에 의해 감싸지는 각각의 구조물들의 부분이 증가하여 각각의 구조물들을 효과적으로 지지할 수 있다.
제1 폭(w1)과 제2 폭(w2)의 크기에 차이를 갖도록 서포터 패턴을 형성하는 것은, 제2 서포터막(도 4의 242)을 구성하는 물질을 제1 서포터막(도 4의 222)을 구성하는 물질과 다르게 형성하는 것에 기인한다.
구체적으로, 서포터 패턴을 형성하는 공정에서, 최초에 서포터 마스크(도 9의 268)를 이용하여 제2 서포터막(도 4의 242)의 오픈 영역을 상대적으로 작게 형성하고, 이어서 제2 몰드막(도 4의 230)을 식각하는 공정에서 제2 서포터막(도 4의 242)의 오픈 영역의 일부를 추가적으로 식각할 수 있다.
이어서, 서포터 마스크(도 9의 268)를 이용하여 제1 서포터막(도 4의 222)의 오픈 영역을 상대적으로 작게 형성하고, 이어서 제1 몰드막(도 4의 210)을 식각하는 공정에서 제1 서포터막(도 4의 222)의 오픈 영역의 일부를 추가적으로 식각할 수 있다.
이로 인해, 제1 서포터 패턴(220)의 제1 영역(R1)의 제1 폭(w1)이 제2 서포터 패턴(240)의 제3 영역(R3)의 제2 폭(w2)보다 작게 형성될 수 있다. 이에 대한 더욱 상세한 설명은 후술한다.
제1 서포터 패턴(220)의 제1 영역(R1)에 노출된 각각의 구조물들(S1, S2, S3) 사이의 제1 간격(d1)은 제2 서포터 패턴(240)의 제3 영역(R3)에 노출된 각각의 구조물들(S1, S2, S3) 사이의 제2 간격(d2)과 다를 수 있다. 이 경우, 예를 들어, 도 1 및 도 2에 도시된 바와 같이, 제1 간격(d1)은 제2 간격(d2)보다 클 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 간격(d1)은 제2 간격(d2)보다 작을 수 있다. 또 다른 몇몇 실시예에서, 제1 간격(d1)은 제2 간격(d2)과 실질적으로 동일할 수 있다.
각각의 구조물들(S1, S2, S3) 사이에 배치된 제1 서포터 패턴(220) 각각의 측벽들의 제1 길이(L1)는 각각의 구조물들(S1, S2, S3) 사이에 배치된 제2 서포터 패턴(240) 각각의 측벽들의 제2 길이(L2)와 다를 수 있다. 이 경우, 예를 들어, 도 1 및 도 2에 도시된 바와 같이, 제2 길이(L2)는 제1 길이(L1)보다 클 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 3을 참조하면, 기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 디스플레이용 유리 기판 및 SOI(Semiconductor On Insulator) 기판 중 어느 하나일 수 있다. 이하에서는, 예시적으로 실리콘 기판을 예로 들어 설명한다. 기판(100)은 제1 도전형(예를 들어, P형)일 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도시되어 있지는 않지만, 기판(100)과 하부 전극(260) 사이에는 비트 라인 및 워드 라인으로 사용되는 게이트 전극이 배치될 수 있다.
구체적으로, 기판(100)에는 단위 활성 영역과 소자 분리 영역이 형성될 수 있다. 이 경우, 하나의 단위 활성 영역 내에 두 개의 트랜지스터가 형성될 수 있다.
두 개의 트랜지스터는 단위 활성 영역을 가로지르도록 형성된 두 개의 게이트 전극과, 두 개의 게이트 전극 사이의 단위 활성 영역 내에 형성된 제1 소오스/드레인 영역과, 각각의 게이트 전극과 소자 분리 영역 사이에 형성된 제2 소오스/드레인 영역을 포함할 수 있다. 즉, 두 개의 트랜지스터는 제1 소오스/드레인 영역을 공유하고, 제2 소오스/드레인 영역을 공유하지 않는다.
게이트 절연막은 기판(100) 내에 형성된 트렌치의 측벽 및 바닥면을 따라 형성될 수 있다. 게이트 절연막은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 유전율이 높은 고유전율 유전체를 포함할 수 있다.
게이트 전극은 트렌치를 완전히 채우지 않고, 트렌치의 일부를 채우도록 형성될 수 있다. 즉, 게이트 전극은 리세스된 형태일 수 있다.
게이트 전극은 예를 들어, 도핑된 폴리 실리콘, 질화 티타늄(TiN), 질화 탄탈륨(TaN), 질화 텅스텐(WN), 티타늄(Ti), 탄탈륨(Ta) 및 텅스텐(W) 중 어느 하나를 이용하여 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
캡핑 패턴은 게이트 전극 상에, 트렌치를 채우도록 형성될 수 있다. 캡핑 패턴은 절연 물질을 포함할 수 있고, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
기판(100) 상에 층간 절연막(110)이 형성될 수 있다. 층간 절연막(110)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 층간 절연막(110)은 단일층 또는 다층일 수 있다.
층간 절연막(110) 내에 제1 소오스/드레인 영역과 전기적으로 연결되는 제1 콘택 플러그가 형성될 수 있다. 제1 콘택 플러그는 도전 물질을 포함할 수 있고, 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 콘택 플러그 상에, 제1 콘택 플러그와 전기적으로 연결되는 비트 라인이 형성될 수 있다. 비트 라인은 도전성 물질을 포함할 수 있고, 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
층간 절연막(110) 내에, 층간 절연막(110)을 관통하도록 제2 콘택 플러그(120)가 형성될 수 있다. 제2 콘택 플러그(120)는 제2 소오스/드레인 영역과 전기적으로 연결될 수 있다. 제2 콘택 플러그(120)는 스토리지 노드 콘택을 포함할 수 있다.
제2 콘택 플러그(120)는 도전성 물질을 포함할 수 있고, 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
하부 전극(260)은 기판(100) 상에 형성될 수 있다. 구체적으로, 하부 전극(260)은 게이트 전극 및 비트 라인을 덮고 있는 층간 절연막(110) 상에 형성될 수 있다. 하부 전극(260)은 하부의 제2 콘택 플러그(120)과 전기적으로 연결될 수 있다. 하부 전극(260)은 기판(100)에 배치된 평면과 수직 방향으로 연장되어 형성될 수 있다. 즉, 하부 전극(260)은 기판(100)의 두께 방향으로 길게 연장될 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치에서, 하부 전극(260)은 실린더 형상을 가질 수 있다. 실린더 형상을 갖는 하부 전극(260)의 측벽은 예를 들어, 계단과 같은 향상을 가질 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
하부 전극(260)은 도핑된 폴리 실리콘, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등) 및 도전성 금속 산화물(예를 들어, 산화 이리듐 등)에서 선택된 적어도 하나를 포함할 수 있다.
제1 서포터 패턴(220) 및 제2 서포터 패턴(240)은 인접하는 하부 전극(260) 사이에 배치될 수 있다. 다만, 제1 서포터 패턴(220) 및 제2 서포터 패턴(240)은 도 1 내지 도 3에 도시된 바와 같이, 제1 내지 제3 구조물(S1, S2, S3) 사이에 배치되지 않는다.
제1 서포터 패턴(220) 및 제2 서포터 패턴(240)은 하부 전극(260)의 외벽에 형성되어, 하부 전극(260)과 인접하는 하부 전극(260)의 외벽을 연결할 수 있다. 제1 서포터 패턴(220) 및 제2 서포터 패턴(240)은 예를 들어, 하부 전극(260)과 접촉될 수 있다.
제1 서포터 패턴(220)과 제2 서포터 패턴(240)은 서로 이격되어 배치될 수 있다. 구체적으로, 제1 서포터 패턴(220)과 제2 서포터 패턴(240)은 하부 전극(260)이 연장되는 방향으로 이격되어 배치될 수 있다. 예를 들어, 제1 서포터 패턴(220)은 제2 서포터 패턴(240)보다 기판(100)의 상면에 가깝게 배치될 수 있다.
기판(100)으로부터 하부 전극(260)의 높이는 기판(100)으로부터 제2 서포터 패턴(240)의 높이와 동일할 수 있다. 즉, 하부 전극(260)의 최상부에 제2 서포터 패턴(240)의 상면 형성될 수 있다.
캐패시터 유전막(270)은 하부 전극(260), 제1 서포터 패턴(220) 및 제2 서포터 패턴(240) 상에 컨포말하게 형성될 수 있다. 캐패시터 유전막(270)은 하부 전극(260)의 외벽 및 내벽에 전체적으로 형성될 수 있다. 캐패시터 유전막(270)은 단층 또는 복수 층으로 이루어질 수 있다.
캐패시터 유전막(270)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide) 및 납 아연 니오브산염(lead zinc niobate) 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이하에서, 도 3 내지 도 12를 참조하여 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 4 내지 도 12는 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 4를 참조하면, 기판(100) 상에 절연층(200)이 형성된다. 절연층(200)은 순차적으로 적층된 식각 저지막(202), 제1 몰드막(210), 제1 서포터막(222), 제2 몰드막(230) 및 제2 서포터막(242)을 포함할 수 있다.
식각 저지막(202)은 산화물을 포함하는 제1 몰드막(210) 및 제2 몰드막(230)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 식각 저지막(202)은 화학적 기상 증착법(Chemical Vapor Deposition)을 이용하여 형성될 수 있다. 식각 저지막(202)은 예를 들어, 실리콘 질화물을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
식각 저지막(202) 상에 제1 몰드막(210)이 형성될 수 있다. 제1 몰드막(210)은 실리콘 산화물을 포함할 수 있고, 예를 들어 FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합을 포함할 수 있다.
제1 몰드막(210)은 서로 다른 식각 속도를 갖는 제1 상부 몰드막(212) 및 제1 하부 몰드막(214)을 포함할 수 있다. 예를 들어, 제1 하부 몰드막(214)은 불순물이 도핑된 산화물을 포함할 수 있고, 제1 상부 몰드막(212)은 불순물이 도핑되지 않은 산화물을 포함할 수 있다.
제1 하부 몰드막(214)은 BPSG 또는 PSG를 포함할 수 있고, 제1 상부 몰드막(212)은 PE-TEOS 또는 HDP-CVD 산화물을 포함할 수 있다. 이 후에 진행되는 식각 공정에서, 제1 하부 몰드막(214)이 제1 상부 몰드막(212)에 비해 빠른 속도록 식각될 수 있다. 제1 하부 몰드막(214) 및 제1 상부 몰드막(212)의 식각 속도 차이로 인해, 콘택홀(도 5의 250)의 측벽에 계단과 같은 형상 또는 피라미드 형상이 나타날 수 있다.
제1 몰드막(210) 상에 SiCN을 포함하는 제1 서포터막(222)이 형성될 수 있다. 이후의 공정을 통해, 제1 서포터막(222)은 제1 서포터 패턴(도 3의 220)을 형성할 수 있다. 제1 서포터막(222)의 위치는 이후에 형성되는 콘택홀(도 5의 250)의 형상 및 콘택홀(도 5의 250)을 형성하는 식각 시간의 변화에 대응하여 필요에 따라 조절될 수 있다.
제1 서포터막(222) 상에 제2 몰드막(230)이 형성될 수 있다. 제2 몰드막(230)은 산화물을 포함할 수 있다. 제2 몰드막(230)은 예를 들어, PE-TEOS 또는 HDP-CVD 산화물을 포함할 수 있다.
제2 몰드막(230)은 제1 몰드막(210)과 서로 다른 불순물 농도를 갖는 산화물을 사용하여 형성될 수 있다. 이로 인해, 제1 몰드막(210)과 제2 몰드막(230)은 각각 상이한 식각 속도로 식각될 수 있다.
제2 몰드막(230) 상에 SiN을 포함하는 제2 서포터막(242)이 형성될 수 있다. 이후의 공정을 통해, 제2 서포터막(242)은 제2 서포터 패턴(도 3의 240)을 형성할 수 있다.
이어서, 도 5를 참조하면, 제2 서포터막(242) 상에 노드 마스크(252)가 형성될 수 있다. 구체적으로, 절연층(200) 상에 제2 서포터막(242)에 대해 식각 선택비를 갖는 물질을 포함하는 마스크층(미도시)이 형성될 수 있다. 마스크층을 식각하여, 하부 전극(도 7의 260)을 위한 콘택홀(250)이 형성될 영역을 정의하는 노드 마스크(252)가 제2 서포터막(242) 상에 형성될 수 있다.
이어서, 절연층(200) 내에 콘택홀(250)이 형성될 수 있다. 콘택홀(250)은 노드 마스크(252)를 마스크로 이용하여, 절연층(200)을 식각하여 형성될 수 있다. 즉, 제2 서포터막(242), 제2 몰드막(230), 제1 서포터막(222), 제1 몰드막(210) 및 식각 저지막(202)을 식각하여, 절연층(200) 내에 콘택홀(250)이 형성될 수 있다. 제2 콘택 플러그(180)는 콘택홀(250)에 의해 노출될 수 있다.
콘택홀(250)을 형성하는 식각 공정은 예를 들어, 습식 식각 및 건식 식각 중 적어도 하나를 포함할 수 있다. 구체적으로, SiN을 포함하는 제2 서포터막(242)은 질화물을 식각하는 식각 가스를 사용하여 식각될 수 있다. 이어서, 제2 몰드막(230), 제1 서포터막(222), 제1 몰드막(210) 및 식각 저지막(202)은 각각 층에 따라 각각의 식각 공정을 진행하여 식각될 수 있다. 이와 같이, 콘택홀(250)을 여러 단계의 식각 공정을 통해 형성할 경우, 콘택홀(250)을 식각하는 식각 공정의 균일성이 향상될 수 있다.
콘택홀(250)을 형성하기 위한 식각 공정 후에, 세정 공정이 수행될 수 있다. 세정 공정을 통해, 콘택홀(250)이 형성된 기판(100)으로부터 자연 산화막이나 폴리머 등의 부산물이 제거될 수 있다.
세정 공정이 탈이온수와 암모니아 수용액 또는 황산을 포함하는 세정액을 사용하여 수행되는 경우, 제1 몰드막(210) 및 제2 몰드막(230)은 부분적으로 식각되어, 콘택홀(250)의 직경이 확장될 수 있다. 반면에, 제1 몰드막(210) 및 제2 몰드막(230)에 대해 식각 선택비를 갖는 물질을 포함하는 제1 서포터막(222) 및 제2 서포터막(242)은 세정 공정 동안 식각되지 않을 수 있다.
이로 인해, 제1 서포터막(222) 및 제2 서포터막(242)이 부분적으로 기판(100)에 대해서 수평한 방향을 따라 확장되어, 콘택홀(250) 내부로 돌출될 수 있다.
이어서, 도 6을 참조하면, 노출된 제2 콘택 플러그(120)의 상면과, 콘택홀(250)의 내벽과, 돌출된 제1 서포터막(222) 및 제2 서포터막(242)과, 노드 마스크(252) 상에 하부 전극막(262)이 형성될 수 있다.
하부 전극막(262)은 도전성 물질일 수 있고, 예를 들어, 도핑된 폴리 실리콘, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 산화 이리듐 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
돌출된 제1 서포터막(222) 및 제2 서포터막(242)은 콘택홀(250)의 내부로 수평하게 돌출되기 때문에, 하부 전극막(262)은 제1 서포터막(222) 및 제2 서포터막(242)의 돌출부를 각각 감싸도록 형성될 수 있다.
이어서 도 7을 참조하면, 하부 전극막(262) 상에 콘택홀(250)을 채우도록 희생막(266)이 형성될 수 있다. 희생막(266)은 갭-필(gap filling) 능력이 좋은 물질을 포함할 수 있고, 예를 들어, USG 또는 SOG(Spin On Glass) 등과 같은 산화물을 포함할 수 있다. 희생막(266)은 이 후의 하부 전극(260)을 완성하기 위한 연마 공정 및 식각 공정 동안 하부 전극(260)을 보호하는 기능을 수행할 수 있다.
이어서, 화학적 기계적 연마(Chemical Mechanical Polishing) 및 에치 백(etch back) 중 적어도 하나를 포함하는 공정을 이용하여, 제2 서포터막(242)이 노출될 때까지 제2 서포터막(242) 상의 노드 마스크(252), 하부 전극막(262) 및 희생막(266)의 일부를 제거할 수 있다.
이를 통해, 제2 콘택 플러그(120)와 전기적으로 연결되는 하부 전극(260)이 콘택홀(250) 내에 형성될 수 있고, 각각의 하부 전극(260)은 전기적으로 분리될 수 있다. 희생막(266)은 하부 전극(260)이 형성된 콘택홀(250) 내부에 채워져 있을 수 있다.
이어서, 도 8을 참조하면, 제2 서포터막(242)의 일부, 하부 전극(260) 및 희생막(266) 상에 마스크 패턴(268)이 형성될 수 있다.
구체적으로, 인접한 하부 전극(260) 사이의 영역 즉, 도 1에 도시된 제1 서포터 패턴(220)의 제1 영역(R1)에 해당하는 영역과 오버랩되는 영역을 제외한 제2 서포터막(242), 하부 전극(260) 및 희생막(266) 상에 마스크 패턴(268)이 형성될 수 있다.
이어서, 도 9를 참조하면, 마스크 패턴(268)을 마스크로 이용하여, 제2 서포터막(242)을 식각할 수 있다. 제2 서포터막(242)은 식각 공정 예를 들어, 건식 식각 공정에 의해 제거될 수 있다.
이 경우, 도 9의 A-A' 선을 따라 절단된 영역에 도시된 바와 같이, 식각되지 않은 제2 서포터막(242) 사이의 폭(w21)은 마스크 패턴(268)에 의해 정의될 수 있다.
이어서, 도 10을 참조하면, 제2 몰드막(230)은 제2 서포터막(242)이 식각되어 형성된 트렌치를 통해 식각 공정 예를 들어, 습식 식각 공정을 수행하여 제거될 수 있다.
이 경우, 도 10의 A-A' 선을 따라 절단된 영역에 도시된 바와 같이, 제2 서포터막(242)의 일부도 식각된다. 이로 인해, 식각되지 않은 제2 서포터막(242) 사이의 폭(w22)은 도 9에 도시된 식각되지 않은 제2 서포터막(242) 사이의 폭(w21)보다 증가하게 된다.
이어서, 도 11을 참조하면, 마스크 패턴(268)을 마스크로 이용하여, 제1 서포터막(222)을 식각함으로써 제1 서포터 패턴(220)이 형성될 수 있다. 제1 서포터막(222)은 식각 공정 예를 들어, 건식 식각 공정에 의해 제거될 수 있다.
이 경우, 제1 서포터 패턴(220)의 오픈 영역 즉, 제1 영역(도 1의 R1)의 폭(w1)은 마스크 패턴(268)에 의해 정의될 수 있다.
이어서, 도 12를 참조하면, 제1 몰드막(210)은 제1 서포터막(222)이 식각되어 형성된 트렌치를 통해 식각 공정 예를 들어, 습식 식각 공정을 수행하여 제거될 수 있다.
이 경우, 도 12의 A-A' 선을 따라 절단된 영역에 도시된 바와 같이, 제2 서포터막(242)의 일부도 식각되어 제2 서포터 패턴(240)이 형성될 수 있다. 이로 인해, 제2 서포터 패턴(240)의 오픈 영역 즉, 제3 영역(도 2의 R3)의 폭(w2)은 제1 서포터 패턴(220)의 제1 영역(도 1의 R1)의 폭(w1)보다 크게 형성될 수 있다.
제1 서포터막(222)의 일부 및 제2 서포터막(242)의 일부가 건식 식각 공정을 통해 제거되는 것으로 설명하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 또한, 제1 몰드막(210) 및 제2 몰드막(230)이 습식 식각 공정을 통해 제거되는 것으로 설명하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이어서, 다시 도 3을 참조하면, 마스크 패턴(268) 및 희생막(266)을 제거한 후에, 하부 전극(260)의 외벽, 하부 전극(260)의 내벽, 제1 서포터 패턴(220), 제2 서포터 패턴(240) 및 식각 저지막(202) 상에 캐패시터 유전막(270)이 컨포말하게 형성될 수 있다.
이어서, 캐패시터 유전막(270) 상에 상부 전극(280)이 형성될 수 있다. 구체적으로, 상부 전극(280)은 실린더 형상을 갖는 각각의 구조물 내부의 하부 전극(260) 사이와, 인접한 서로 다른 하부 전극(260) 사이와, 제1 서포터 패턴(220)과 제2 서포터 패턴(240) 사이와, 제1 서포터 패턴(220)과 식각 저지막(202) 사이에 형성될 수 있다. 이러한 공정을 통해 도 3에 도시된 반도체 장치(1)가 형성될 수 있다.
상부 전극(280)은 예를 들어, 도핑된 폴리 실리콘, 금속, 도전성 금속 질화물, 금속 실리사이드 중 적어도 하나를 포함할 수 있다.
이하에서, 도 13을 참조하여 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치를 설명한다. 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 13은 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치의 단면도이다.
도 13을 참조하면, 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치(2)는 기판(100), 층간 절연막(110), 콘택 플러그(120), 식각 저지막(202), 제1 서포터 패턴(320), 제2 서포터 패턴(340), 하부 전극(360), 캐패시터 유전막(370) 및 상부 전극(380)을 포함한다.
반도체 장치(2)는 도 3에 도시된 반도체 장치(1)와 달리, 제1 서포터 패턴(320)의 제1 영역(R1)에 노출된 각각의 구조물들(S1, S2, S3) 사이의 제1 간격(d3)이 제2 서포터 패턴(340)의 제3 영역(R3)에 노출된 각각의 구조물들(S1, S2, S3) 사이의 제2 간격(d4)과 실질적으로 동일하다.
이하에서, 도 14를 참조하여 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치를 설명한다. 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 14는 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 14를 참조하면, 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치(3)는 기판(100), 층간 절연막(110), 콘택 플러그(120), 식각 저지막(202), 제1 서포터 패턴(420), 제2 서포터 패턴(440), 하부 전극(460), 캐패시터 유전막(470) 및 상부 전극(480)을 포함한다.
반도체 장치(3)는 도 3에 도시된 반도체 장치(1)와 달리, 각각의 구조물이 그 내부에 하부 전극(460)이 완전히 채워진 필라(pillar) 형상일 수 있다. 즉, 상부 전극(480)은 각각의 구조물의 내부에 형성되지 않는다.
하부 전극(460)의 외벽은 돌기가 형성되어 있을 수 있다. 하부 전극(460)의 외벽에 형성된 돌기는 예를 들어, 계단 형상을 가질 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이하에서 도 15 및 도 16을 참조하여 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치를 설명한다. 도 1 및 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 15는 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치의 미드 서포터 패턴을 설명하기 위한 도면이다. 도 16은 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치의 탑 서포터 패턴을 설명하기 위한 도면이다.
도 15를 참조하면, 반도체 장치(4)는 도 1에 도시된 반도체 장치(1)와 달리, 미드 서포터 패턴 즉, 제1 서포터 패턴(520)의 오픈 영역인 제1 영역(R1)이 평행사변형 형상을 갖는다.
구체적으로, 제1 서포터 패턴(520)의 제1 영역(R1)은, 제1 구조물(S1)과, 제2 구조물(S2)과, 제2 구조물(S2)과 제1 방향(DR1)으로 이격된 제3 구조물(S3)과, 제1 구조물(S1)과 제1 방향(DR1)과 예각을 갖는 제2 방향(DR2)으로 이격된 제4 구조물(S4)과, 제2 구조물(S2)과 제2 방향(DR2)으로 이격된 제5 구조물(S5)과, 제3 구조물(S3)과 제2 방향(DR2)으로 이격된 제6 구조물(S6) 각각의 측벽의 일부를 노출시킬 수 있다. 또한, 제1 서포터 패턴(520)의 제2 영역(R2)은 제1 내지 제6 구조물(S1~S6)의 측벽의 나머지 일부를 감쌀 수 있다. 이 경우, 제1 내지 제6 구조물(S1~S6) 각각은 하부 전극(560)을 포함할 수 있다.
도 16을 참조하면, 반도체 장치(4)는 도 2에 도시된 반도체 장치(1)와 달리, 탑 서포터 패턴 즉, 제2 서포터 패턴(540)의 오픈 영역인 제3 영역(R3)이 평행사변형 형상을 갖는다.
구체적으로, 제2 서포터 패턴(540)의 제3 영역(R3)은 제1 내지 제6 구조물(S1~S6)의 측벽의 일부를 노출시킬 수 있다. 또한, 제2 서포터 패턴(540)의 제4 영역(R4)은 제1 내지 제6 구조물(S1~S6)의 측벽의 나머지 일부를 감쌀 수 있다.
제1 서포터 패턴(520)의 제1 영역(R1)의 제1 방향(DR1)과 수직인 제3 방향(DR3)의 제3 폭(w3)은 제2 서포터 패턴(540)의 제3 영역(R3)의 제3 방향(DR3)의 제4 폭(w4)보다 작게 형성된다.
또한, 각각의 구조물들(S1~S6) 사이에 배치된 제1 서포터 패턴(520) 각각의 측벽들의 제3 길이(L3)는 각각의 구조물들(S1~S6) 사이에 배치된 제2 서포터 패턴(540) 각각의 측벽들의 제4 길이(L4)와 다를 수 있다. 이 경우, 예를 들어, 도 15 및 도 16에 도시된 바와 같이, 제3 길이(L3)는 제4 길이(L4)보다 클 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이하에서, 도 17 및 도 18을 참조하여 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치를 설명한다. 도 1 및 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 17은 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치의 미드 서포터 패턴을 설명하기 위한 도면이다. 도 18은 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치의 탑 서포터 패턴을 설명하기 위한 도면이다.
도 17을 참조하면, 반도체 장치(5)는 도 1에 도시된 반도체 장치(1)와 달리, 제3 구조물(S3)이 제1 구조물(S1)과 제3 제2 방향(DR2)과 수직인 방향(DR3)으로 이격되어 배치된다. 또한, 제4 구조물(S4)이 제2 구조물(S2)과 제3 방향(DR3)으로 이격되어 배치된다.
미드 서포터 패턴 즉, 제1 서포터 패턴(620)의 제1 영역(R1)은 제1 내지 제4 구조물(S1~S4)의 측벽의 일부를 노출시킬 수 있다. 또한, 제1 서포터 패턴(620)의 제2 영역(R2)은 제1 내지 제4 구조물(S1~S4)의 측벽의 나머지 일부를 감쌀 수 있다. 이 경우, 제1 내지 제4 구조물(S1~S4) 각각은 하부 전극(660)을 포함할 수 있다.
도 18을 참조하면, 반도체 장치(5)는 도 2에 도시된 반도체 장치(1)와 달리, 탑 서포터 패턴 즉, 제2 서포터 패턴(640)의 제3 영역(R3)은 제1 내지 제4 구조물(S1~S4)의 측벽의 일부를 노출시킬 수 있다. 또한, 제2 서포터 패턴(640)의 제4 영역(R4)은 제1 내지 제4 구조물(S1~S4)의 측벽의 나머지 일부를 감쌀 수 있다.
제1 서포터 패턴(620)의 제1 영역(R1)의 제5 폭(w5)은 제2 서포터 패턴(640)의 제3 영역(R3)의 제6 폭(w6)보다 작게 형성된다.
또한, 각각의 구조물들(S1~S4) 사이에 배치된 제1 서포터 패턴(620) 각각의 측벽들의 제5 길이(L5)는 각각의 구조물들(S1~S4) 사이에 배치된 제2 서포터 패턴(640) 각각의 측벽들의 제6 길이(L6)와 다를 수 있다. 이 경우, 예를 들어, 도 17 및 도 18에 도시된 바와 같이, 제5 길이(L5)는 제6 길이(L6)보다 클 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이하에서, 도 19 및 도 20을 참조하여 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치를 설명한다. 도 1 및 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 19는 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치의 미드 서포터 패턴을 설명하기 위한 도면이다. 도 20은 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치의 탑 서포터 패턴을 설명하기 위한 도면이다.
도 19를 참조하면, 반도체 장치(6)는 도 1에 도시된 반도체 장치(1)와 달리, 미드 서포터 패턴 즉, 제1 서포터 패턴(720)의 오픈 영역인 제1 영역(R1)이 직사각형 형상을 갖는다.
구체적으로, 제1 서포터 패턴(720)의 제1 영역(R1)은, 제1 구조물(S1)과, 제2 구조물(S2)과, 제2 구조물(S2)과 제1 방향(DR1)으로 이격된 제3 구조물(S3)과, 제1 구조물(S1)과 제1 방향(DR1)과 수직인 제3 방향(DR3)으로 이격된 제4 구조물(S4)과, 제2 구조물(S2)과 제3 방향(DR3)으로 이격된 제5 구조물(S5)과, 제3 구조물(S3)과 제3 방향(DR3)으로 이격된 제6 구조물(S6) 각각의 측벽의 일부를 노출시킬 수 있다. 또한, 제1 서포터 패턴(720)의 제2 영역(R2)은 제1 내지 제6 구조물(S1~S6)의 측벽의 나머지 일부를 감쌀 수 있다. 이 경우, 제1 내지 제6 구조물(S1~S6) 각각은 하부 전극(760)을 포함할 수 있다.
도 20을 참조하면, 반도체 장치(6)는 도 2에 도시된 반도체 장치(1)와 달리, 탑 서포터 패턴 즉, 제2 서포터 패턴(740)의 오픈 영역인 제3 영역(R3)이 직사각형 형상을 갖는다.
구체적으로, 제2 서포터 패턴(740)의 제3 영역(R3)은 제1 내지 제6 구조물(S1~S6)의 측벽의 일부를 노출시킬 수 있다. 또한, 제2 서포터 패턴(740)의 제4 영역(R4)은 제1 내지 제6 구조물(S1~S6)의 측벽의 나머지 일부를 감쌀 수 있다.
제1 서포터 패턴(720)의 제1 영역(R1)의 제3 방향(DR3)의 제7 폭(w7)은 제2 서포터 패턴(740)의 제3 영역(R3)의 제3 방향(DR3)의 제8 폭(w8)보다 작게 형성된다.
또한, 각각의 구조물들(S1~S6) 사이에 배치된 제1 서포터 패턴(720) 각각의 측벽들의 제7 길이(L7)는 각각의 구조물들(S1~S6) 사이에 배치된 제2 서포터 패턴(740) 각각의 측벽들의 제8 길이(L8)와 다를 수 있다. 이 경우, 예를 들어, 도 19 및 도 20에 도시된 바와 같이, 제7 길이(L7)는 제8 길이(L8)보다 클 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 220: 제1 서포터 패턴
240: 제2 서포터 패턴 260: 하부 전극
270: 캐패시터 유전막 280: 상부 전극

Claims (10)

  1. 기판;
    상기 기판 상에 제1 방향으로 이격되고, 각각 하부 전극을 포함하는 제1 및 제2 구조물;
    상기 기판 상에 배치되어 상기 제1 및 제2 구조물을 지지하고, 상기 제1 및 제2 구조물의 측벽의 일부를 노출시키는 제1 영역 및 상기 제1 및 제2 구조물의 측벽의 나머지 일부를 감싸는 제2 영역을 포함하는 제1 서포터 패턴; 및
    상기 제1 서포터 패턴 상에 배치되어 상기 제1 및 제2 구조물을 지지하고, 상기 제1 및 제2 구조물의 측벽의 일부를 노출시키는 제3 영역 및 상기 제1 및 제2 구조물의 측벽의 나머지 일부를 감싸는 제4 영역을 포함하는 제2 서포터 패턴을 포함하되,
    상기 제1 서포터 패턴의 상기 제1 영역의 제1 폭은 상기 제2 서포터 패턴의 상기 제3 영역의 제2 폭보다 작은 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 영역에 노출된 상기 제1 및 제2 구조물 사이의 제1 간격은 상기 제3 영역에 노출된 상기 제1 및 제2 구조물 사이의 제2 간격과 다른 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 영역에 노출된 상기 제1 및 제2 구조물 사이의 제1 간격은 상기 제3 영역에 노출된 상기 제1 및 제2 구조물 사이의 제2 간격과 실질적으로 동일한 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 서포터 패턴과 상기 제2 서포터 패턴은 서로 다른 물질을 포함하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 제1 서포터 패턴은 SiCN을 포함하고, 상기 제2 서포터 패턴은 SiN을 포함하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제2 구조물과 상기 제1 방향으로 이격된 제3 구조물과, 상기 제1 내지 제3 구조물과 각각 상기 제1 방향과 예각을 이루는 제2 방향으로 이격되는 제4 내지 제6 구조물을 더 포함하고,
    상기 제1 서포터 패턴의 상기 제1 영역 및 상기 제2 서포터 패턴의 상기 제3 영역은 상기 제1 내지 제6 구조물의 측벽의 일부를 노출시키고,
    상기 제2 서포터 패턴의 상기 제2 영역 및 상기 제2 서포터 패턴의 상기 제4 영역은 상기 제1 내지 제6 구조물의 측벽의 나머지 일부를 감싸는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제2 구조물과 상기 제1 방향으로 이격된 제3 구조물과, 상기 제1 내지 제3 구조물과 각각 상기 제1 방향과 수직인 제3 방향으로 이격되는 제4 내지 제6 구조물을 더 포함하고,
    상기 제1 서포터 패턴의 상기 제1 영역 및 상기 제2 서포터 패턴의 상기 제3 영역은 상기 제1 내지 제6 구조물의 측벽의 일부를 노출시키고,
    상기 제2 서포터 패턴의 상기 제2 영역 및 상기 제2 서포터 패턴의 상기 제4 영역은 상기 제1 내지 제6 구조물의 측벽의 나머지 일부를 감싸는 반도체 장치.
  8. 기판;
    상기 기판 상에 배치되고, 제1 하부 전극을 포함하는 제1 구조물;
    상기 기판 상에 상기 제1 구조물과 제1 방향으로 이격되고, 제2 하부 전극을 포함하는 제2 구조물;
    상기 기판 상에 상기 제1 구조물과 상기 제1 방향과 다른 제2 방향으로 이격되고, 제3 하부 전극을 포함하는 제3 구조물;
    상기 기판 상에 배치되어 상기 제1 내지 제3 구조물을 지지하고, 상기 제1 내지 제3 구조물의 측벽의 일부를 노출시키는 제1 영역 및 상기 제1 내지 제3 구조물의 측벽의 나머지 일부를 감싸는 제2 영역을 포함하는 제1 서포터 패턴; 및
    상기 제1 서포터 패턴 상에 배치되어 상기 제1 내지 제3 구조물을 지지하고, 상기 제1 내지 제3 구조물의 측벽의 일부를 노출시키는 제3 영역 및 상기 제1 내지 제3 구조물의 측벽의 나머지 일부를 감싸는 제4 영역을 포함하고, 상기 제1 서포터 패턴과 다른 물질을 포함하는 제2 서포터 패턴을 포함하되,
    상기 제1 구조물과 상기 제2 구조물 사이에 배치된 상기 제1 서포터 패턴의 측벽의 제1 길이와, 상기 제1 구조물과 상기 제2 구조물 사이에 배치된 상기 제2 서포터 패턴의 측벽의 제2 길이는 서로 다른 반도체 장치.
  9. 제 8항에 있어서,
    상기 제1 서포터 패턴의 상기 제2 영역의 측벽은 원형 형상의 제1 가상의 라인을 따라 형성되고,
    상기 제2 서포터 패턴의 상기 제4 영역의 측벽은 원형 형상의 제2 가상의 라인을 따라 형성되는 반도체 장치.
  10. 제 9항에 있어서,
    상기 제1 가상의 라인의 제1 직경은 상기 제2 가상의 라인의 제2 직경보다 작은 반도체 장치.
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