KR20050028387A - 귀금속 금속과 알루미늄을 상부전극으로 갖는 반도체메모리 소자 및 그 형성방법 - Google Patents

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Abstract

반도체 메모리 소자의 커패시터 형성공정에서 비트라인 콘택 형성시에 저항이 증가하는 문제나, 커패시터의 측면에 수소 침투에 의한 유전막 열화 문제를 방지할 수 있는 반도체 메모리 소자 및 그 형성방법에 관해 개시한다. 이를 위해 본 발명은 커패시터의 상부전극을 귀금속 금속과 알루미늄을 포함하도록 형성하고, 후속 산소 열처리에 의해 귀금속 금속과 알루미늄으로 된 상부전극 표면에 수소침투 방지를 위한 산화알루미늄막을 형성하는 것을 특징으로 하는 반도체 메모리 소자와 그 형성방법을 제공한다.

Description

귀금속 금속과 알루미늄을 상부전극으로 갖는 반도체 메모리 소자 및 그 형성방법{Semiconductor memory capacitor having a noble metals - aluminum type plate node and method for fabricating the same}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 귀금속 재질의 금속과 알루미늄을 커패시터의 상부전극으로 사용하는 반도체 메모리 소자 및 그 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 고유전율을 갖는 물질, 예컨대 Ta2O5 또는 BST, PZT 등의 고유전 물질을 반도체 메모리 소자에서 커패시터의 유전막으로 사용하는 방법에 대한 연구가 활발해지고 있다. 종래에는 커패시터의 하부 및 상부전극(Storage node and plate node)으로 폴리실리콘이 주로 사용되었다. 그러나, 고유전율을 가진 유전막은 일반적으로 폴리실리콘과의 상호작용, 즉 유전막의 산소원자가 폴리실리콘 내로 확산하는 현상으로 인해 커패시터의 전기적 특성을 열화시킨다. 더욱이 폴리실리콘이 전극으로 사용될 때 폴리실리콘의 일함수(work function)가 적기 때문에 누설전류가 크다는 문제점이 있다. 따라서, 반도체 메모리 소자에서 커패시터 전극으로 사용되는 폴리실리콘에 대한 대체물질로 루테늄(Ru), 백금(Pt) 등의 귀금속 물질을 사용하려는 연구가 활발하게 진행되고 있다.
그러나 귀금속 물질을 커패시터 전극 재료로 사용하는 디램(DRAM) 혹은 에프램(FRAM)과 같은 메모리 소자는, 통상적으로 마무리 공정(back-end process)에서 수소 얼로이(Hydrogen Alloy) 공정을 진행한다.
이 때 귀금속 재질 금속을 커패시터 전극으로 사용하는 메모리 소자의 커패시터, 예컨대 MIM(Metal-Insulator-Metal) 혹은 MIS(Metal-Insulator-Silicon) 구조의 커패시터에서는, 전극으로 사용된 귀금속 금속의 촉매 작용으로 수소가 커패시터의 유전막으로 쉽게 침투하게 된다. 상기 유전막으로 침투한 수소는 커패시터의 전극 계면, 혹은 유전막의 전기적 특성을 열화시킨다.
상술한 유전막 내에 수소 침투를 방지하기 위해 커패시터 상부에 수소차단 막으로 산화알루미늄(Al2O3)을 증착하는 기술이 미합중국 공개특허번호 US 2002/0074588호(공개일자: 2002년 6월 20일, 발명자: Kyu-Mann Lee)에서 Ferroelectric capacitors for integrated circuit memory devices and methods of manufacturing same"이라는 제목으로 공개된 바 있다. 그러나 수소차단용 산화알루미늄막을 커패시터 위에 증착시키는 기술은 후속되는 메탈 콘택홀 식각공정에서 또 다른 문제, 즉 콘택 저항이 증가되는 문제를 야기할 수 있다.
도 1 및 도 2은 종래 기술에 따라 귀금속 재질 금속을 커패시터 전극으로 사용하는 커패시터의 문제점을 설명하기 위해 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(10) 위에 트랜지스터(미도시) 및 비트 라인(14)과 같은 하부구조를 형성한 후, 제1 층간절연막(12)을 증착하고 평탄화를 수행한다. 이어서 식각저지층(16)을 형성하고 상기 식각저지층(16) 위에 커패시터(24) 즉 하부전극, 유전막, 상부전극(18, 20, 22)을 순차적으로 적층한다. 계속해서 후속공정의 수소 얼로이(Hydrogen Alloy) 단계에서 유전막(20) 내로 수소 침투를 방지하기 위한 수소차단용 산화알루미늄막(26)을 블랭킷(blanket) 방식으로 증착한다.
도 2를 참조하면, 상기 수소차단용 산화알루미늄막(26)이 증착된 반도체 기판 전면에 제2 층간절연막(28)을 두껍게 형성한 후, 상기 제2 층간절연막(28) 위에 포토레지스트를 코팅하고 사진 및 식각공정을 진행하여 비트라인(14)과 메탈라인을 연결하기 위한 메탈 콘택홀(30)을 식각한다. 상기 콘택홀(30) 형성을 위한 식각은 건식식각 방식으로 진행된다. 그러나 상기 콘택홀(30) 식각 공정에서 하부에 수소차단용 산화알루미늄막(26)이 드러나면 콘택홀(30)이 정확하게 형성되지 않는 문제점(A)이 발생한다.
이러한 문제점(A)은 콘택홀(30)이 경사지게 식각되거나, 콘택홀(30)이 완전히 뚫리지 않는 결과로 나타난다. 이러한 콘택홀(30)에 플러그(plug)용 도전물질로 채우면 메탈콘택 영역에서 콘택저항이 증가되어 커패시터를 포함하는 반도체 소자의 전기적 성능이 떨어지게 된다.
따라서 종래 기술에 의하면 메탈 콘택홀에서 콘택저항이 증가하거나, 커패시터 측벽을 통해 수소가 침투하여 커패시터의 전극 혹은 유전막 특성을 열화시켜 누설전류가 증가되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 소자의 커패시터 형성공정에서 수소의 침투에 의한 커패시터 특성의 열화를 방지할 수 있는 귀금속 금속과 알루미늄을 포함하는 상부전극을 갖는 반도체 메모리 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 메모리 소자의 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 반도체 메모리 소자는, 반도체 기판과, 상기 반도체 기판 위에 형성된 트랜지스터와 비트라인을 포함하는 하부구조와, 상기 하부구조 위에 형성되고 평탄화가 완료된 제1 층간절연막과, 상기 제1 층간절연막 위에 형성되고 상부전극이 알루미늄과 귀금속금속과의 합금으로 이루어진 커패시터와, 상기 커패시터가 형성된 반도체 기판에 열처리를 수행하여 상기 상부전극의 알루미늄 성분을 산화시켜서 상기 상부전극 표면에 형성한 산화알루미늄막과, 상기 산화알루미늄막이 형성된 반도체 기판 전면에 형성된 제2 층간절연막과, 상기 제2 층간절연막을 식각하여 형성한 비트라인 콘택을 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 반도체 메모리 소자는 디램(DRAM) 혹은 에프램(FRAM)인 것이 적합하다. 또한, 상기 반도체 메모리 소자는 상기 제1 층간절연막 위에 형성된 식각저지층을 더 구비할 수 있다.
바람직하게는, 상기 귀금속 금속은 루테늄(Ru), 이리듐(Ir), 백금(Pt), 팔라듐(Pd), 로듐(Rh) 및 오스뮴(Os) 중에서 선택된 어느 하나인 것이 적합하고, 상기 커패시터는 실린더형 및 스택형 커패시터 중에서 선택된 어느 하나인 것이 적합하다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 산화알루미늄막은 두께가 50Å 이상인 것이 적합하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 의한 상기 반도체 메모리 소자의 형성방법은, 반도체 기판 위에 트랜지스터와 비트라인을 포함하는 하부구조를 형성하는 단계와, 상기 하부구조 위에 제1 층간절연막을 형성하는 단계와, 상기 제1 층간절연막 위에 상기 하부구조와 연결되고 상부전극이 알루미늄과 귀금속 금속과의 합금으로 이루어진 커패시터를 형성하는 단계와, 상기 커패시터가 형성된 반도체 기판에 열처리를 수행하여 상기 커패시터의 상부전극 표면에 산화알루미늄막을 형성하는 단계와, 상기 산화알루미늄막이 형성된 반도체 기판 전면에 제2 층간절연막을 형성하는 단계와, 상기 제2 층간절연막 및 제1 층간절연막을 식각하여 비트라인 콘택을 형성하는 단계를 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 커패시터의 상부전극을 형성하는 방법은 원자층 증착(ALD) 및 화학기상증착(CVD) 방법 중에서 선택된 하나의 방법을 이용하여 형성하는 것이 적합하고, 이때 상기 원자층 증착 및 화학기상증착 공정에서 박막 증착을 위한 소오스(source)는, ① 귀금속 물질과 알루미늄을 포함하는 금속 유기 원료(metal organic source)를 혼합하여 칵테일 소오스(cocktail source)로 만들어 사용할 수 있고, ② 귀금속 물질과 알루미늄을 포함하는 각각의 금속 유기 원료를 박막 증착 장비에서 증착시에 이를 혼합할 수도 있다.
또한, 상기 커패시터의 상부전극을 형성하는 방법은 귀금속 물질로 이루어진 박막에 알루미늄을 도핑(dopping)시켜 형성할 수도 있고, 귀금속 물질과 알루미늄이 혼합된 물질을 코팅하는 솔-젤(Sol-Gel) 방법을 이용하여 형성할 수도 있다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 산화알루미늄을 형성하기 위한 열처리 공정은 퍼니스 어닐 공정(furnace anneal process) 및 급속열처리(RTP) 공정 중에서 선택된 하나의 방법을 이용하는 것이 적합하다. 이때, 산소를 활성화시키기 위하여 플라즈마를 사용하는 것이 적합하고, 산화알루미늄을 형성하기 위한 반응물로 산소(O2), 산화질소(N2O), 수증기(H2O) 및 오존 (O3)중에서 선택된 하나를 사용하는 것이 적합하고, 400~600℃ 온도 범위에서 공정을 진행하는 것이 적합하다.
상기 제1 층간절연막을 형성하는 단계 후에, 상기 제1 층간절연막 위에 식각저지층을 형성하는 공정 더 진행하는 것이 적합하다.
바람직하게는, 상기 산화알루미늄막은 적어도 50Å 이상이 되도록 형성하는 것이 적합하다.
본 발명에 의하면, 반도체 메모리 소자의 커패시터 형성공정에서 비트라인 콘택을 형성시에 저항이 증가하는 문제나, 셀의 측면에 수소 침투에 의한 유전막의 열화가 발생하는 문제를 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
본 명세서에서 말하는 반도체 메모리 소자의 커패시터는 가장 넓은 의미로 사용되고 있으며 아래의 실시예 및 도면에서 언급된 특정 형상의 커패시터만을 한정하는 것이 아니다. 상기 커패시터는 실린더형이나 스텍형 외에도 상부전극을 귀금속 금속과 알루미늄 재질의 합금으로 형성하고 열처리하여 상기 커패시터 상부전극의 표면에 산화알루미늄막을 형성할 수 있는 구조이면 당업자의 수준에서 다른 형태로 변형할 수 있다.
제1 실시예: 스택형 커패시터를 포함하는 반도체 메모리 소자.
도 3 내지 도 5는 본 발명의 제1 실시예에 의한 반도체 메모리 소자 및 그 형성방법를 설명하기 위해 도시한 단면도들이다.
도 3을 참조하면, 반도체 기판(100)에 반도체 메모리 소자를 만들기 위한 하부구조, 예컨대 트랜지스터(미도시) 및 비트라인(112)을 통상의 방법에 따라 형성한다. 상기 하부구조 위에 제1 층간절연막(110)을 산화막 계열의 단일막 혹은 복합막을 이용하여 형성한다.
상기 제1 층간절연막(110)에 커패시터(136) 연결을 위한 콘택(미도시)을 형성한 후, 상기 제1 층간절연막(110) 위에 스택 형태(stsck type)의 커패시터 하부전극(130) 및 유전막(132)을 순차적으로 적층한다. 상기 커패시터의 유전막(132)이 형성된 반도체 기판 위에 귀금속 금속과 알루미늄의 합금으로 이루어진 상부전극(134)을 형성한다. 상기 귀금속 금속은 루테늄(Ru), 이리듐(Ir), 백금(Pt), 팔라듐(Pd), 로듐(Rh) 및 오스뮴(Os) 중에서 선택된 어느 하나를 사용한다. 본 발명에서는 상기 귀금속 금속으로 루테늄(Ru)을 사용한다.
상기 상부전극(134)은 여러가지 방법으로 형성이 가능하다.
먼저, 원자층 증착(ALD) 혹은 화학기상증착(CVD) 방식으로 형성할 수 있는데, 이때 귀금속 물질과 알루미늄을 포함하는 금속 유기 원료(metal organic source)를 혼합하여 칵테일 소오스(cocktail source)로 만들어 사용할 수 있다. 다른 방법으로, 상기 귀금속 물질과 알루미늄을 포함하는 각각의 금속 유기 원료를 박막 증착 장비, 예컨대 원자층 증착장비나 화학기상증착 장비에서 박막 증착시에 이를 혼합하여 사용할 수도 있다.
또한 상부전극(134)의 형성은 귀금속 물질로 이루어진 막질을 일단 커패시터의 유전막(132) 위에 형성한 후, 상기 막질에 알루미늄을 도핑(dopping)시켜 형성할 수도 있다. 또 다른 방법으로는 귀금속 물질과 알루미늄이 혼합된 재질을 상기 유전막(132) 위에 코팅하는 솔-젤(Sol-Gel) 방법으로 형성할 수도 있다.
이어서 상기 식각저지층(120)을 이용하여 상기 커패시터(136)을 식각하여, 커패시터가 형성되는 셀(Cell) 영역과 기타 다른 회로가 형성되는 주변영역을 구분한다.
도 4를 참조하면, 상기 커패시터(136)가 형성된 반도체 기판에 열처리(thermal treatment)를 수행하여 상기 상부전극(134)의 표면에 산화알루미늄막(140)을 형성한다. 상기 산화알루미늄막(140)의 형성은 산소분위기 열처리 공정에서 상부전극(134) 속에 포함된 알루미늄 성분이 외부로 확산(diffusion)되면서 산소와 반응하여 상부전극(134) 표면에 산화알루미늄막(140)을 형성한다.
상기 산화알루미늄을 형성하기 위한 열처리 공정은 퍼니스 어닐 공정(furnace anneal process) 혹은 급속열처리(RTP) 공정 중에서 하나의 방법을 이용할 수 있다. 이때, 산화알루미늄을 형성하기 위한 산소분위기를 만들기 위해 산소(O2), 산화질소(N2O), 수증기(H2O) 및 오존 (O3)중에서 선택된 하나를 반응물로 사용할 수 있고, 공정 진행 온도는 400~600℃ 온도 범위가 적합하다. 또한, 상기 반도체 기판을 가공하는 퍼니스 장비나 급속열처리(RTP) 장비내에서 산소를 활성화시키기 위하여 플라즈마를 사용하는 것이 적합하다. 상기 산화알루미늄막(140)이 후속공정에서 커패시터(136)로 수소의 침투를 효율적으로 막기 위해서는 두께가 적어도 50Å 이상 되는 것이 적합하다.
상기 상부전극(134)의 재질은 귀금속 금속이기 때문에 산화가 되더라도 막질의 도전성이 지속적으로 유지되는 특징이 있다. 이에 따라 상기 커패시터의 특성이 열화되지 않고, 오히려 반도체 기판에 있는 실리콘 성분에 대하여 수소 큐어링(H2 Curing)의 효과를 달성하게 된다.
또한 산화알루미늄막(140)은 상부전극(134)의 표면을 감싸는 방어막 형태(protective film type)로 형성된다. 따라서 후속되는 공정에서 상부전극(140)의 윗면과 측면으로 수소가 침투하여 유전막(132)의 특성이 열화되는 문제점을 개선할 수 있다.
이에 더하여, 기존에는 별도의 공정을 통하여 커패시터(136) 상부 전체 혹은 상부전극(134)의 상부 및 측면에 별도의 산화알루미늄막을 형성하였으나 단순한 열처리 공정만을 통하여 산화알루미늄막(140)을 형성하기 때문에 공정이 단순화되는 효과를 얻을 수 있다.
도 5를 참조하면, 상기 산화알루미늄막(140)이 형성된 반도체 기판 위에 제2 층간절연막(150)을 산화막 계열의 막질을 사용하여 형성한다. 상기 제2 층간절연막(150)에 대한 평탄화 공정을 진행한다. 상기 평탄화 공정은 화학기계적연마(CMP) 혹은 에치백(etchback) 공정을 사용할 수 있다. 상기 제2 층간절연막(150) 및 제1 층간절연막(110)에 비트라인(112) 연결을 위한 콘택홀(160)을 뚫은 후 도전물질을 채워 비트라인 콘택을 형성한다.
본 발명에서는 산화알루미늄막(140)이 종래 기술과 같이 비트라인 콘택홀 (160)이 있는 부분까지 연장되지 않기 때문에 콘택홀(160)을 뚫기 위한 식각시에 콘택홀이 완전하게 뚫리지 않는 문제와, 미스얼라인(misalign)이 발생하는 문제점을 개선할 수 있다.
제2 실시예: 실린더 커패시터를 포함하는 반도체 메모리 소자.
도 6 내지 도 8은 본 발명의 제2 실시예에 의한 반도체 메모리 소자 및 그 형성방법를 설명하기 위해 도시한 단면도들이다.
도 6 내지 도 8은 상술한 제1 실시예와 비교할 때, 커패시터의 형태가 스택형이 아닌 실린더형이라는 차이점을 제외하고는 형성공정이 대동소이하기 때문에 중복을 피하여 설명을 생략한다. 이해를 돕기 위하여 제2 실시예의 참조부호들은 상술한 제1 실시예와 대응하도록 구성하였다.
이하 도 8을 참조하여 본 발명에 의한 반도체 메모리 소자의 구조에 대하여 설명하기로 한다.
본 발명에 의한 반도체 메모리 소자는, 반도체 기판(200)과, 상기 반도체 기판 위에 형성된 트랜지스터와 비트라인(212)을 포함하는 하부구조와, 상기 하부구조 위에 형성되고 평탄화가 완료된 제1 층간절연막(210)과, 상기 제1 층간절연막(210) 위에 형성되고 상부전극(234)이 알루미늄과 귀금속금속과의 합금으로 이루어진 커패시터(236)와, 상기 커패시터(236)가 형성된 반도체 기판에 열처리를 수행하여 상기 상부전극의 알루미늄 성분을 산화시켜서 상기 상부전극 표면에 형성한 산화알루미늄막(240)과, 상기 산화알루미늄막(240)이 형성된 반도체 기판 전면에 형성된 제2 층간절연막(250)과, 상기 제2 층간절연막을 식각하여 형성한 비트라인 콘택을 포함한다.
여기서, 상기 반도체 메모리 소자는 상기 제1 층간절연막(210) 위에 형성된 식각저지층(220)을 더 구비할 수 있고, 상기 반도체 메모리 소자는 디램 혹은 에프램(FRAM) 소자인 것이 적합하다. 상기 커패시터(236)는 스택형 혹은 실린더형 혹은 상부에 열처리 공정을 통하여 산화알루미늄막을 형성할 수 있는 다른 형태의 커패시터인 것이 바람직하다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상내에서, 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 의하면, 커패시터 상부전극을 귀금속 금속과 알루미늄의 합금으로 형성한 후, 이를 열처리 하여 상부전극 표면에 산화알루미늄막을 형성함으로써, 첫째 반도체 메모리 소자의 커패시터 형성공정에서 비트라인 콘택을 형성시에 저항이 증가하는 문제를 개선하고, 둘째, 셀의 측면에 수소 침투에 의한 유전막의 열화가 발생하는 문제를 개선하고, 셋째 별도의 산화알루미늄막을 형성하는 공정을 생략할 수 있기 때문에 공정을 단순화시킬 수 있다.
도 1 및 도 2은 종래 기술에 따라 귀금속 재질 금속을 커패시터 전극으로 사용하는 커패시터의 형성방법 및 그 문제점을 설명하기 위해 도시한 단면도들이다.
도 3 내지 도 5는 본 발명의 제1 실시예에 의한 반도체 메모리 소자 및 그 형성방법를 설명하기 위해 도시한 단면도들이다.
도 6 내지 도 8은 본 발명의 제2 실시예에 의한 반도체 메모리 소자 및 그 형성방법를 설명하기 위해 도시한 단면도들이다.

Claims (18)

  1. 반도체 기판;
    상기 반도체 기판 위에 형성된 트랜지스터와 비트라인을 포함하는 하부구조;
    상기 하부구조 위에 형성되고 평탄화가 완료된 제1 층간절연막;
    상기 제1 층간절연막 위에 형성되고 상부전극이 알루미늄과 귀금속금속과의 합금으로 이루어진 커패시터;
    상기 커패시터가 형성된 반도체 기판에 열처리를 수행하여 상기 상부전극의 알루미늄 성분을 산화시켜서 상기 상부전극 표면에 형성한 산화알루미늄막;
    상기 산화알루미늄막이 형성된 반도체 기판 전면에 형성된 제2 층간절연막; 및
    상기 제2 층간절연막을 식각하여 형성한 비트라인 콘택을 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 반도체 메모리 소자는 디램(DRAM)인 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 반도체 메모리 소자는 에프램(FRAM)인 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 반도체 메모리 소자는 상기 제1 층간절연막 위에 형성된 식각저지층을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 귀금속 금속은 루테늄(Ru), 이리듐(Ir), 백금(Pt), 팔라듐(Pd), 로듐(Rh) 및 오스뮴(Os) 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 커패시터는 실린더형 및 스택형 커패시터 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 메모리 소자.
  7. 제1항에 있어서,
    상기 산화알루미늄막은 두께가 50Å 이상인 것을 특징으로 하는 반도체 메모리 소자.
  8. 반도체 기판 위에 트랜지스터와 비트라인을 포함하는 하부구조를 형성하는 단계;
    상기 하부구조 위에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 위에 상기 하부구조와 연결되고 상부전극이 알루미늄과 귀금속 금속과의 합금으로 이루어진 커패시터를 형성하는 단계;
    상기 커패시터가 형성된 반도체 기판에 열처리를 수행하여 상기 커패시터의 상부전극 표면에 산화알루미늄막을 형성하는 단계;
    상기 산화알루미늄막이 형성된 반도체 기판 전면에 제2 층간절연막을 형성하는 단계; 및
    상기 제2 층간절연막 및 제1 층간절연막을 식각하여 비트라인 콘택을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 형성방법.
  9. 제8항에 있어서,
    상기 커패시터의 상부전극을 형성하는 방법은 원자층 증착(ALD) 및 화학기상증착(CVD) 방법 중에서 선택된 하나의 방법을 이용하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 형성방법.
  10. 제9항에 있어서,
    상기 원자층 증착 및 화학기상증착 공정에서 박막 증착을 위한 소오스(source)는 귀금속 물질과 알루미늄을 포함하는 금속 유기 원료(metal organic source)를 혼합하여 칵테일 소오스(cocktail source)로 만들어 사용하는 것을 특징으로 하는 반도체 메모리 소자의 형성방법.
  11. 제9항에 있어서,
    상기 원자층 증착 및 화학기상증착 공정에서 박막 증착을 위한 소오스(source)는 귀금속 물질과 알루미늄을 포함하는 각각의 금속 유기 원료를 박막 증착 장비에서 증착시에 이를 혼합하는 것을 특징으로 하는 반도체 메모리 소자의 형성방법.
  12. 제8항에 있어서,
    상기 커패시터의 상부전극을 형성하는 방법은 귀금속 물질로 이루어진 박막에 알루미늄을 도핑(dopping)시켜 형성하는 것을 특징으로 하는 반도체 메모리 소자의 형성방법.
  13. 제8항에 있어서,
    상기 커패시터 상부전극을 형성하는 방법은 귀금속 물질과 알루미늄이 혼합된 물질을 코팅하는 솔-젤(Sol-Gel) 방법을 이용하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 형성방법.
  14. 제8항에 있어서,
    상기 산화알루미늄을 형성하기 위한 열처리 공정은 퍼니스 어닐 공정(furnace anneal process) 및 급속열처리(RTP) 공정 중에서 선택된 하나의 방법을 이용하는 것을 특징으로 하는 반도체 메모리 소자의 형성방법.
  15. 제14항에 있어서,
    상기 퍼니스 어닐 공정 및 급속 열처리 공정은 산소를 활성화시키기 위하여 플라즈마를 사용하는 것을 특징으로 하는 반도체 메모리 소자의 형성방법.
  16. 제14항에 있어서,
    상기 퍼니스 어닐 공정 및 급속열처리 공정은 산화알루미늄을 형성하기 위한 반응물로 산소(O2), 산화질소(N2O), 수증기(H2O) 및 오존 (O3)중에서 선택된 하나를 사용하는 것을 특징으로 하는 반도체 메모리 소자의 형성방법.
  17. 제14항에 있어서,
    상기 퍼니스 어닐 공정 및 급속열처리 공정은 400~600℃ 온도 범위에서 진행하는 것을 특징으로 하는 반도체 메모리 소자의 형성방법.
  18. 제8항에 있어서,
    상기 산화알루미늄막을 형성하기 위한 열처리 공정은 산기 산화알루미늄막의 두께가 50Å 이상이 되도록 진행하는 것을 특징으로 하는 반도체 메모리 소자의 형성방법.
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