KR100684705B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 노출된 상부 전극 표면의 청정화를 행할 경우에, 상부 전극과, 그 위에 형성되는 도전막의 접촉 저항의 증대를 방지할 수 있는 반도체 장치를 제공하는 것을 과제로 한다.
기판 위에, 하부 전극, 커패시터 강유전체막 및 상부 전극이 이 순서로 적층된 강유전체 커패시터가 형성되어 있다. 상부 전극은 도전성 산화물로 형성되고, 상부 전극의 하층 부분에서의 산소 농도에 비해서 상층 부분에서의 산소 농도 쪽이 상대적으로 낮아지도록 산소 농도 분포를 가진다. 층간 절연막이 강유전체 커패시터를 덮는다. 비어 홀이 층간 절연막을 관통하고, 상부 전극의 상면(上面)보다도 깊은 위치까지 도달한다. 이 비어 홀은 상부 전극의 산소 농도가 최대가 되는 위치보다도 얕은 위치에서 멈춘다. 비어 홀의 저면에서, 도전 부재가 상부 전극에 접한다.
전극 표면의 청정화, 접촉 저항, 도전막, 강유전체 커패시터, 도전성 산화물, 산소 농도, 층간 절연막
Description
도 1은 실시예 및 참고예에 의한 반도체 장치의 단면도.
도 2는 실시예 및 참고예에 의한 반도체 장치의 강유전체 커패시터 및 그것에 접속되는 플러그의 제조 공정을 설명하기 위한 단면도.
도 3은 실시예 및 참고예에 의한 반도체 장치의 강유전체 커패시터의 상부 전극과, 그것에 접속되는 플러그 사이의 전기 저항의 편차를 나타낸 그래프.
도 4는 실시예 및 참고예에 의한 반도체 장치의 강유전체 커패시터 스위칭 차지(charge)량의 편차를 나타낸 그래프.
도 5는 환산 에칭량이 5㎚, 10㎚ 및 15㎚가 되는 조건에서 제작한 강유전체 메모리의 양품(良品)율을 나타낸 그래프.
도 6의 (a)는 참고예에 의한 강유전체 커패시터와 플러그의 단면도이며, (b)는 실시예에 의한 강유전체 커패시터와 플러그의 단면도.
도 7은 상부 전극의 깊이 방향에 관한 산소 농도 분포의 일례를 나타낸 그래프 및 상부 전극과 플러그의 개략 단면도.
도 8은 종래의 반도체 장치 제조 방법을 설명하기 위한 제조 도중에서의 장치 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 반도체 기판
2 : 소자 분리 절연막
3 : 소스 및 드레인 확산층
4 : 실리사이드 막
5 : 게이트 절연막
6 : 게이트 전극
7 : 캡(cap)막
8 : 사이드 월 스페이서(side wall spacer)
9 : MOS 트랜지스터
10 : 산질화 실리콘막
11, 28 : 층간 절연막
12, 31, 32, 33 : 비어 홀
13A, 25A, 26A, 27A : 하지층
13B, 25B, 26B, 27B : 플러그
14 : 산화 방지막
15 : 배향성 향상 절연막
20 : 강유전체 커패시터
21 : 하부 전극
22 : 커패시터 강유전체막
23 : 상부 전극
29 : 레지스트막
34 : 틴막
35 : W막
41, 42 : 배선
50 : 상부 구조
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 상부 전극을 산화물 도전체로 형성한 강유전체 커패시터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
전원을 꺼도 기억된 정보가 유지되는 불휘발성 메모리로서, 커패시터 유전체막을 강유전체로 형성한 강유전체 커패시터와 M0S 트랜지스터를 조합시킨 강유전체 메모리가 주목받고 있다. 강유전체 메모리에서는 강유전체막 중의 자발 분극의 방향에 의해 정보가 기억된다.
도 8을 참조해서, 하기의 특허문헌 1에 개시되어 있는 강유전체 커패시터의 제조 방법에 관하여 설명한다.
도 8의 (a)에 나타낸 바와 같이, 표면에 층간 절연막이 형성된 기판(100) 위에, 하부 전극(101), 커패시터 강유전체막(102) 및 상부 전극(103)으로 이루어진 강유전체 커패시터를 형성한다. 하부 전극(101)은 Ti막과 Pt막이 이 순서로 적층된 2층 구조를 가진다. 커패시터 강유전체막(102)은 (Pb, Zr) TiO3(이하, 「PZT」로 표기한다), (Pb, Zr)(Ti, La) O3( 이하, 「PLZT」로 표기한다) 등의 강유전체 재료로 형성되어 있다. 상부 전극(103)은 산화 이리듐으로 형성되어 있고, 그 하층 부분(103A)의 산소 농도가 상층 부분(103B)의 산소 농도보다도 높다.
2층 구조의 상부 전극(103)은 예를 들면 산소와 아르곤의 혼합 가스 플라즈마에서 Ir금속 타깃을 스퍼터링함으로써 형성될 수 있다. 플라즈마 생성을 위한 DC파워를 1㎾로 함으로써, 상대적으로 산소 농도가 높은 하층 부분(103A)이 형성되고, DC파워를 2㎾로 향상시킴으로써, 상대적으로 산소 농도가 낮은 상층 부분(103B)이 형성된다. 상층 부분(103B)의 산소 농도를 낮게 함으로써, 거대(巨大) 결정 입자의 이상(異常) 성장을 방지할 수 있다.
이 강유전체 커패시터를 덮도록, 기판(1) 위에, 산화 실리콘으로 이루어진 층간 절연막(105)을 형성한다.
도 8의 (b)에 나타낸 바와 같이, 층간 절연막(105)을 건식 에칭함으로써, 비어 홀(110 및 111)을 형성한다. 비어 홀(110)의 저면에는 상부 전극(103)의 일부가 노출되고, 이미 한쪽 비어 홀(111)의 저면에는 하부 전극(101)의 일부가 노출된다. 건식 에칭 시에, 커패시터 유전체막(102)에 도입된 결함을 해소하기 위해서, 비어 홀(110 및 111)을 형성한 후에, 산소 분위기 중에서 550℃, 60분간의 열처리를 행한다.
도 8의 (c)에 나타낸 바와 같이, 비어 홀(110 및 111)의 내면 및 층간 절연막(105)의 표면을 덮는 TiN막(115)을 형성한다. TiN막(115)을 패터닝함으로써, 로컬 배선 패턴을 형성한다.
[특허문헌 1] 일본국 공개특허 제2001-127262호 공보
도 8의 (c)에 나타낸 바와 같이, 상부 전극(103)과 TiN막(115)의 계면 및 하부 전극(101)과 TiN막(115)의 계면에서의 양호한 전기적 접촉을 확보하기 위해서, 비어 홀(110 및 111)의 저면에 노출된 상부 전극(103)의 표면 및 하부 전극(101)의 표면 청정화를 행하는 것이 바람직하다. 이 청정화는 예를 들면, 기판 표면을 아르곤 플라즈마에 노출시킴으로써 행해진다.
본원 발명자는 기판 표면의 청정화를 행하면, 상부 전극(103)과 TiN막(115)의 접촉 저항이 오히려 높아져버리는 경우가 있다는 것을 발견했다.
본 발명의 목적은 노출된 상부 전극 표면의 청정화를 행할 경우에, 상부 전극과, 그 위에 형성되는 도전막의 접촉 저항의 증대를 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 1관점에 의하면, 기판 위에 형성되고, 하부 전극, 커패시터 강유전체막 및 상부 전극이 이 순서로 적층된 강유전체 커패시터로서, 상기 상부 전극은 도전성 산화물로 형성되고, 상기 상부 전극의 하층 부분에서의 산소 농도에 비해서 상층 부분에서의 산소 농도 쪽이 상대적으로 낮아지도록 산소 농도 분포를 갖 는 강유전체 커패시터와, 상기 강유전체 커패시터를 덮는 층간 절연막과, 상기 층간 절연막을 관통하고, 상기 상부 전극의 상면보다도 깊은 위치까지 도달하는 비어 홀로서, 상기 상부 전극의 산소 농도가 최대가 되는 위치보다도 얕은 위치에서 멈추는 비어 홀과, 상기 비어 홀의 저면에서 상기 상부 전극에 접하는 도전 부재를 갖는 반도체 장치가 제공된다.
본 발명의 다른 관점에 의하면, 기판 위에, 하부 전극, 커패시터 강유전체막 및 상부 전극이 이 순서로 적층된 강유전체 커패시터로서, 상기 상부 전극은 도전성 산화물로 형성되고, 상기 상부 전극의 하층 부분에서의 산소 농도에 비해서 상층 부분에서의 산소 농도 쪽이 상대적으로 낮아지도록 산소 농도 분포를 갖는 강유전체 커패시터를 형성하는 공정과, 상기 강유전체 커패시터를 층간 절연막으로 덮는 공정과, 상기 층간 절연막을 관통하고, 상기 상부 전극의 일부를 노출시키는 비어 홀을 형성하는 공정과, 상기 비어 홀의 저면에 노출된 상기 상부 전극을, 상기 상부 전극의 산소 농도가 최대가 되는 위치보다도 얕은 위치까지 에칭함으로써, 상기 상부 전극의 표면을 청정화하는 공정과, 상기 비어 홀의 저면에 노출된 상기 상부 전극의 표면에 접하는 도전 부재를 형성하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
도 1에, 본 발명의 실시예 및 참고예에 의한 반도체 장치의 단면도를 나타낸다. 실리콘으로 이루어진 반도체 기판(1)의 표면의 일부에, 셀로우 트렌치 아이솔레이션(STI; shallow trench isolation)에 의한 소자 분리 절연막(2)이 형성되어 있다. 소자 분리 절연막(2)에 의해 획정된 활성 영역 내에, MOS 트랜지스터(9)가 형성되어 있다. MOS 트랜지스터(9)는 게이트 절연막(5), 게이트 전극(6), 소스 및 드레인 확산층(3), 사이드 월 스페이서(8)를 포함해서 구성된다. 소스 및 드레인 확산층(3)의 표면에 코발트 실리사이드(CoSi2)막(4)이 형성되고, 게이트 전극(6)의 상면에 코발트 실리사이드로 이루어진 캡막(7)이 형성되어 있다.
MOS 트랜지스터(9)를 덮도록, 기판 위에, 산질화 실리콘막(10)이 형성되어 있다. 산질화 실리콘막(10) 위에, 산화 실리콘으로 이루어진 층간 절연막(11)이 형성되어 있다. 층간 절연막(11)의 표면은 화학 기계 연마(CMP) 등에 의해 평탄화되어 있다. 산질화 실리콘막(10)은 층간 절연막(11)을 형성할 때에, 수분에 의한 게이트 절연막(5)의 열화를 방지한다.
층간 절연막(11) 및 산질화 실리콘막(10)을 관통하는 비어 홀(12)이 형성되어 있다. 비어 홀(12)의 저면에, 실리 사이드막(4)의 일부가 노출된다. 비어 홀(12)의 내면을, TiN 등으로 이루어진 하지층(13A)이 덮고, 비어 홀(12) 내에, 텅스텐(W) 등의 플러그(13B)가 충전되어 있다.
층간 절연막(11) 위에, 질화 실리콘으로 이루어진 산화 방지막(14)이 형성되고, 그 위에, 산화 실리콘으로 이루어진 배향성 향상 절연막(15)이 형성되어 있다. 배향성 향상 절연막(15)의 일부의 영역 위에, 강유전체 커패시터(20)가 형성되어 있다. 강유전체 커패시터(20)는 기판 측으로부터 순서로, 하부 전극(21), 커패시터 강유전체막(22) 및 상부 전극(23)이 적층된 적층 구조를 가진다.
하부 전극(21)은 티탄(Ti)막과 백금(Pt)막이 이 순서로 적층된 2층 구조를 가진다. 커패시터 강유전체막(22)은 PZT, PLZT 등의 산화물 강유전체 재료로 형성되어 있다. 상부 전극(23)은 산화 이리듐으로 형성되어 있다. 강유전체 커패시터(20)를 덮도록, 배향성 향상 절연막(15) 위에 산화 실리콘으로 이루어진 2층째 층간 절연막(28)이 형성되어 있다. 층간 절연막(28)의 표면은 CMP 등에 의해 평탄화되어 있다.
층간 절연막(28)을 관통하는 비어 홀(31, 32 및 33)이 형성되어 있다. 비어 홀(31)은 배향성 향상 절연막(15) 및 산화 방지막(14)도 관통하고, 플러그(13B)의 상면까지 도달한다. 비어 홀(32)은 상부 전극(23)까지 도달하고, 비어 홀(33)은 상부 전극(23) 및 커패시터 강유전체막(22)의 옆을 통과해서 하부 전극(21)까지 도달한다.
비어 홀(31 내지 33)의 내면을 각각 TiN으로 이루어진 하지층(25A, 26A 및 27A)이 덮고, 비어 홀(31 내지 33) 내에, 각각 W로 이루어진 플러그(25B, 26B 및 27B)가 충전되어 있다. 층간 절연막(28) 위에, 배선(41 및 42)이 형성되어 있다. 플러그(13B, 25B), 배선(42) 및 플러그(26B)가 MOS 트랜지스터(9)의 소스 확산층(3)과 강유전체 커패시터(20)의 상부 전극(23)을 접속한다. 배선(42)은 플러그(27B)를 통하여 하부 전극(21)에 접속된다.
배선(41 및 42) 위에, 층간 절연막과 배선을 포함하는 다층 배선층 및 폴리이미드로 이루어진 보호막 등을 포함하는 상부 구조(50)가 형성되어 있다.
다음으로, 실시예 및 참고예에 의한 반도체 장치의 제조 방법에 관하여 설명한다. 반도체 기판(1)의 표층부에, 필요에 따라서 p형 웰, n형 웰을 형성한다. STI 에 의해, 소자 분리 절연막(2)을 형성한다. 소자 분리 절연막(2)으로 둘러싸인 활성 영역에, 주지(周知)의 성막, 포토리소그래피, 에칭, 이온 주입 등의 기술을 이용하여 MOS 트랜지스터(9)를 형성한다.
MOS 트랜지스터(9)를 덮도록, 기판 전면 위에 두께 200㎚의 산질화 실리콘막(10)을 화학 기상 성장(CVD)에 의해 형성한다. 그 위에, 두께 약 1000㎚의 산화 실리콘 막을 CVD에 의해 형성하고, 그 표면을 CMP에 의해 평탄화한다. 게이트 전극(6)의 상방에 퇴적하고 있는 질화 실리콘막(10)이 연마 시의 스토퍼로서 작용한다. 이것에 의해 표면이 평탄화된 1층째의 층간 절연막(11)을 얻을 수 있다.
층간 절연막(11) 및 질화 실리콘막(10)을 관통하는 비어 홀(12)을 형성한다.
비어 홀(12)의 내면 및 층간 절연막(11)의 상면을 덮도록, Ti층 및 TiN층을 순차로 형성한다. 이 TiN층 위에 W층을 퇴적시켜, 비어 홀(12) 내를 W층으로 충전한다. 여분인 W층, TiN층 및 Ti층을 CMP에 의해 제거하고, 비어 홀(12) 내에, Ti층과 TiN층의 2층으로 이루어진 하지층(13A) 및 W로 이루어진 플러그(13B)를 남긴다.
층간 절연막(11) 위에, 질화 실리콘으로 이루어진 두께 100㎚의 산화 방지막(14)을 CVD에 의해 형성한다. 또한 산화 방지막(14) 위에, 산화 실리콘으로 이루어진 두께 130㎚의 배향성 향상 절연막(15)을 CVD에 의해 형성한다.
강유전체 커패시터(20)로부터 플러그(25B, 26B 및 27B)의 형성 방법에 대해서, 도 2의 (a) 내지 도 2의 (f)를 참조해서 설명한다.
도 2의 (a)에 나타낸 바와 같이, 배향성 향상 절연막(14) 위에, 하부 전극(21)으로 이루어진 두께 20㎚의 Ti막과 두께 175㎚의 Pt막의 2층을 스퍼터링에 의 해 형성한다. 배향성 향상 절연막(15)은 Ti막 및 Pt막의 배향성을 향상시키는 작용을 한다. Pt 막 위에, 커패시터 강유전체막(22)으로 이루어진 PZT 또는 PLZT 등 두께 200㎚의 산화물 강유전체막을 스퍼터링에 의해 형성한다. 산화물 강유전체막을 형성한 후, 산소 분위기 중에서, 725℃로 20초간의 급속 열처리를 행한다. 이 열처리에 의해, PZT 또는 PLZT 등이 결정화되고, 산소 결손이 보상된다.
산화물 강유전체막 위에, 상부 전극(23)으로 이루어진 산화 이리듐막을 형성한다. 이하, 산화 이리듐막의 형성 방법에 관하여 설명한다. 챔버내 압력을 0.8㎩, 산소 유량을 100sc㎝, 아르곤 유량을 100sc㎝, DC파워를 1㎾, 기판 온도를 실온으로 한 조건에서, Ir금속 타깃을 스퍼터링함으로써, 두께 75㎚의 산화 이리듐막을 형성한다. 그 후, DC파워를 2㎾로 높이고, 두께 125㎚의 산화 이리듐막을 형성한다.
DC파워를 1㎾로 해서 형성한 산화 이리듐막의 Ir과 O과의 조성비는 약 1:2가 된다. DC파워를 2㎾로 높여서 형성한 산화 이리듐막의 Ir와 O의 조성비는 약 1:1.4가 된다. 상부 전극(23)은 상대적으로 산소 농도가 높은 산화 이리듐막과, 상대적으로 산소 농도가 낮은 산화 이리듐막의 2층 구조가 된다.
이와 같이, 성막 도중에서 DC파워를 높임으로써, 상층 부분의 산소 농도가 하층 부분의 산소 농도보다도 낮은 산화 이리듐막이 형성된다. 성막 도중에서 산소 농도를 낮게 함으로써, 거대 결정 입자가 이상 성장하는 것을 방지할 수 있다.
산화 이리듐막, 산화물 강유전체막, Pt막 및 Ti막을 패터닝함으로써, 상부 전극(23), 커패시터 강유전체막(22) 및 하부 전극(21)으로 이루어진 강유전체 커패 시터(20)를 얻을 수 있다.
도 2의 (b)에 나타낸 바와 같이, 배향성 향상 절연막(14) 위에 산화 실리콘으로 이루어진 층간 절연막(28)을 형성하고, 강유전체 커패시터(20)를 덮는다. 층간 절연막(28)은 예를 들면 테트라에틸오르소실리케이트(TEOS)와 오존(O3)을 사용한 상압(常壓) 화학 기상 성장(상압 CVD)에 의해 형성할 수 있다.
도 2의 (c)에 나타낸 바와 같이, 층간 절연막(28) 위에 레지스트막(29)을 형성하고, 이 레지스트막을 노광, 현상함으로써, 비어 홀(32 및 33)에 대응하는 개구를 형성한다. 레지스트막(29)을 에칭 마스크로서 층간 절연막(28)을 에칭하고, 상부 전극(23)의 표면까지 도달하는 비어 홀(32) 및 하부 전극(21)의 표면까지 도달하는 비어 홀(33)을 형성한다. 도 1에 나타낸 또 하나의 비어 홀(31)도 동시에 형성된다. 층간 절연막(28)의 에칭법으로서, 예를 들면 불소계의 가스를 사용한 건식 에칭을 채용할 수 있다.
도 2의 (d)에 나타낸 바와 같이, 레지스트막(29)을 제거한 후, 기판 표면을 아르곤 플라즈마에 노출시키고, 비어 홀(32)의 저면에 노출된 상부 전극(23)의 표면 및 비어 홀(33)의 저면에 노출된 하부 전극(21)의 표면 청정화를 행한다. 이 청정화는 예를 들면 아르곤 가스 유량을 18sc㎝, RF파워를 300W, 챔버내 압력을 59m㎩ (0.44mTorr), 기판 온도를 실온으로 하는 조건에서 행한다. 이 청정화 처리에 의해, 비어 홀(32)의 저면에 노출된 상부 전극(23)의 일부가 에칭되고, 층간 절연막(28)으로 덮여 있는 영역과, 비어 홀(32)의 저면에 노출된 영역 사이에 단차( 段差)가 형성된다. 마찬가지로, 하부 전극(21)의 상면에도 단차가 형성된다.
도 2의 (e)에 나타낸 바와 같이, 비어 홀(32 및 33)의 내면 및 층간 절연막(28)의 상면을 덮는 TiN막(34)을, 롱스로우 스퍼터링(long throw sputtering)에 의해 형성한다. 또한, 비어 홀(32 및 33) 내가 완전히 채워지도록, 기판 전면에 W막(35)을 CVD에 의해 형성한다.
도 2의 (f)에 나타낸 바와 같이, CMP를 행해서 TiN막(34) 및 W막(35)의 여분인 부분을 제거한다. 이에 의해 비어 홀(32)의 내면을 덮는 TiN으로 이루어진 하지층(26A) 및 비어 홀(32) 내에 충전된 W플러그(26B)가 남는다. 마찬가지로, 비어 홀(33) 내에, 하지층(27A) 및 W플러그(27B)가 남는다.
도 1로 돌아와서 설명을 계속한다. 층간 절연막(28) 위에, 배선(41 및 42)을 형성한다. 배선(41 및 42) 위에, 층간 절연막의 형성과, 배선의 형성을 교대로 반복함으로써, 다층 배선층을 형성한다. 다층 배선층을 형성한 후, 트랜지스터 특성 안정화를 위한 열처리를 행한다. 이 열처리는 예를 들면 질소와 수소의 혼합 가스(수소 농도3％) 중에서, 400℃, 30분간의 조건에서 행한다. 다층 배선층 위에, 폴리이미드로 이루어진 보호막을 형성한다. 폴리이미드를 큐어링하기 위한 열처리를, 예를 들면 대기 중에서 380℃, 60분간의 조건에서 행한다.
도 2의 (d)에 나타낸 비어 홀(32 및 33)을 형성한 후에 행하는 아르곤 플라즈마를 사용한 청정화의 처리 시간을 변화시켜서 복수의 시료를 제작하고, 상부 전극(23)과 W플러그(26B) 사이의 전기 저항 및 강유전체 커패시터(20)의 스위칭 차지량(Qsw)을 측정했다.
도 3에, 전기 저항의 측정 결과를 나타낸다. 도 3의 횡축은 상부 전극(23)과 W플러그(26B) 사이의 전기 저항을 임의 눈금으로 나타내고, 종축은 누적 확률을 단위 「％」로 나타낸다. 도 3 중의 원 기호, 사각 기호 및 마름모꼴 기호는 각각, 아르곤 플라즈마에 노출시킨 시간을, 열산화 실리콘 막이 5㎚, 10㎚ 및 15㎚만큼 에칭된 시간과 동일하게 해서 제작한 시료의 누적 확률을 나타낸다. 이하, 이것들의 청정화 조건을, 각각 환산 에칭량이 5㎚의 조건, 10㎚의 조건 및 15㎚의 조건으로 가정하기로 한다.
환산 에칭량이 10㎚의 조건 및 15㎚의 조건에서 제작한 시료에서는 20∼30％의 수(數)의 비어 홀에서의 전기 저항이 나머지 비어 홀에서의 전기 저항에 비해서 현저하게 높아지는 것을 알 수 있다. 이에 대하여, 환산 에칭량이 5㎚의 조건에서 제작한 시료에서는 전기 저항의 편차가 작고, 전기 저항이 현저하게 높은 것은 관측되지 않았다.
도 4에, 강유전체 커패시터(20)의 Qsw를 측정한 결과를 나타낸다. 횡축은 Qsw를 임의 눈금으로 나타내고, 종축은 누적 확률을 단위 「％」로 나타낸다. 환산 에칭량이 깊어짐에 따라, Qsw가 작아지는 것을 알 수 있다.
도 5에, 환산 에칭량을 5㎚, 10㎚ 및 15㎚로 한 3종류 시료의, 불휘발성 메모리로서의 양품율을 나타낸다. 환산 에칭량이 깊어짐에 따라, 양품율이 저하되는 것을 알 수 있다.
도 3 내지 도 5에 나타낸 결과로부터, 환산 에칭량을 10∼15㎚보다도 5㎚정도로 하는 편이 바람직한 것을 알 수 있다.
이하, 환산 에칭을 깊게 했을 때에, 상부 전극(23)과 W플러그(26B) 사이의 전기 저항이 증대해버린 이유에 대해서 고찰한다.
도 6의 (a)에, 강유전체 커패시터(20)의 상부 전극(23)과, W플러그(26B)의 접속 부분을 확대한 단면도를 나타낸다. 상부 전극(23)은 상대적으로 산소 농도가 높은 하층 부분(23A)과, 상대적으로 산소 농도가 낮은 상층 부분(23B)으로 구분할 수 있다. 환산 에칭량을 깊게 하면, 비어 홀(32)의 저면이 하층 부분(23A)까지 도달한다. 이 때문에, TiN으로 이루어진 하지층(26A)이 하층 부분(23A)에 직접 접하게 된다. 하층 부분(23A)은 산소 농도가 상대적으로 높기 때문에, 트랜지스터 특성 회복을 위한 열처리 공정이나, 폴리이미드를 큐어링하기 위한 열처리 공정에서, 하지층(26A)과 하층 부분(23A)의 계면에서 산화 반응이 생기고, 양자의 접촉 저항이 높아진다고 생각할 수 있다.
환산 에칭량이 5㎚정도의 경우에는 도 6의 (b)에 나타낸 바와 같이, 비어 홀(32)의 저면이 상부 전극(23)의 상층 부분(23B)에서 멈추고, 하층 부분(23A)까지 도달하지 않는다. 상층 부분(23B)은 산소 농도가 상대적으로 낮기 때문에, 하지층(26A)과 상층 부분(23B)의 계면에서 산화 반응이 생기기 어렵다. 이 때문에, 이 후의 열처리 공정을 경과 한 후에도, 양자의 접촉 저항을 낮게 유지할 수 있다고 생각할 수 있다.
이와 같이, 상부 전극(23)이 상대적으로 산소 농도가 높은 하층 부분(23A)과, 상대적으로 산소 농도가 낮은 상층 부분(23B)의 2층을 포함하는 경우, 비어 홀(32) 내의 하지층(26A)이 상층 부분(23B)에 접하는 구성으로 하는 것이 바람직하 다. 상층 부분(23B)의 산소 농도가 하층 부분(23A)의 산소 농도의 0.8배 이하일 경우에, 특히 큰 효과를 기대할 수 있을 것이다.
다음으로, 환산 에칭량을 깊게 함에 따라, Qsw가 작아지는 이유에 관하여 고찰한다. 환산 에칭량을 깊게 하면, 비어 홀(32)의 저면과 커패시터 강유전체막(22)의 상면의 간격이 좁아진다. 이 때문에, 비어 홀(32)을 형성할 때에 커패시터 강유전체막(22)이 열화하는 정도가 커지고, Qsw가 저하된다고 생각할 수 있다. 비어 홀(32) 형성 시에, 상부 전극(23)의 상층 부분(23B)에서 에칭을 정지시키는 것은 커패시터 강유전체막(22)의 열화를 억제하는 효과도 겸비한다.
상기 실시예에서는 상부 전극(23)이 하층 부분(23A)과 상층 부분(23B)에 명확하게 구분되어 있는 경우를 나타냈지만, 양자의 구분이 명확하지 않는 경우도 있을 수 있다.
도 7에, 상부 전극(23) 내의 깊이 방향에 관한 산소 농도의 분포의 일례를 나타낸다. 상부 전극(23)의 깊이 방향을 x축으로 하고, 상부 전극(23)의 상면의 x좌표를 0으로 한다. x=0의 위치에서의 산소 농도가 약 1.0이며, 깊어짐에 따라, 산소 농도가 연속적으로 높아지고 있다. 상부 전극(23)과 커패시터 강유전체막(22)의 계면 근방의 깊이 xp위치에서, 산소 농도가 최대값 2.0을 취한다. 이러한 산소 농도의 분포는 산화 이리듐막을 성막할 때에, 플라즈마 생성을 위한 DC파워를 1㎾로부터 서서히 증가시킴으로써 얻을 수 있다.
비어 홀(32)이 산소 농도가 최대가 되는 깊이 xp보다도 얕은 위치 xb까지 도달하고 있다. 깊이 xb의 위치에서, 하지층(26A)이 상부 전극(23)에 접한다. 이와 같이, 상부 전극(23)의 산소 농도가 그 하층 부분에서의 산소 농도에 비해서 상층 부분에서의 산소 농도 쪽이 상대적으로 낮아지는 분포를 가질 경우에, 비어 홀(32)을 상부 전극(23)의 산소 농도가 최대가 되는 위치 xp보다도 얕은 위치 xb에서 멈춤으로써, 하지층(26A)과 상부 전극(23)의 접촉 저항의 증대를 방지할 수 있다. 접촉 저항 증대 방지의 큰 효과를 얻기 위해서, 깊이 xb의 위치에서의 산소 농도가 깊이 xp위치에서의 산소 농도의 0.8배 이하가 되는 구성으로 하는 것이 바람직하다.
상기 실시예에서는 상부 전극(23)을 산화 이리듐으로 형성했지만, 그 밖의 산화물 도전체 재료로 형성할 수도 있다. 예를 들면, 이리듐, 스트론튬, 루테늄 또는 란탄을 포함하는 산화물 도전체 재료로 형성하는 것이 가능하다.
또한, 상기 실시예에서는 상부 전극(23)에 접촉하는 하지층(26A)을 TiN으로 형성했지만, 산화됨으로써 저항율이 증대되는 그 밖의 도전 재료로 형성할 경우에도, 상부 전극과 하지층의 접촉 저항의 증가를 억제하는 효과를 기대할 수 있다. 또한, 산화됨으로써 저항율이 증대되는 재료에 한정되지 않고, 그 밖의 일반적인 도전 재료를 사용하는 경우라도, 커패시터 강유전체막(22)의 열화를 억제하는 효과를 얻을 수 있다.
이상 실시예에 따라 본 발명을 설명했지만, 본 발명은 이것들에 제한되는 것은 아니다. 예를 들면 여러 가지의 변경, 개량, 조합 등이 가능한 것은 당업자에 자명할 것이다.
상기 실시예로부터, 이하의 부기에 나타낸 발명이 도출된다.
(부기 1)
기판 위에 형성되고, 하부 전극, 커패시터 강유전체막 및 상부 전극이 이 순서로 적층된 강유전체 커패시터로서, 상기 상부 전극은 도전성 산화물로 형성되고, 상기 상부 전극의 하층 부분에서의 산소 농도에 비해서 상층 부분에서의 산소 농도 쪽이 상대적으로 낮아지도록 산소 농도 분포를 갖는 강유전체 커패시터와,
상기 강유전체 커패시터를 덮는 층간 절연막과,
상기 층간 절연막을 관통하고, 상기 상부 전극의 상면보다도 깊은 위치까지 도달하는 비어 홀로서, 상기 상부 전극의 산소 농도가 최대가 되는 위치보다도 얕은 위치에서 멈추는 비어 홀과,
상기 비어 홀의 저면에서 상기 상부 전극에 접하는 도전 부재를 갖는 반도체 장치.
(부기 2)
상기 도전 부재는 산화됨으로써 저항율이 증대되는 도전 재료로 형성되어 있는 부기 1에 기재된 반도체 장치.
(부기 3)
상기 상부 전극 중 상기 도전 부재가 접하는 위치에서의 산소 농도가, 산소 농도가 최대가 되는 위치에서의 산소 농도의 0.8배 이하인 부기 1 또는 2에 기재된 반도체 장치.
(부기 4)
상기 상부 전극이 상대적으로 산소 농도가 높은 하층 부분과, 상대적으로 산 소 농도가 낮은 상층 부분의 2층을 포함하고, 상기 도전 부재가 상기 상층 부분에 접하고 있는 부기 1 또는 2에 기재된 반도체 장치.
(부기 5)
상기 상층 부분의 산소 농도가 상기 하층 부분의 산소 농도의 0.8배 이하인 부기 4에 기재된 반도체 장치.
(부기 6)
상기 상부 전극이 이리듐, 스트론튬, 루테늄 및 란튬으로 이루어진 그룹에서 선택된 하나의 원소를 포함하는 부기 1 내지 5 중 어느 하나에 기재된 반도체 장치.
(부기 7)
상기 도전 부재가 질화 티탄으로 형성되어 있는 부기 1 내지 6 중 어느 하나에 기재된 반도체 장치.
(부기 8)
기판 위에, 하부 전극, 커패시터 강유전체막 및 상부 전극이 이 순서로 적층된 강유전체 커패시터로서, 상기 상부 전극은 도전성 산화물로 형성되고, 상기 상부 전극의 하층 부분에서의 산소 농도에 비해서 상층 부분에서의 산소 농도 쪽이 상대적으로 낮아지도록 산소 농도 분포를 갖는 강유전체 커패시터를 형성하는 공정과,
상기 강유전체 커패시터를 층간 절연막으로 덮는 공정과,
상기 층간 절연막을 관통하고, 상기 상부 전극의 일부를 노출시키는 비어 홀 을 형성하는 공정과,
상기 비어 홀의 저면에 노출된 상기 상부 전극을, 상기 상부 전극의 산소 농도가 최대가 되는 위치보다도 얕은 위치까지 에칭함으로써, 상기 상부 전극의 표면을 청정화하는 공정과,
상기 비어 홀의 저면에 노출된 상기 상부 전극의 표면에 접하는 도전 부재를 형성하는 공정을 갖는 반도체 장치의 제조 방법.
(부기 9)
상기 도전 부재가 산화됨으로써 저항율이 증대되는 도전 재료로 형성되어 있는 부기 8에 기재된 반도체 장치의 제조 방법.
(부기 10)
상기 청정화하는 공정에서, 기판 표면을 아르곤 플라즈마에 노출시킴으로써, 상기 비어 홀의 저면에 노출된 상기 상부 전극을 에칭하는 부기 8 또는 9에 기재된 반도체 장치의 제조 방법.
(부기 11)
상기 청정화하는 공정에서, 상기 상부 전극의 산소 농도가 최대가 되는 위치에서의 산소 농도의 0.8배 이하인 깊이에서, 상기 상부 전극의 에칭을 정지시키는 부기 8 내지 10 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 12)
상기 강유전체 커패시터의 상부 전극을 형성하는 공정이 상대적으로 산소 농도가 높은 하층 부분을 형성하는 공정과, 상대적으로 산소 농도가 낮은 상층 부분 을 형성하는 공정을 포함하고,
상기 청정화하는 공정에서, 상기 상부 전극의 하층 부분에 도달하기 전에 상기 상부 전극의 에칭을 정지시키는 부기 8 내지 10 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 13)
상기 상부 전극의 상층 부분의 산소 농도가 상기 하층 부분의 산소 농도의 0.8배 이하인 부기 12에 기재된 반도체 장치의 제조 방법.
(부기 14)
상기 상부 전극을 이리듐, 스트론튬, 루테늄 및 란틴으로 이루어진 그룹에서 선택된 하나의 원소를 포함하는 도전성 산화물로 형성되는 부기 8 내지 13 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 15)
상기 도전 부재를 질화 티탄으로 형성하는 부기 8 내지 14 중 어느 하나에 기재된 반도체 장치의 제조 방법.
도전 부재가 산소 농도가 상대적으로 낮은 위치에서 상부 전극에 접하기 때문에, 상부 전극 중의 산소에 의해 도전 부재가 산화되는 것을 억제할 수 있다. 이것에 의해, 도전 부재가 산화됨에 따른 접촉 저항의 증대를 방지할 수 있다.
Claims (10)
- 기판 위에 형성되고, 하부 전극, 커패시터 강유전체막 및 상부 전극이 이 순서로 적층된 강유전체 커패시터로서, 상기 상부 전극은 도전성 산화물로 형성되고, 상기 상부 전극의 하층 부분에서의 산소 농도에 비해서 상층 부분에서의 산소 농도 쪽이 상대적으로 낮아지도록 산소 농도 분포를 갖는 강유전체 커패시터와,상기 강유전체 커패시터를 덮는 층간 절연막과,상기 층간 절연막을 관통하고, 상기 상부 전극의 상면(上面)보다도 깊은 위치까지 도달하는 비어 홀로서, 상기 상부 전극의 산소 농도가 최대가 되는 위치보다도 얕은 위치에서 멈추는 비어 홀과,상기 비어 홀의 저면에서 상기 상부 전극에 접하는 도전 부재를 갖는 반도체 장치.
- 제 1 항에 있어서,상기 도전 부재는 산화됨으로써 저항율이 증대되는 도전 재료로 형성되어 있는 반도체 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 상부 전극 중 상기 도전 부재가 접하는 위치에서의 산소 농도가, 산소 농도가 최대가 되는 위치에서의 산소 농도의 0.8배 이하인 반도체 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 상부 전극이 상대적으로 산소 농도가 높은 하층 부분과, 상대적으로 산소 농도가 낮은 상층 부분의 2층을 포함하고, 상기 도전 부재가 상기 상층 부분에 접하고 있는 반도체 장치.
- 제 4 항에 있어서,상기 상층 부분의 산소 농도가 상기 하층 부분의 산소 농도의 0.8배 이하인 반도체 장치.
- 기판 위에, 하부 전극, 커패시터 강유전체막 및 상부 전극이 이 순서로 적층된 강유전체 커패시터로서, 상기 상부 전극은 도전성 산화물로 형성되고, 상기 상부 전극의 하층 부분에서의 산소 농도에 비해서 상층 부분에서의 산소 농도 쪽이 상대적으로 낮아지도록 산소 농도 분포를 갖는 강유전체 커패시터를 형성하는 공정과,상기 강유전체 커패시터를 층간 절연막으로 덮는 공정과,상기 층간 절연막을 관통하고, 상기 상부 전극의 일부를 노출시키는 비어 홀을 형성하는 공정과,상기 비어 홀의 저면에 노출된 상기 상부 전극을 상기 상부 전극의 산소 농도가 최대가 되는 위치보다도 얕은 위치까지 에칭함으로써, 상기 상부 전극의 표면 을 청정화하는 공정과,상기 비어 홀의 저면에 노출된 상기 상부 전극의 표면에 접하는 도전 부재를 형성하는 공정을 갖는 반도체 장치의 제조 방법.
- 제 6 항에 있어서,상기 도전 부재가 산화됨으로써 저항율이 증대되는 도전 재료로 형성되어 있는 반도체 장치의 제조 방법.
- 제 6 항 또는 제 7 항에 있어서,상기 청정화하는 공정에서, 기판 표면을 아르곤 플라즈마에 노출시킴으로써, 상기 비어 홀의 저면에 노출된 상기 상부 전극을 에칭하는 반도체 장치의 제조 방법.
- 제 6 항 또는 제 7 항에 있어서,상기 청정화하는 공정에서, 상기 상부 전극의 산소 농도가 최대가 되는 위치에서의 산소 농도의 0.8배 이하인 깊이에서, 상기 상부 전극의 에칭을 정지시키는 반도체 장치의 제조 방법.
- 제 6 항 또는 제 7 항에 있어서,상기 강유전체 커패시터의 상부 전극을 형성하는 공정이 상대적으로 산소 농 도가 높은 하층 부분을 형성하는 공정과, 상대적으로 산소 농도가 낮은 상층 부분을 형성하는 공정을 포함하고,상기 청정화하는 공정에서, 상기 상부 전극의 하층 부분에 도달하기 전에 상기 상부 전극의 에칭을 정지시키는 반도체 장치의 제조 방법.
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