JP4267009B2 - 半導体メモリおよびその製造方法 - Google Patents

Description

本発明は半導体メモリおよびその製造方法に関し、特にセンスアンプの一対のＭＯＳＦＥＴが完全に対称になり、電気的なばらつきも低減できる半導体メモリおよびその製造方法に関する。

半導体メモリの微細化・高集積・高性能化に伴い、ＤＲＡＭのセルサイズも縮小し、記憶容量も増加している。また高性能化に伴い動作電圧も低くなり、トランジスタの特性のばらつきが及ぼす影響が大きくなってきている。

ＤＲＡＭの動作は、ＤＲＡＭのセルのキャパシタに蓄積された電荷によって、ビット線の電位が微小な値で上がり、この微小な電位をセンスアンプによって増幅し、データの１、０を判定してデバイスが動作する。微細化・高集積化はＤＲＡＭのセル容量の確保を困難とし、また高速化に伴い、低電圧化が必要となり、センスアンプの役割がますます重要になってきている。

センスアンプは少なくとも一対のＭＯＳＦＥＴで形成される半導体デバイスであり、その一対のＭＯＳＦＥＴの特性に関しては、高い対称性が要求される。それぞれのＭＯＳＦＥＴ自体の特性のばらつきも問題となるが、センスアンプを構成するＭＯＳＦＥＴに対しては、一対のＭＯＳＦＥＴそれぞれの特性の差のばらつきが最も重要な問題となる。これらの特性に差があると、ＤＲＡＭの微細化や電圧の低電圧化によって信号量が減少するため、特性の差が微小であっても、センスアンプの動作に影響し、誤動作が発生する可能性が大きくなる。

従来の一般的なセンスアンプの平面構造を図５に示す。図５は特許文献１（特開平６−１３５７４）に開示されている、センスアンプを構成する一対のＭＯＳＦＥＴの特性の差のばらつきを低減するためのセンスアンプの配置を示す模式的平面図である。

拡散層６１上に、リング型のゲート電極６２ａと６２ｂが形成されている。また、拡散層６１上にコンタクト６６、ゲート電極６２内の拡散層６１に対してコンタクト６７ａと６７ｂが形成され、センスアンプのゲート電極６２ａ、６２ｂ上にコンタクト６８が形成されている。拡散層６１の周囲は素子分離領域（ＳＴＩ：Shallow Trench Isolation）７０とされている。

センスアンプとして動作する一対のＭＯＳＦＥＴをＭＯＳＦＥＴ ６ａ、ＭＯＳＦＥＴ ６ｂとする。ＭＯＳＦＥＴ ６ａではゲート電極６２ａを介して、コンタクト６７ａとコンタクト６６との間で電流が流れる。ＭＯＳＦＥＴ ６ｂではゲート電極６２ｂを介して、コンタクト６７ｂとコンタクト６６との間で電流が流れる。コンタクト６７ａとコンタクト６７ｂは拡散層６１の上面における線図アンプの中心点に対して対称に配置されているため、ＭＯＳＦＥＴ ６ａとＭＯＳＦＥＴ ６ｂの特性の差のばらつきが低減される。
特開平６−１３５７４号公報

しかしながら、特許文献１に記載の半導体メモリにおいてもゲート電極６２ａ、６２ｂと素子分離のための素子分離領域７０までの距離が常に一定でなく、拡散層６１上にゲート電極６２ａ、６２ｂを形成するプロセス加工工程で位置ずれが生じた場合、ＭＯＳＦＥＴ ６ａにおけるゲート電極６２ａと素子分離領域７０との間の拡散層間隔６４とＭＯＳＦＥＴ ６ｂにおけるゲート電極６２ｂと素子分離領域７０との間の拡散層間隔６５とが異なり、センスアンプのＭＯＳＦＥＴ ６ａ側とＭＯＳＦＥＴ ６ｂ側とが対称でなくなる。

また、拡散層６１上への配置方法によっては、拡散層間隔６４および拡散層間隔６５につながる素子分離領域７０の端部の形状が異なり、不純物プロファイルが異なる可能性がある。

少なくとも以上の２点によっても、ＭＯＳＦＥＴ ６ａとＭＯＳＦＥＴ ６ｂの特性が異なり、特性に微小の差が出てくる。ＤＲＡＭの微細化・電圧の低電圧化によって、例え微小の差であってもセンスアンプの動作に影響し、誤動作の可能性が大きくなるという問題がある。

本発明の目的は、センスアンプの一対のＭＯＳＦＥＴが形状的にも拡散層の不純物プロファイル的にも完全に対称になり、電気的なばらつきも低減できる半導体メモリおよびその製造方法を提供することにある。

本発明の半導体メモリは、
少なくとも一対のＭＯＳＦＥＴで形成されるセンスアンプを有する半導体メモリにおいて、一対のＭＯＳＦＥＴは互いに前記センスアンプの中心点に対して点対称となるように構成され、センスアンプに形成された拡散層がそのセンスアンプを区画する素子分離領域に接する部分にも、拡散層と素子分離領域に跨がるようにゲート電極が形成されていることを特徴とする。

拡散層と素子分離領域に跨がるように形成されたゲート電極の側端部とＭＯＳＦＥＴのゲート電極の側端部との間隔が一対のＭＯＳＦＥＴにおいて同じであることが望ましい。ＭＯＳＦＥＴのリング型のゲート電極に囲まれた内部とゲート電極の外部には、素子分離領域に接する端部に設けられたゲート電極を含めて層間絶縁膜が形成され、その層間絶縁膜を貫通してコンタクトが形成されていてもよく、ＭＯＳＦＥＴのリング型のゲート電極に囲まれた内部とゲート電極の外部には、それぞれ独立してポリパッドが形成され、素子分離領域に接する端部に設けられたゲート電極を含めポリパッド上に層間絶縁膜が形成され、その層間絶縁膜を貫通してコンタクトが形成されていてもよい。

本発明の半導体メモリの製造方法は、
センスアンプを区画する素子分離領域とセンスアンプを形成する拡散層とが接する領域にも、その素子分離領域とその拡散層とに跨がるようにゲート電極が形成されている半導体メモリの製造方法であって、
第１の態様では、拡散層となるシリコン基板内に素子分離領域を形成するステップと、シリコン基板上にゲート絶縁膜と、ゲート下部電極と、ゲート上部電極とを積層して形成し、ゲート上部電極上にマスク窒化膜を堆積するステップと、
フォトリソグラフィ工程とエッチング工程を用いてＭＯＳＦＥＴのリング型のゲート電極を形成するとともに、拡散層と素子分離領域の接する部分にゲート電極を同時に形成するステップと、
シリコン基板に対してイオン注入プロセスを用いて低不純物濃度の拡散層を形成し、ゲート電極の側面にサイドウォール絶縁膜を形成し、シリコン基板に対してイオン注入プロセスを用いて高不純物濃度の拡散層を形成し、全体に層間絶縁膜を堆積して平坦化するステップと、通常のフォトリソグラフィ工程とエッチング工程を用いてリング型のゲート電極内にコンタクトホールを開口し、Ｗを埋め込んでコンタクトを形成するステップとを有することを特徴とする。

第２の態様では、拡散層となるシリコン基板内に素子分離領域を形成するステップと、シリコン基板上にゲート絶縁膜と、ゲート下部電極と、ゲート上部電極とを積層して形成し、ゲート上部電極上にマスク窒化膜を堆積するステップと、
フォトリソグラフィ工程とエッチング工程を用いてリング型のゲート電極を形成するとともに、拡散層と素子分離領域の接する部分にゲート電極を同時に形成するステップと、
シリコン基板に対してイオン注入プロセスを用いて、低不純物濃度の拡散層を形成し、ゲート電極の側面にサイドウォール絶縁膜を形成し、シリコン基板に対してイオン注入プロセスを用いて、高不純物濃度の拡散層を形成し、全体にポリシリコンを堆積して平坦化するステップと、
ポリシリコンからポリパッドを形成し、第１の層間絶縁膜を堆積して平坦化するステップと、第１の層間絶縁膜を用いてゲート電極を形成するマスクを形成し、拡散層と素子分離領域の接する部分に形成されたゲート電極のセンスアンプと反対側となる側壁を形成し、ゲート上部電極、およびゲート下部電極をエッチングするステップと、
第１の層間絶縁膜上に第２の層間絶縁膜を堆積して平坦化し、通常のフォトリソグラフィ工程とエッチング工程を用いてリング型のゲート電極内のポリシリコン上にコンタクトホールを開口し、Ｗを埋め込んでコンタクトを形成するステップとを有することを特徴とする。

リング型のゲート電極内のコンタクト形成するステップと同時に、拡散層上のコンタクトおよびゲート電極上のコンタクトを同時に形成してもよい。

本発明は、少なくとも一対のＭＯＳＦＥＴで形成されるセンスアンプにおいて、センスアンプを形成する拡散層端部にも、素子分離領域を跨ぐようにゲート電極を形成し、またこのゲート電極の少なくとも一部をセンスアンプを構成するゲート電極と同一のリソグラフィー工程で形成することにより、一対のＭＯＳＦＥＴが形状的にも、拡散層の不純物プロファイル的にも完全に対称になり、電気的なばらつきも低減できる。

本発明の半導体メモリの製造方法で作られた半導体メモリでは、少なくとも一対のＭＯＳＦＥＴで形成されるセンスアンプを有するＤＲＡＭの高集積化・微細化・高性能化・低電圧化に対して、センスアンプの動作に関しても誤動作の可能性が低減し、半導体メモリの信頼性が向上するという効果がある。

それは、センスアンプを形成する拡散層端部にも、素子分離領域を跨ぐようにゲート電極が形成され、またこのゲート電極の少なくとも一部をセンスアンプを構成するゲート電極と同一のリソグラフィー工程で形成することにより、一対のＭＯＳＦＥＴが形状的にも、また拡散層の不純物プロファイル的にも完全に対称になり、電気的なばらつきも低減できるからである。

本発明は、半導体素子を製造する工程における、プロセスばらつきに対して、少なくとも一対のＭＯＳＦＥＴを有するセンスアンプの特性に関して、特性のばらつきを低減する、センスアンプの構造およびその製造方法に関するものである。

本発明の実施の形態について図面を参照して説明する。

図１は本発明の第１の実施の形態の半導体メモリのセンスアンプの構成を示す模式的部分平面図である。センスアンプ１の拡散層１１上に、リング型のゲート電極１２ａ、１２ｂが形成されている。また拡散層１１から素子分離領域（ＳＴＩ）２０の端部にまたがって、センスアンプ１と同時に形成した拡散層端のゲート電極１３が形成されている。

拡散層１１上にコンタクト１６、ゲート電極１２ａ、１２ｂ内の拡散層１１に対してコンタクト１７ａ、１７ｂ、およびセンスアンプのゲート電極１２ａ、１２ｂ上にコンタクト１８が形成されている。

センスアンプとして動作する一対のＭＯＳＦＥＴをＭＯＳＦＥＴ ２ａ、ＭＯＳＦＥＴ ２ｂとする。ＭＯＳＦＥＴ ２ａではゲート電極１２ａを介して、コンタクト１７ａとコンタクト１６との間に電流が流れる。ＭＯＳＦＥＴ ２ｂではゲート電極１２ｂを介して、コンタクト１７ｂとコンタクト１６との間で電流が流れる。すべてはセンスアンプ１の中心点について対称に配置され、また、拡散層端のゲート電極１３を配置する。ゲート電極１２ａおよびゲート電極１２ｂと拡散層端のゲート電極１３は同じ製造プロセスで形成されるため、ゲート電極１２ａおよびゲート電極１２ｂと拡散層端のゲート電極１３とのゲート電極間隔１４および１５を同じ値とすることができる。

また、拡散層１１の不純物プロファイルも拡散層端のゲート電極１３があるので素子分離領域２０端部の影響を受けないため、ＭＯＳＦＥＴ ２ａおよびＭＯＳＦＥＴ ２ｂが完全に対称になり、特性のばらつきを低減できる。

さらに、拡散層端のゲート電極１３上に所定電位を与えることにより、拡散層端の電界が一定となり、電気的なばらつきを、一層、低減できる。所定電位としては接地電位を与えることが多いが、特に接地電位に限定されるものではない。

次に、本発明の第１の実施の形態の半導体メモリの製造方法を図面を参照して説明する。

図２は本発明の第１の実施の形態の半導体メモリの製造方法を示す図１のＸ−Ｘ断面の模式図である。図２（ａ）はシリコン基板上にゲート絶縁膜、ゲート電極、マスク窒化膜を積層した状態を示す模式的断面図であり、図２（ｂ）はシリコン基板上にゲート電極と拡散層端のゲート電極を形成した状態を示す模式的断面図であり、図２（ｃ）は拡散層とサイドウォール絶縁膜を形成して層間絶縁膜を堆積した状態を示す模式的断面図であり、図２（ｄ）はリング型のゲート電極内にコンタクトを形成した状態を示す模式的断面図である。

まず、図２（ａ）に示すように、拡散層１１となるシリコン基板３０内に素子分離領域（ＳＴＩ）２０を形成する。次にシリコン基板３０上にゲート絶縁膜３１を形成し、その上にゲート下部電極３２としてポリシリコンを７０ｎｍ、およびゲート上部電極３３としてＷ（タングステン）／ＷＮ（窒化タングステン）を１００ｎｍ形成する。次にゲート上部電極３３上にゲート電極加工用および、セル部のセルコンタクト形成時に必要となるマスク窒化膜３４を１２０ｎｍ堆積する。

次に、図２（ｂ）に示すように、公知のフォトリソグラフィ工程とエッチング工程を用いてゲート電極１２を形成する。このとき拡散層・素子分離領域端の部分に拡散層端のゲート電極１３も同時に形成する。次に図２（ｃ）に示すように、拡散層１１となるシリコン基板３０に対してイオン注入プロセスを用いて、低不純物濃度の拡散層３５を形成する。

次に、ゲート電極１２の側面にサイドウォール絶縁膜３６を７０ｎｍ程度形成し、次に拡散層１１となるシリコン基板３０に対してイオン注入プロセスを用いて、高不純物濃度の拡散層３７を形成する。次に層間絶縁膜３８を堆積し、公知の平坦化方法を用いて平坦化する。

次に、図２（ｄ）に示すように、ＭＯＳＦＥＴビット線を接続するために通常のフォトリソグラフィ工程とエッチング工程を用いてコンタクトホールを開口し、Ｗを埋め込んで、Ｗプラグを形成し、リング型のゲート電極１２内のコンタクト１７を形成する。このとき拡散層上のコンタクト１６およびゲート電極１２上のコンタクト１８を同時に形成しても構わないし、別々に形成しても本発明の半導体メモリに関しては関係ない。

次に、本発明の第２の実施の形態について図面を参照して説明する。図３は本発明の第２の実施の形態の半導体メモリのセンスアンプの構成を示す模式的部分平面図である。

センスアンプ４の拡散層４１上に、リング型のゲート電極４２ａ、４２ｂが形成されている。また拡散層４１と素子分離領域（ＳＴＩ）６０の接する端部には、拡散層端のゲート電極５１が形成されている。この拡散層端のゲート電極５１のセンスアンプ側の辺４３は、今回は図示していないが、ＤＲＡＭのセル部のゲート電極および、先ほど示したリング型のゲート電極４２と同時に形成される。

リング型のゲート電極４２ａ、４２ｂの内側および、リング型のゲート電極４２ａ、４２ｂと拡散層端に形成されたゲート電極５１との間の部分に、ポリパッド５４が形成されている。ポリパッド５４の形成後に、拡散層端に形成されるゲート電極５１のセンスアンプと、反対側のゲート電極の辺５２と、今回図示していない周辺のゲート電極とを同時に形成する。

ポリパッド５４上にコンタクト４６およびリング型のゲート電極４２内部に形成されたポリパッド５４上に対してコンタクト４７ａ、４７ｂおよびセンスアンプ４のリング型のゲート電極４２ａ、４２ｂ上にコンタクト４８が形成されている。構造的には本発明の第１の実施の形態と同様になり、ＭＯＳＦＥＴ ５ａとＭＯＳＦＥＴ ５ｂとが完全に対称になり、特性のばらつきを低減できる。

次に、本発明の第２の実施の形態の製造方法を図面を参照して説明する。図４‐1、図４‐2は本発明の第２の実施の形態の半導体メモリの製造方法を示す図３のＹ−Ｙ断面の模式図である。

図４‐1（ａ）はシリコン基板上にゲート絶縁膜、ゲート電極、マスク窒化膜を積層した状態を示す模式的断面図であり、図４‐1（ｂ）はシリコン基板上にゲート電極と拡散層端のゲート電極を形成した状態を示す模式的断面図であり、図４‐1（ｃ）は拡散層とサイドウォール絶縁膜を形成してポリシリコンを堆積した状態を示す模式的断面図であり、図４‐1（ｄ）はポリシリコンからポリパッドを形成した状態を示す模式的断面図である。

図４‐2（ｅ）は第１の層間絶縁膜を堆積した状態を示す模式的断面図であり、図４‐2（ｆ）は第１の層間絶縁膜からゲート電極を形成するマスクを形成した状態を示す模式的断面図であり、図４‐2（ｇ）はマスクによりゲート上部電極、およびゲート下部電極をエッチングした状態を示す模式的断面図であり、図４‐2（ｈ）は第２の層間絶縁膜を堆積しリング型のゲート電極内にコンタクトを形成した状態を示す模式的断面図である。

図４‐1（ａ）に示すように、はじめにシリコン基板６０内に素子分離領域（ＳＴＩ）５０を形成する。次にシリコン基板６０上にゲート絶縁膜６１を形成し、その上にゲート下部電極６２としてポリシリコンを７０ｎｍおよびゲート上部電極６３としてＷ／ＷＮを１００ｎｍ形成する。次にゲート上部電極６３上にゲート電極加工用および、セル部のセルコン形成時に必要となるマスク窒化膜６４を１２０ｎｍ堆積する。

次に、図４‐1（ｂ）に示すように、公知のフォトリソグラフィ工程とエッチング工程を用いてゲート電極４２を形成する。このとき同時に拡散層４１と素子分離領域５０端部とに跨って形成されるゲート電極５１のセンスアンプ側のゲート電極の辺４３も同時に形成する。

次に、図４‐1（ｃ）に示すように、拡散層４１となるシリコン基板６０に対してイオン注入プロセスを用いて、低不純物濃度の拡散層６５を形成する。次にゲート電極４２、および拡散層・素子分離領域端の部分に形成されるゲート電極５１のセンスアンプ側のゲート電極５１の辺４３の側面にサイドウォール絶縁膜６６を７０ｎｍ程度形成し、次に低不純物濃度拡散層６５に対してイオン注入プロセスを用いて、高不純物濃度の拡散層６７を形成する。次にポリパッド５４となるポリシリコン５３を堆積する。

次に、図４‐1（ｄ）に示すように、公知のフォトリソグラフィ工程とエッチング工程を用いてポリシリコン５３からポリパッド５４を形成する。

次に図４‐2（ｅ）に示すように、第１の層間絶縁膜６８を堆積し、公知の平坦化方法を用いて平坦化する。

次に、図４‐2（ｆ）に示すように、公知のフォトリソグラフィ工程とエッチング工程を用いて拡散層４１と素子分離領域５０端部とに跨って形成される拡散層端のゲート電極５１を形成するマスクを形成する。このとき、先に形成したセンスアンプ内にはマスクし、拡散層端のゲート電極５１の酸化膜および窒化膜を残す。また拡散層端のゲート電極５１のセンスアンプと反対側のゲート電極の辺５２を形成する。

次に、図４‐2（ｇ）に示すように、第１の層間絶縁膜６８をマスクに、拡散層端のゲート電極５１のゲート上部電極６３、およびゲート下部電極６２をエッチングする。

次に、図４‐２（ｈ）に示すように、第２の層間絶縁膜６９を堆積し、公知の平坦化方法を用いて平坦化する。次にＭＯＳＦＥＴビット線を接続するために通常のフォトリソグラフィ工程とエッチング工程を用いてポリシリコン上にコンタクトホールを開口し、Ｗを埋め込み、Ｗプラグを形成し、リング型のゲート電極４２内のポリパッド上にコンタクト４７ａ、４７ｂを形成する。このとき同時に拡散層上のポリパッド上のコンタクト４６およびゲート電極４２上のコンタクト４８を同時に形成しても構わないし、別々に形成しても本発明の半導体メモリに関しては関係ない。

以上、本発明の実施の形態について説明してきたが、本発明はこれら実施形態に限定されることはなく、発明の本旨を逸脱しない限り、種々の変形が可能であることは勿論である。

図１は本発明の第１の実施の形態の半導体メモリのセンスアンプの構成を示す模式的部分平面図である。 本発明の第１の実施の形態の半導体メモリの製造方法を示す図１のＸ−Ｘ断面の模式図であり、（ａ）はシリコン基板上にゲート絶縁膜、ゲート電極、マスク窒化膜を積層した状態を示す模式的断面図であり、（ｂ）はシリコン基板上にゲート電極と拡散層端のゲート電極を形成した状態を示す模式的断面図であり、（ｃ）は拡散層とサイドウォール絶縁膜を形成して層間絶縁膜を堆積した状態を示す模式的断面図であり、（ｄ）はリング型のゲート電極内にコンタクトを形成した状態を示す模式的断面図である。 は本発明の第２の実施の形態の半導体メモリのセンスアンプの構成を示す模式的部分平面図である。 本発明の第２の実施の形態の半導体メモリの製造方法を示す図３のＹ−Ｙ断面の模式図であり、（ａ）はシリコン基板上にゲート絶縁膜、ゲート電極、マスク窒化膜を積層した状態を示す模式的断面図であり、（ｂ）はシリコン基板上にゲート電極と拡散層端のゲート電極を形成した状態を示す模式的断面図であり、（ｃ）は拡散層とサイドウォール絶縁膜を形成してポリシリコンを堆積した状態を示す模式的断面図であり、（ｄ）はポリシリコンからポリパッドを形成した状態を示す模式的断面図である。 本発明の第２の実施の形態の半導体メモリの製造方法を示す図３のＹ−Ｙ断面の模式図であり、（ｅ）は第１の層間絶縁膜を堆積した状態を示す模式的断面図であり、（ｆ）は第１の層間絶縁膜からゲート電極を形成するマスクを形成した状態を示す模式的断面図であり、（ｇ）はマスクによりゲート上部電極、およびゲート下部電極をエッチングした状態を示す模式的断面図であり、（ｈ）は第２の層間絶縁膜を堆積しリング型のゲート電極内にコンタクトを形成した状態を示す模式的断面図である。 特開平６−１３５７４に開示されているセンスアンプを構成する一対のＭＯＳＦＥＴのばらつきを低減するセンスアンプの配置を示す模式的平面図である。

符号の説明

１、４ センスアンプ
２ａ、２ｂ、５ａ、５ｂ、６ａ、６ｂ ＭＯＳＦＥＴ
１１、４１、６１ 拡散層
１２、１２ａ、１２ｂ、４２、６２ａ、６２ｂ ゲート電極
１３、５１ 拡散層端のゲート電極
１４、１５、４４、４５ ゲート電極間隔
１６、１７、１７ａ、１７ｂ、１８、３８、４６、４７ａ、４７ｂ、４８、６６、６７ａ、６７ｂ、６８ コンタクト
２０、５０、７０ 素子分離領域（ＳＴＩ）
３０、６０ シリコン基板
３１、６１ ゲート絶縁膜
３２、６２ ゲート下部電極
３３、６３ ゲート上部電極
３４、６４ マスク窒化膜
３５、６５ 低不純物濃度拡散層
３６、６６ サイドウォール絶縁膜
３７、６７ 高不純物濃度拡散層
３８ 層間絶縁膜
４３ センスアンプ側のゲート電極の辺
５２ センスアンプと反対側のゲート電極の辺
５３ ポリシリコン
５４ ポリパッド
６４、６５ 拡散層間隔
６８ 第１の層間絶縁膜
６９ 第２の層間絶縁膜

Claims (12)

1. 半導体基板上に形成された素子分離領域と、
   前記素子分離領域によって区画された拡散層と、
   前記拡散層上に形成され、センスアンプを形成する少なくとも一対のＭＯＳＦＥＴと、
   前記素子分離領域と前記拡散層とに跨るように形成された一対のゲート電極とを有し、
   前記一対のＭＯＳＦＥＴは、互いに前記センスアンプの中心に対して点対称となるように配置され、かつ、第１のリング型のゲート電極と第２のリング型のゲート電極とを備え、
   前記一対のゲート電極は、前記第１のリング型のゲート電極の一辺と対向する第１のゲート電極と前記第２のリング型のゲート電極の一辺と対向する第２のゲート電極とを備え、
   前記第１のリング型のゲート電極の側端部と前記第１のゲート電極の側端部との間隔が、前記第２のリング型のゲート電極の側端部と前記第２のゲート電極の側端部との間隔と等しいことを特徴とする半導体メモリ。
2. 前記第１及び第２のリング型のゲート電極と前記第１及び第２のゲート電極とを覆うように前記半導体基板上に形成された層間絶縁膜を備え、
   前記層間絶縁膜を貫通する複数のコンタクトを有することを特徴とする請求項１に記載の半導体メモリ。
3. 前記第１及び第２のリング型のゲート電極に囲まれた内部と前記第１及び第２のリング型のゲート電極の外部とにはそれぞれ独立してポリパッドが形成され、
   前記第１及び第２のリング型のゲート電極、前記第１及び第２のゲート電極及び前記ポリパッドを覆うように形成された層間絶縁膜を備え、
   前記層間絶縁膜を貫通する複数のコンタクトを有することを特徴とする請求項１に記載の半導体メモリ。
4. 前記複数のコンタクトが、前記センスアンプの中心に対して点対称となるように配置されることを特徴とする請求項２又は３に記載の半導体メモリ。
5. 前記一対のゲート電極には、所定の電位が与えられることを特徴とする請求項１乃至４のいずれか一項に記載の半導体メモリ。
6. 前記所定の電位は、接地電位であることを特徴とする請求項５に記載の半導体メモリ。
7. 前記素子分離領域がシャロートレンチアイソレーション領域であることを特徴とする請求項１乃至６のいずれか一項に記載の半導体メモリ。
8. 半導体基板上に素子分離領域を形成する工程と、
   該素子分離領域によって区画された第１の領域上に、センスアンプを形成する少なくとも一対のＭＯＳＦＥＴのゲート電極と、前記素子分離領域と前記第１の領域とに跨る一対のゲート電極とを同時に形成するゲート電極形成工程とを備え、
   前記一対のＭＯＳＦＥＴは互いに前記センスアンプの中心に対して点対称となるように配置され、かつ、第１のリング型のゲート電極と第２のリング型のゲート電極とを備え、
   前記一対のゲート電極は、前記第１のリング型のゲート電極の一辺と対向する第１のゲート電極と前記第２のリング型のゲート電極の一辺と対向する第２のゲート電極とを備え、
   前記第１のリング型のゲート電極の側端部と前記第１のゲート電極の側端部との間隔が前記第２のリング型のゲート電極の側端部と前記第２のゲート電極の側端部との間隔と同じになるように形成されることを特徴とする半導体メモリの製造方法。
9. 前記ゲート電極形成工程の後に、
   前記第１の領域に不純物を注入し拡散層を形成する拡散層形成工程を有することを特徴とする請求項８に記載の半導体メモリの製造方法。
10. 前記拡散層形成工程の後に、
    前記第１及び第２のリング型のゲート電極と前記第１及び第２のゲート電極とを覆うように前記半導体基板上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜を貫通する複数のコンタクトを形成する工程とを有し、
    前記複数のコンタクトは、前記センスアンプの中心に対して点対称となるように配置されることを特徴とする請求項９に記載の半導体メモリの製造方法。
11. 前記拡散層形成工程の後に、
    前記第１及び第２のリング型のゲート電極に囲まれた内部と前記第１及び第２のリング型ゲート電極の外部とにそれぞれ独立してポリパッドを形成する工程と、
    前記第１及び第２のリング型のゲート電極、前記第１及び第２のゲート電極及び前記ポリパッドを覆うように前期半導体基板上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜を貫通する複数のコンタクトを形成する工程とを有し
    前記複数のコンタクトは、前記センスアンプの中心に対して点対称となるように配置されることを特徴とする請求項９に記載の半導体メモリの製造方法。
12. 前記素子分離領域がシャロートレンチアイソレーション領域であることを特徴とする請求項８乃至１１のいずれか一項に記載の半導体メモリの製造方法。

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